CN102468226B - 一种半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构，包括，第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层并经第一衬层电连接于所述第一接触塞和所述栅极堆叠；第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中并经第二衬层电连接于所述第二接触塞。还提供了一种半导体结构的制造方法，利于节约面积以提高半导体结构的集成度。

Description

一种半导体结构及其制造方法
技术领域
本发明涉及半导体的制造领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着半导体结构制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小（目前已经可以达到纳米级），随着半导体器件尺寸的缩小，各种微观效应凸显出来，为适应器件发展的需要，本领域技术人员一直在积极探索新的制造工艺。
为解决上述问题，现有技术中美国专利申请US2009/0321942 A1提供了一种形成接触孔的方法（参见图29），包括：刻蚀第一介质层以形成第一接触孔，在该第一接触孔内填充金属形成与源/漏区相接触的第一层接触金属121，然后在栅极104和第一层接触金属121上再覆盖栅极阻蚀层124和第二介质层126，进行第二次刻蚀形成贯穿该栅极阻蚀层124和第二介质层126的第二接触孔，并使第一接触塞121暴露，然后在该第二接触孔内填充第二接触塞128。
但是上述第二介质层126比较厚，因此刻蚀第二接触孔时要预留较大的区域，形成的所述第二接触孔的截面积也比较大，不利于节约面积。
发明内容
本发明的目的在于提供一种半导体结构及其制造方法，可以节约面积并在同样的面积上形成更多的元件，提高半导体结构的集成度。
一方面，本发明提供了一种半导体结构的制造方法，该方法包括：
a）在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
b）形成第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
c）形成第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层且电连接于所述第一接触塞和所述栅极堆叠；
d）形成第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层且电连接于所述第二接触塞。
相应地，本发明还提供了一种半导体结构，包括：
栅极堆叠，所述栅极堆叠形成于衬底上；
源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层并经第一衬层电连接于所述第一接触塞和所述栅极堆叠；
第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中并经第二衬层电连接于所述第二接触塞。
本发明还提供了一种半导体结构，包括：
栅极堆叠，所述栅极堆叠形成于衬底上；
源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层并电连接于所述第一接触塞和所述栅极堆叠；
第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中并电连接于所述第二接触塞，所述第二接触塞的截面面积小于所述第一接触塞和/或所述第三接触塞的截面面积。
本发明还提供了一种半导体结构的制造方法，包括：
a）在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
b）形成第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
c）形成第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和/或嵌于所述第二介质层中的所述第四接触塞的截面面积。
本发明还提供了一种半导体结构，包括：
栅极堆叠和源/漏区，所述栅极堆叠形成于衬底上，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和/或嵌于所述第二介质层中的所述第四接触塞的截面面积。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过将填充第二接触孔以形成接触塞的步骤分为两部分，即先在盖层中形成第二接触塞再在第二介质层中形成第三接触塞，使得对于具有确定厚度的接触塞，在每部分的形成过程中，形成相应的接触孔时需刻蚀的介质层（如盖层或第二介质层）厚度减小，使得形成接触孔所需的工艺窗口减小，从而利于节约面积，以提高半导体结构的集成度；此外，由于盖层厚度小于承载第二接触孔的介质层的厚度，可使在形成接于栅极堆叠的第二接触塞的过程中，形成所需的接触孔时，刻蚀的介质层的厚度减小，利于控制刻蚀工艺，以减小对栅极堆叠的损伤，进一步地，在形成第三接触塞时，也不再以栅极堆叠为停止层而是以第二接触塞为停止层，进一步减小了对栅极堆叠的损伤；再者，将填充第二接触孔以形成接触塞的步骤分为两部分，即先在盖层中形成第二接触塞再在第二介质层中形成第三接触塞，可使具有同一互连效果的各连线由形成于一层介质层（如现有技术中承载第二接触孔的介质层）中可变更为形成于两层介质层（如盖层和第二介质层）中，利于工艺设计；
通过使第二接触塞的截面面积小于第一接触塞和/或第三接触塞的截面面积（如使第二接触塞的截面面积小于接触塞的开口尺寸），利于在形成第二接触塞的过程中，扩大工艺窗口，即，即使形成的第二接触塞相对于产品设计产生较大偏离，也不易在栅极堆叠和源/漏区之间形成短路；
由上，由于形成接触孔时所需的工艺窗口减小，使得相比于现有技术，与栅极堆叠电连接的第二接触塞和与第一接触塞电连接的第二接触塞之间的距离可被进一步缩短，可使与栅极堆叠电连接的第二接触塞无需再形成于衬底的隔离区上，而是可以形成在衬底的有源区上，利于减小相邻的器件之间的距离，利于进一步地提高半导体结构的集成度；
通过使与第一接触塞电连接的第二接触塞的一部分形成在衬底的隔离区上，可使第二接触塞在以较小的面积（即第二接触塞的剩余部分）电连接于第一接触塞（即电连接于衬底的有源区）时，仍可借助于其内形成在衬底的隔离区上的部分减小接触电阻；
此外，通过将形成接触塞的步骤变更为先形成第二接触塞再形成第三接触塞，使得对于具有确定厚度的接触塞，在每部分的形成过程中，需刻蚀的介质层（如盖层或第二介质层）的厚度减小，对于具有确定的开口尺寸的第二接触塞和第三接触塞，其深宽比减小，利于改善为形成第二接触塞和第三接触塞而填充相应的接触孔的填充效果，进而，使得第二接触塞和第三接触塞的纵剖面形状无需再被限制为锥形，而是可以扩展为矩形等其他形状，进而，可以使增加第二接触塞和第三接触塞的截面面积成为可能，利于减少接触电阻；
通过将填充第二接触孔以形成接触塞的步骤分为两部分，即形成嵌于盖层和第二介质层的第四接触塞，使得对于具有确定厚度的接触塞，在每部分的形成过程中，形成相应的接触孔时需刻蚀的介质层（如盖层或第二介质层）厚度减小，使得形成接触孔所需的工艺窗口减小，从而利于节约面积，以提高半导体结构的集成度；此外，由于盖层厚度小于承载第二接触孔的介质层的厚度，可使在形成嵌于盖层中且接于栅极堆叠的第四接触塞的过程中，形成所需的接触孔时，刻蚀的介质层的厚度减小，利于控制刻蚀工艺，以减小对栅极堆叠的损伤，进一步地，在形成嵌于第二介质层中的接触孔时，也不再以栅极堆叠为停止层而是以盖层为停止层，进一步减小了对栅极堆叠的损伤； 
通过使形成于盖层中的第四接触塞的截面面积小于第一接触塞和/或形成于第二介质层中的第四接触塞的截面面积（如使形成于盖层中的第四接触塞的截面面积小于接触塞的开口尺寸），利于在形成第四接触塞的过程中，扩大工艺窗口，即，即使形成的第四接触塞相对于产品设计产生较大偏离，也不易在栅极堆叠和源/漏区之间形成短路；
由上，由于形成接触孔时所需的工艺窗口减小，使得相比于现有技术，与栅极堆叠电连接的第四接触塞和与第一接触塞电连接的第四接触塞之间的距离可被进一步缩短，可使与栅极堆叠电连接的第四接触塞无需再形成于衬底的隔离区上，而是可以形成在衬底的有源区上，利于减小相邻的器件之间的距离，利于进一步地提高半导体结构的集成度；
此外，通过将填充第二接触孔以形成接触塞的步骤分为两部分，即形成嵌于盖层和第二介质层的第四接触塞，使得对于具有确定厚度的接触塞，在每部分的形成过程中，需刻蚀的介质层（如盖层或第二介质层）的厚度减小，对于具有确定的开口尺寸的嵌于盖层的第四接触塞和嵌于第二介质层的第四接触塞，其深宽比减小，利于改善为形成第四接触塞而填充相应的接触孔的填充效果，进而，使得嵌于盖层的第四接触塞和嵌于第二介质层的第四接触塞的纵剖面形状无需再被限制为锥形，而是可以扩展为矩形等其他形状，进而，可以使增加第四接触塞的截面面积成为可能，利于减少接触电阻。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；
图2至图7、图9、图10和图12是根据本发明的一个具体实施方式按照图1示出的流程制造半导体结构过程中的各个制造阶段的剖视结构示意图；
图8和图11分别是根据图7和图10示出的半导体结构的俯视结构示意图；
图13是根据本发明的一个优选具体实施方式按照图1示出的流程制造半导体结构过程中在形成第二接触塞时的俯视结构示意图；
图14和图15分别是是图13示出的半导体结构沿C-C和D-D方向的剖视结构示意图；
图16是图13示出的制造半导体结构过程中在形成第三接触孔时的俯视结构示意图；
图17和图18分别是图16示出的半导体结构沿E-E和F-F方向的剖视结构示意图；
图19和图20分别是图16示出的半导体结构在填充第三接触孔以形成第三接触塞后沿E-E和F-F方向的剖视结构示意图；
图21是根据本发明的另一个优选具体实施方式按照图1示出的流程制造半导体结构过程中在形成第二接触塞时的俯视结构示意图；
图22是图21示出的半导体结构沿G-G方向的剖视结构示意图；
图23是图21示出的半导体结构在填充第三接触孔以形成第三接触塞后沿G-G方向的剖视结构示意图；
图24至图26是根据本发明的一个具体实施方式制造半导体结构过程中的部分制造阶段的剖视结构示意图；
图27和图28是本发明半导体结构实施例中第四接触塞作不同分布时的俯视结构示意图；
图29是现有技术中半导体结构的示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。
由于本发明提供的半导体结构具有几种优选结构，下面分别对每一种所述优选结构进行概述。
实施例一：
请参考图10至图12。该半导体结构包括衬底100、栅极堆叠、侧墙230（本文件中仅明示包含侧墙230的半导体结构示例，但在其他实施例中，也可不包含侧墙230）、第一介质层300、第一接触塞320、盖层400、第二接触塞420、第二介质层500、第三接触塞520和各衬层（如金属衬层、第一衬层和第二衬层，图未示），其中源/漏区110形成于衬底100之中；所述栅极堆叠形成在所述衬底100之上，侧墙230形成在该栅极堆叠的侧壁处；第一介质层300覆盖所述源/漏区110，盖层400覆盖所述栅极堆叠和第一介质层300，贯穿第一介质层300的第一接触塞320电连接于源/漏区110，在第一接触塞320和源/漏区110之间形成有金属衬层；第一接触塞320经第一衬层与贯穿盖层400的第二接触塞420电连接，和/或，第二接触塞420经第一衬层与所述栅极堆叠中的栅金属210电连接，第一介质层300和第一接触塞320简记为第一层间结构，盖层400和第二接触塞420简记为第二层间结构；第二介质层500覆盖盖层400和第二接触塞420，贯穿该第二介质层500的第三接触塞520经第二衬层与第二接触塞420电连接（该金属衬层、第一衬层及第二衬层的材料均可以是Ti、TiN、Ta、TaN、Ru或其组合），第二介质层500和第三接触塞520简记为第三层间结构。其中，第一介质层300、第一接触塞320、盖层400、第二接触塞420、第二介质层500和第三接触塞520均可具有多层结构。
所述第二接触塞420或所述第三接触塞520的侧壁可垂直于衬底100的上表面（所述“垂直”意指侧壁与衬底100的上表面的夹角和90度之间的差值在工艺误差允许的范围内）。此时，对于具有确定的开口尺寸的第二接触塞420和第三接触塞520，其深宽比减小，利于改善为形成第二接触塞420和第三接触塞520而填充相应的接触孔的填充效果，进而，使得第二接触塞420和第三接触塞520的纵剖面形状无需再被限制为锥形，而是可以扩展为矩形等其他形状，进而，可以使增加第二接触塞420和第三接触塞520的截面面积成为可能，利于减少接触电阻。
所述栅极堆叠包括栅极（如栅金属210）和栅极介质层220，优选地，所述栅极堆叠的顶部和第一接触塞320的顶部与第一介质层300上平面齐平（本文内，术语“齐平”或“共面”意指两者之间的高度差在工艺误差允许的范围内），第一介质层300和第二介质层500与盖层400的材料可以相同或不同，盖层400的材料是绝缘材料。第一介质层300的材料可以包括掺杂或未掺杂的氧化硅玻璃，如FSG、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合（如，第一介质层300可具有多层结构，相邻的两层材料不同）。盖层400和第二介质层500材料的选取范围同第一介质层300，不再赘述。
第一接触塞320和/或第三接触塞520的截面面积可以等于或大于第二接触塞420的截面面积。通过使第二接触塞420的截面面积小于第一接触塞320和/或第三接触塞520的截面面积（如使第二接触塞420的截面面积小于接触塞的开口尺寸），利于在形成第二接触塞420的过程中，扩大工艺窗口，即，即使形成的第二接触塞420相对于产品设计产生较大偏离，也不易在栅极堆叠和源/漏区110之间形成短路。
可选地，该半导体结构还包括接触层120，该接触层120只夹于所述第一接触塞320和所述衬底100中暴露的源/漏区110之间。
优选地，盖层400的厚度小于第二介质层500的厚度的二分之一。如盖层400的厚度小于30nm，第二介质层500的厚度大于50nm。减小盖层400的厚度，利于控制对应于形成嵌于盖层400中的第二接触塞时的刻蚀工艺，进而利于减少栅金属210和/或第一接触塞320的损伤。
该半导体结构中，至少一个第二接触塞420位于衬底100的有源区之上，视加工需要也可能在形成一些第二接触塞420时使其部分区域处于衬底100的隔离区上。优选地，与栅极堆叠连接的第二接触塞420形成于衬底100的有源区上，这样的结构利于减小相邻的器件之间的距离，有助于节省面积，利于进一步地提高半导体结构的集成度；而与第一接触塞320连接的第二接触塞420的一部分形成于衬底100的隔离区上，可使第二接触塞420在以较小的面积（即第二接触塞420的剩余部分）电连接于第一接触塞320（即电连接于衬底100的源漏区110）时，仍可借助于其内形成在衬底100的隔离区上的部分减小接触电阻。
参考图11，可知第二接触塞420可以基本上处于同一直线上（即第三接触孔510和第三接触塞520也可以基本上处于同一直线上），在其他一些实施例中，第二接触塞420的形成位置还有其他的布置方式，请参考实施例二的描述。
实施例二：
在参考实施例一中相同部分的描述的基础上，参考图16至图20，第二接触塞420包括两种，一种是与栅极堆叠的栅金属210电连接的第二接触塞420a，另一种是与第一接触塞320电连接的第二接触塞420b，由图16可知，第二接触塞420a与相邻的两个第二接触塞420b并不在同一直线上。参考图17至图20，半导体结构上电连接栅金属210的一个或多个第二接触塞420a和与其相邻的电连接源/漏区110的两个所述第二接触塞420b不在同一直线上，这也是实施例二与实施例一的区别，这样设置的优点是使第二接触塞420a和第二接触塞420b尽量远离，方便进行后续加工，避免出现源漏极与栅极之间短路，还减小了栅极和源/漏极之间的电容，进一步地提升了半导体结构的性能。但相比于现有技术，与栅金属210电连接的第二接触塞420和与第一接触塞320电连接的第二接触塞420之间的距离可被缩短，可使与栅极堆叠电连接的第二接触塞无需再形成于衬底的隔离区上，而是可以形成在衬底的有源区上，利于减小相邻的器件之间的距离，利于进一步地提高半导体结构的集成度。
本发明还提供了另一种具有不同于实施例一和实施例二中第二接触塞420的半导体结构，请参考实施例三的描述。
实施例三：
在参考实施例一或实施例二中相同部分的描述的基础上，请参考图21至图23。在特定情况下需要使半导体结构的栅极与其源漏极之间电连接，或者使得一个半导体结构的栅极或源漏极与附近的另一个半导体结构的栅极或源漏极电连接。这种金属互连可以局部地在盖层400中实现。例如根据设计需要使得栅极与其源漏极之间电连接，如图22所示，可以调整盖层400中第二接触塞420的尺寸和形状，使其同时电连接于连接源/漏区110的第一接触塞320以及栅金属210。以这种方式设置第二接触塞420的优点只需控制第二接触塞420的尺寸和形状，就可实现栅金属210和第一接触塞320的电连接，从而实现栅极与源/漏极的局部连接。同理，通过使得一个第二接触塞420与两个或多个第一接触塞320电连接，实现相邻的源/漏区110之间的局部电连接。该实施例的优点是不需要额外的金属互联层就可实现栅极或源/漏极之间以及栅极与源/漏极之间的局部电连接，降低了金属布线的难度。即，可使具有同一互连效果的各连线由形成于一层介质层（如现有技术中承载第二接触孔的介质层）中可变更为形成于两层介质层（如盖层400和第二介质层500）中，利于工艺设计。
需要说明是，在同一个半导体结构之中，根据制造需要可以包括上述各实施例中的任意一种或其组合。所述第一接触塞320可包括W、Al或TiAl中的一种或其组合（术语“组合”包括经多靶溅射形成的上述金属的混合物以及上述各金属层顺次叠加形成的叠层结构，后续同，不再赘述），所述第二接触塞420和所述第三接触塞520均可包括W、Cu、Al或TiAl中的一种或其组合。
特别地，所述半导体结构还包括第一通孔（via）或第一金属线，所述第一通孔夹于所述第三接触塞520和第一金属线（metal1）之间，所述第一通孔或第一金属线经第三衬层电连接于所述第三接触塞520。所述第一通孔和所述第一金属线均可包括W、Cu、Al或TiAl中的一种或其组合。所述第三衬层的材料和形成方法与第一衬层和第二衬层的材料和形成方法相同，不再赘述。
和/或，所述第一通孔电连接于所述第三接触塞520，在所述第一通孔和所述第三接触塞520的交界面上，所述第一通孔的截面面积小于所述第三接触塞520的截面面积。此时，所述第一通孔和所述第一金属线均可包括Al或TiAl中的一种或其组合。
本发明还提供了一种半导体结构，如图12所示，所述半导体结构包括栅极堆叠，所述栅极堆叠形成于衬底100上；源/漏区110，所述源/漏区110位于所述栅极堆叠两侧且嵌于所述衬底100中；第一层间结构，所述第一层间结构包括第一介质层300和第一接触塞320，所述第一介质层300与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞320贯穿所述第一介质层300且电连接于至少部分所述源/漏区110；第二层间结构，所述第二层间结构包括盖层400和第二接触塞420，所述盖层400覆盖所述第一层间结构，所述第二接触塞420贯穿所述盖层400并电连接于所述第一接触塞320和所述栅极堆叠；第三层间结构，所述第三层间结构包括第二介质层500和第三接触塞520，所述第二介质层500覆盖所述第二层间结构，所述第三接触塞520贯穿所述第二介质层500中并电连接于所述第二接触塞420，所述第二接触塞420的截面面积小于所述第一接触塞320和/或所述第三接触塞520的截面面积。
所述半导体结构还可包括接触层（如金属硅化物层120），所述接触层只夹于所述源/漏区110与第一接触塞320之间。特别地，至少一个电连接于所述栅极堆叠的第二接触塞420与其相邻的电连接于所述第一接触塞320的第二接触塞420不在同一直线上。
可选地，与栅极堆叠电连接的所述第二接触塞420形成在所述衬底100的有源区上；和/或，与所述第一接触塞320电连接的所述第二接触塞420的一部分形成在所述衬底100的隔离区上。
所述第二接触塞420或所述第三接触塞520的侧壁可垂直于所述衬底100的上表面。所述盖层400的厚度可小于所述第二介质层500的厚度的二分之一。所述盖层400的材料与所述第一介质层300和所述第二介质层500的材料不同，并且所述盖层400的材料是绝缘材料。所述盖层400的厚度小于30nm；和/或，所述第二介质层500的厚度大于50nm。
本实施例中，所述第一介质层300、所述盖层400和所述第二介质层500以及第一接触塞320、所述第二接触塞420和所述第三接触塞520的材料及形成方法均与前述实施例中提供的相同，栅极堆叠、源/漏区110和接触层（如金属硅化物层120）的材料及形成方法均可采用公知或惯用方法形成，不再赘述。
下文中将结合本发明提供的半导体结构的制造方法对上述实施例进行进一步的阐述。
请参考图1，该方法包括：
首先，在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
随后，形成第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
再后，形成第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层且电连接于所述第一接触塞和所述栅极堆叠；
最后，形成第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层且电连接于所述第二接触塞。
下面结合图2至图23对上述步骤进行说明。
参考图1和图2，在衬底100上形成覆盖所述源/漏区110、栅极堆叠和侧墙230的第一介质层300（如图所示，栅极堆叠之间也被第一介质层300填充）。在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。以下的所有具体实施方式都以硅衬底的情况为例。
源/漏区110可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区110可以是P型掺杂的SiGe，对于NMOS来说，源/漏区110可以是N型掺杂的Si。源/漏区110可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，且可以先于栅极介质层形成。在本实施例中，源/漏区110在衬底100内部，在其他一些实施例中，源/漏区110可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部（本说明书中所指的栅极堆叠底部意指栅极堆叠与衬底100的交界线）。
可选地，所述栅极堆叠，在前栅工艺（gate first）中，包括栅极和承载栅极的栅介质层220；在后栅工艺（gate last）中，包括伪栅和承载伪栅的栅介质层220。特别地，在所述栅极堆叠的侧壁上形成侧墙230，用于将栅极隔开。侧墙230可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙230可以具有多层结构。侧墙230可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm -100nm，如30nm、50nm或80nm。
第一介质层300可以通过化学气相沉积（Chemical vapor deposition ，CVD）、高密度等离子体CVD、或其他合适的方法形成在衬底100上。第一介质层300的材料可以包括掺杂或未掺杂的氧化硅玻璃，如FSG、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合（如，第一介质层300可具有多层结构，相邻的两层材料不同）。第一介质层300的厚度范围可以是40nm -150nm，如80nm、100nm或120nm。
随后，对第一介质层300和栅极堆叠进行化学机械抛光（Chemical-mechanical polish，CMP）的平坦化处理，如图2所示，使得该栅极堆叠的上表面与第一介质层300的上表面共面，并露出所述栅极堆叠的顶部和侧墙230。当所述栅极堆叠包括伪栅极的情况下，可以执行替代栅工艺。具体来说，首先除去伪栅极，再在去除伪栅极后形成的凹槽中沉积金属栅层，再对金属栅层进行平坦化处理，使其顶部与第一介质层300共面，以形成栅金属210。所述栅极介质层220位于衬底100上，其可以是热氧化层，包括氧化硅、氮氧化硅，也可为沉积而成的高K介质，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅极介质层220的厚度可以为2nm -10nm，例如5nm或8nm。栅金属210可为TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTa中的一种或其组合，其厚度可以为10nm -80nm，如30nm或50nm。经过CMP处理之后，所述栅极堆叠的顶部与所述第一介质层300的上表面齐平。
参考图1、图3和图4，刻蚀第一介质层300形成使衬底之上的至少部分源/漏区110暴露的第一接触孔310，在第一接触孔310的内壁及底部形成金属衬层（后续需在第一接触孔310内填充W时，通常需形成所述金属衬层；后续需在第一接触孔310内填充Al、TiAl合金中任一种或其组合时，可不形成所述金属衬层；后续第一衬层和第二衬层同理，不再赘述），并在该第一接触孔310中填充导电材料以形成第一接触塞320。如图3所示，具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀第一介质层300以形成第一接触孔310。由于栅极堆叠被侧墙230所保护，而侧墙230材料与第一介质层300材料通常不同，因此即使在形成第一接触孔310时进行过刻蚀也不会导致栅极与源/漏极的短路。如果源/漏区110是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部，则第一接触孔310可以形成到源/漏区110内部与栅极堆叠底部齐平的位置为止，这样当在形成第一接触塞320时，该第一接触塞320可以通过其靠近底部的侧壁和底部与源/漏区230接触，从而进一步增加接触面积并降低接触电阻。
参考图4，在第一接触孔310内通过沉积的方法填充导电材料以形成第一接触塞320。优选地，第一接触塞320的材料为W。当然根据半导体的制造需要，第一接触塞320的材料可以是W、Al、TiAl合金中任一种或其组合。第一接触塞320经金属衬层（图未示）接于源漏区110和第一介质层300或侧墙230，该金属衬层可以通过ALD、CVD、PVD等沉积工艺沉积在第一接触孔310的内壁以及底部，该金属衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合，该金属衬层的厚度可以是5nm -20nm，如10nm或15nm。
可选地，在形成第一接触塞320之前，可以在暴露的源/漏区110上形成接触层（金属硅化物120）。参考图3，第一接触孔310的下部是暴露的源/漏区110，在该源/漏区110上沉积金属，进行退火处理后形成金属硅化物120。具体地，首先，通过第一接触孔310，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的源/漏区进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该源/漏区230上形成均匀的金属层，优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本发明的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000℃以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏区110内形成的非晶化物发生反应形成金属硅化物120，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物110的好处是可以减小第一接触塞320与源/漏区110之间的电阻率，进一步降低接触电阻。
在形成第一接触塞320后，对该第一接触塞320和第一介质层300进行CMP处理，使第一接触塞320与第一介质层300的上表面齐平。本实施例中，第一接触塞320与第一介质层300还与栅金属210的上表面齐平；在其他实施例中，第一接触塞320与第一介质层300的上表面可高于栅金属210的上表面。
接下来，形成覆盖所述栅极堆叠、第一介质层300和第一接触塞320的盖层400，该盖层400的材料可与第一介质层300不同。参考图5，盖层400可以通过化学气相沉积（Chemical vapor deposition ，CVD）、高密度等离子体CVD或其他合适的方法形成。优选地，盖层400的材料可以是SiN或SiCN，或其组合。此处需要说明的是，盖层400和第一介质层300选择不同的材料是为了进行选择性刻蚀，便于后续步骤的进行。
参考图1、图6和图7，刻蚀盖层400形成使第一接触塞320和栅极堆叠暴露的第二接触孔410（对于第一接触塞320与第一介质层300的上表面高于栅金属210的上表面的实施例，为形成暴露栅极堆叠的第二接触孔410，在刻蚀盖层400之余，还要刻蚀位于盖层和栅极堆叠之间的部分厚度的第一介质层300），在第二接触孔410的内壁以及底部形成第一衬层（图未示），并在该第二接触孔410中填充第一导电材料以形成第二接触塞420，然后对所述盖层400和第二接触塞420进行平坦化处理以暴露所述第二接触塞420的上表面，使所述盖层400的上表面与第二接触塞420的上表面共面。可以使用干法刻蚀或湿法刻蚀等工艺形成第二接触孔410。优选地，在形成第二接触孔410时，可使第二接触孔410的侧壁垂直于衬底100的上表面。
优选地，第二接触塞420的材料为Cu。当然根据制造需要，第二接触塞420的材料可以是W、Al、Cu、TiAl中任一种或其组合。
在形成第二接触塞420后，对该第二接触塞420和盖层400行CMP平坦化处理，使第二接触塞420与盖层400的上表面齐平。
优选地，在形成第二接触孔410时，使第二接触孔410的截面面积小于第一接触孔310的截面面积，因此即使在刻蚀形成第二接触孔410时定位不是很准确，第一接触塞320上方对应的第二接触孔410也不易偏离到相邻的栅极区（在本实施例中是栅金属210）之上，如图6所示，第二接触孔410的内径相对第一接触孔310较小。经过这样的设置，有效减少了制造半导体结构过程中出现栅极与源漏极的短路。为了减小刻蚀盖层400的难度，在形成盖层400时或对盖层400进行后续处理，使盖层400的厚度小于30nm。由于盖层400厚度小于30nm，因此对盖层400进行刻蚀时较容易控制，不容易出现过刻蚀而损伤栅极的现象。
可选地，至少一个第二接触塞420位于衬底100的有源区之上，视加工需要也可能形成一些第二接触塞420时使其部分区域处于衬底100的隔离区上。优选地，使得与栅极堆叠连接的第二接触塞420形成于衬底100的有源区上，而使得与第一接触塞320连接的第二接触塞420的至少一部分形成于衬底100的隔离区上。这样的安排有助于节省面积。
参考图8，第二接触塞420处于栅金属210和源/漏区110上方，且第二接触塞420基本上处于同一直线上，在其他实施例中还有另一些排列方式，会在图14至图23示出的具体实施方式中说明。
参考图1和图9，形成覆盖盖层400和第二接触塞420的第二介质层500，该第二介质层500的材料与盖层400的材料不同。如图9所示，第二介质层500可以通过化学气相沉积（Chemical vapor deposition ，CVD）、高密度等离子体CVD或其他合适的方法形成。盖层400和第二介质层500材料的选取范围同第一介质层300，不再赘述，需要注意的是，本实施例中，第二介质层500材料与盖层400的材料不同，这样做的目的是为了在形成第三接触孔时进行选择性刻蚀，即刻蚀第二介质层500时盖层400能够起到刻蚀阻止层的作用，以保护盖层400下面的栅极堆叠和第一介质层300等。
接下来，参考图1、图10、图12，刻蚀第二介质层500以形成使第二接触塞420暴露的第三接触孔510，在第三接触孔510的内壁及底部形成第二衬层，并在该第三接触孔510中填充第二导电材料以形成第三接触塞520，然后对所述第二介质层500和第三接触塞520进行平坦化处理以暴露所述第三接触塞520的上表面，使所述第二介质层500的上表面与第三接触塞520的上表面共面。
可以使用干法刻蚀或湿法刻蚀等工艺形成第三接触孔510。
优选地，在形成第三接触孔510时，可使第三接触孔510的侧壁垂直于衬底100的上表面。
参考图11，在本实施例中，第三接触孔510处于第二接触塞420正上方。
第一衬层和第二衬层的形成方法、材料和厚度的选取同上述金属衬层，不再赘述。
优选地，第三接触塞520的材料为Cu。当然根据制造需要，第三接触塞520的材料可以是W, Al, Cu, TiAl中任一种或其组合。由于第二接触孔410和第三接触孔510的侧壁垂直于衬底100的上表面，因此填充第二接触孔410和第三接触孔510后形成的相应的第二接触塞420和第三接触塞520的侧壁也垂直于衬底100的上表面。
在形成第三接触塞520后，对该第三接触塞520和第二介质层500行CMP平坦化处理，使第三接触塞520与第二介质层500的上表面齐平。
优选地，在形成第三接触孔510时，使第三接触孔510的截面面积大于第二接触孔410的截面面积，并尽可能地使第三接触孔510的截面面积比较大，因此填充第三接触孔510而形成的第三接触塞520截面面积也比较大，截面面积较大的第三接触塞520减小了自身的电阻率，从而进一步减小源/漏极的电阻，提升了所述半导体结构的性能。
优选地，由于有盖层400的保护，在刻蚀第二介质层500时不用担心过刻蚀导致损伤第二介质层500之下部分的问题，因此第二介质层500的厚度可选择为大于盖层400的厚度，优选地，第二介质层500的厚度大于50nm。在形成盖层400和第二介质层500时，一般使盖层400的厚度小于所述第二介质层500的厚度的二分之一，这样的安排便于刻蚀过程中的控制。
 可选地，第二接触塞420的形成位置还可以有其他的布置方式，请参考图13，各第二接触塞420并不都处于同一直线上，再参考图14和图15，可知，与栅金属210电连接的第二接触塞420a处于直线C-C上，与第一接触塞320电连接的第二接触塞420b处于直线D-D上。在本实施例中，优选地，将与所述栅金属210电连接的第二接触塞420a设置为尽可能远离与源/漏区110电连接的第二接触塞420b（所述“尽可能远离”这一概念是指的是，在能保证半导体器件正常工作和基于节约面积的情况下，扩大第二接触塞420a和第二接触塞420b之间的距离。优选地，第二接触塞420a处于衬底100的有源区之上，第二接触塞420b的一部分处于衬底100的隔离区之上），其优点是减小栅极与源/漏极之间的电容，也可以避免栅极与源/漏极之间的短路，方便后续加工。
参考图16至图18，分别在第二接触塞420上方形成第三接触孔510。相应地，可以进行下一步处理，在第三接触孔510中填充第二导电材料以形成第三接触塞520，参考图19和图20。
进行上述布置的优点是，与栅极堆叠电连接的第二接触塞420a和与第一接触塞320电连接的第二接触塞420b相隔较远，一方面，对该半导体结构进行后续加工的过程中，在第二介质层500上或其他位置形成金属互联层时利于减小第二接触塞420a和第二接触塞420b的接触，防止栅极与源漏极发生短路；另一方面减小了栅极和源漏极之间的电容，提高了所述半导体结构的性能。
采用本发明提供的方法，在盖层400就能实现邻近的源漏区和栅极之间、栅极与栅极之间或者源漏区之间的局部电连接，参考图21和图22，可使形成第二接触孔410的时候使第二接触孔410面积较大，如，使第二接触孔410同时暴露第一接触塞320和栅极堆叠。因此填充在第二接触孔410后形成的第二接触塞420同时与栅金属210和第一接触塞320电连接，即，使暴露的栅金属210和第一接触塞320通过填充该一个或多个第二接触孔410后形成的第二接触塞420形成电连接。需要说明的是，使第一接触塞320和栅极堆叠同时暴露的第二接触孔410不一定是如图所示的形状，只要是能满足同时暴露第一接触塞320和栅极堆叠即可，不限于其他形状。另外，也可以通过形成同时与两个相邻的第一接触塞320形成电连接的第二接触塞420来实现相邻源/漏区110之间的局部电连接。还可以形成如下结构，至少一个所述第二接触塞420同时电连接于至少一个第一接触塞320和栅极堆叠，和/或至少一个第二接触塞420同时电连接于两个或多个第一接触塞320和/或所述栅极堆叠。因此，只需控制第二接触孔410的形状和形成位置，很容易实现源漏区和栅极之间、栅极与栅极之间或者源漏区之间在半导体结构中的局部连接。
参考图23，在第二接触塞420上方形成第三接触塞520，便于该半导体结构进行后续加工。
需要说明的是，根据半导体结构的制造需要，一个半导体结构中可以包括上述各栅极接触塞和源/漏区接触塞中的任一种或任意组合。
可继续形成第一通孔或第一金属线，所述第一通孔或第一金属线经第三衬层电连接于所述第三接触塞520。所述第一通孔、第一金属线及第三衬层的材料及形成方法与前述实施例中描述的相同，不再赘述。
或者，形成第一通孔，所述第一通孔电连接于所述第三接触塞520，在所述第一通孔和所述第三接触塞520的交界面上，所述第一通孔的截面面积小于所述第三接触塞520的截面面积。
实施本发明提供的半导体结构的制造方法，通过分别在三个不同的层中形成第一接触塞320、第二接触塞420第三接触塞520，节约了面积，能在单位面积内形成更多的半导体结构，提高了半导体结构的集成度；分层刻蚀利于减少现有技术中在执行刻蚀操作时由于过刻蚀导致的接触金属与栅极短路的问题；通过形成盖层400和第二介质层500，降低了刻蚀的难度，使刻蚀过程更容易控制；通过减小第二接触孔410的截面面积，使刻蚀难度降低，从而即便刻蚀第二接触孔410时定位不准确也不容易导致源漏极与栅极短路；由于盖层400较薄，则第二接触塞420的高度较小，因此即便第二接触塞420截面积较小，其电阻也不会太大；通过增大第三接触塞520的截面面积，并使第三接触塞的侧壁与垂直于衬底的上表面，减小了第三接触塞520的接触电阻，因此使第三接触塞520和第二接触塞420的整体电阻比上文现有技术中提到的锥形接触金属的电阻更小成为可能；由于有盖层400保护栅极堆叠，因此即便第三接触孔510的截面面积较大或定位不准，也不会导致刻蚀时破坏栅极堆叠或导致栅极与源漏区短路；使连接栅极堆叠的第二接触塞420a和连接源/漏区110的第二接触塞420b尽量远离，方便进行后续加工，进一步避免出现源漏区与栅极之间短路，还减小了栅极和源/漏极之间的电容，进一步地提升了半导体结构的性能；通过调整第二接触孔410和第二接触塞420的形状，可以在盖层400内实现局部的互连结构。
本发明还提供了一种半导体结构的制造方法，包括：
首先，在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
随后，如图4所示，形成第一层间结构，所述第一层间结构包括第一介质层300和第一接触塞320，所述第一介质层300与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞320贯穿所述第一介质层300且电连接于至少部分所述源/漏区110；
其中，形成第一接触塞320的步骤包括：
在所述第一介质层300中形成第一接触孔，以暴露至少部分所述源/漏区110；
在暴露的所述源/漏区110上形成接触层（如金属硅化物层120）；
在所述接触层上形成导电材料，以填充所述第一接触孔。
再后，形成第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和/或嵌于所述第二介质层中的所述第四接触塞的截面面积。
其中，形成第一层间结构的步骤与前述实施例中相同，不再赘述。
形成第四层间结构的步骤包括：
首先，如图24所示，形成盖层400和第二介质层500；继而，如图25所示，采用双镶嵌工艺在所述盖层400和第二介质层500中形成第四接触孔540，其中，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层400中的所述第四接触孔540的截面面积小于所述第一接触塞320和（本实施例）/或嵌于所述第二介质层500中的所述第四接触孔540的截面面积（本文件内，术语“截面面积”意指任一空间区域中，如嵌于所述第二介质层500中的第四接触孔中，被平行于衬底100上表面的平面所截得的截面），从图25可以看出第四接触孔540在盖层与第二介质层之间的交界面处的截面面积有一个阶跃变化；再后，以第四导电材料填充所述第四接触孔540，以形成第四接触塞560，其中，所述第四导电材料为Cu时，在形成所述第四导电材料之前，可预先形成第四衬层以覆盖所述第四接触孔540的底壁和侧壁，所述第四导电材料为W、Al或TiAl中的一种或其组合时，可不预先形成所述第四衬层，所述第四衬层的材料及形成方法与前述第一衬层和第二衬层的材料及形成方法相同，不再赘述。形成所述第四接触塞560以后，可以执行CMP操作，以暴露所述第二介质层500，获得如图26所示的半导体结构。其中，如图27所示，电连接于所述栅极堆叠的第四接触塞560a与其相邻的电连接于所述第一接触塞的第四接触塞560b可在同一直线上。
特别地，如图28所示，形成所述第四接触塞560时，使至少一个电连接于所述栅极堆叠的第四接触塞560a与其相邻的电连接于所述第一接触塞的第四接触塞560b不在同一直线上。和/或，形成所述第四接触塞560时，使与所述栅极堆叠电连接的所述第四接触塞560a形成在所述衬底的有源区上；和/或，形成所述第四接触塞560时，使与所述第一接触塞电连接的所述第四接触塞560b的一部分形成在所述衬底的隔离区上。
可选地，还可使所述第四接触塞560的侧壁垂直于所述衬底的上表面。可选地，所述盖层400的厚度可小于所述第二介质层500的厚度的二分之一。可选地，所述盖层400的材料可与所述第一介质层300和所述第二介质层500的材料不同，并且所述盖层400的材料是绝缘材料。可选地，所述盖层400的厚度可小于30nm；和/或，所述第二介质层500的厚度可大于50nm。
本发明还提供了一种半导体结构，包括：
栅极堆叠和源/漏区，所述栅极堆叠形成于衬底上，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和/或嵌于所述第二介质层中的所述第四接触塞的截面面积。
所述半导体结构还可包括接触层，所述接触层只夹于所述源/漏区与第一接触塞之间。
其中，至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接于所述第一接触塞的第四接触塞不在同一直线上。可选地，与所述栅极堆叠电连接的所述第四接触塞形成在所述衬底的有源区上；和/或，与所述第一接触塞电连接的所述第四接触塞的一部分形成在所述衬底的隔离区上。
可选地，所述第四接触塞的侧壁可垂直于所述衬底的上表面。可选地，所述盖层的厚度可小于所述第二介质层的厚度的二分之一。可选地，所述盖层的材料可与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料可以是绝缘材料。可选地，所述盖层的厚度可小于30nm；和/或，所述第二介质层的厚度可大于50nm。特别地，所述第四接触塞可经第四衬层电连接于所述第一接触塞和/或所述栅极堆叠。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。

Claims (48)

1.一种半导体结构的制造方法，其特征在于，所述方法包括：
a)在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
b)形成第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
c)形成第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层且电连接于所述第一接触塞和所述栅极堆叠；
d)形成第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层且电连接于所述第二接触塞；
使所述第二接触塞的截面面积小于所述第一接触塞和所述第三接触塞的截面面积。
2.根据权利要求1所述的方法，其特征在于，形成第一接触塞的步骤包括：
在所述第一介质层中形成第一接触孔，以暴露至少部分所述源/漏区；
在暴露的所述源/漏区上形成接触层；
在所述接触层上形成导电材料，以填充所述第一接触孔。
3.根据权利要求1所述的方法，其特征在于：
使至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于所述第一接触塞的第二接触塞不在同一直线上。
4.根据权利要求1所述的方法，其特征在于：
使与所述栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区上；和/或，
使与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬底的隔离区上。
5.根据权利要求1所述的方法，其特征在于：
使所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
6.根据权利要求1至5任一项所述的方法，其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
7.根据权利要求1至5任一项所述的方法，其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料是绝缘材料。
8.根据权利要求1至5中任一项所述的方法，其特征在于：
所述盖层的厚度小于30nm；和/或，
所述第二介质层的厚度大于50nm。
9.根据权利要求1所述的方法，其特征在于：
所述第二接触塞经第一衬层电连接于所述第一接触塞和所述栅极堆叠；和/或，
所述第三接触塞经第二衬层电连接于所述第二接触塞。
10.根据权利要求1所述的方法，其特征在于，还包括：
形成第一通孔或第一金属线，所述第一通孔或第一金属线经第三衬层电连接于所述第三接触塞。
11.根据权利要求1所述的方法，其特征在于，还包括：
形成第一通孔，所述第一通孔电连接于所述第三接触塞，在所述第一通孔和所述第三接触塞的交界面上，所述第一通孔的截面面积小于所述第三接触塞的截面面积。
12.根据权利要求1所述的方法，其特征在于，该方法还包括：
步骤c中形成的至少一个所述第二接触塞同时电连接于至少一个所述第一接触塞与栅极堆叠；和/或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和/或两个或多个所述栅极堆叠。
13.一种半导体结构，其特征在于，包括：
栅极堆叠，所述栅极堆叠形成于衬底上；
源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层并经第一衬层电连接于所述第一接触塞和所述栅极堆叠；
第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中并经第二衬层电连接于所述第二接触塞；
其中，所述第二接触塞的截面面积小于所述第一接触塞和所述第三接触塞的截面面积。
14.根据权利要求13所述的半导体结构，其特征在于：还包括接触层，所述接触层只夹于所述源/漏区与第一接触塞之间。
15.根据权利要求13所述的半导体结构，其特征在于：
至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于所述第一接触塞的第二接触塞不在同一直线上。
16.根据权利要求13所述的半导体结构，其特征在于：
与栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区上；和/或
与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬底的隔离区上。
17.根据权利要求13所述的半导体结构，其特征在于：
所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
18.权利要求13至17任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
19.根据权利要求13至17任一项所述的半导体结构，其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料是绝缘材料。
20.根据权利要求13至17中任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于30nm；和/或
所述第二介质层的厚度大于50nm。
21.根据权利要求13所述的半导体结构，其特征在于，还包括：
第一通孔或第一金属线，所述第一通孔或第一金属线经第三衬层电连接于所述第三接触塞。
22.根据权利要求13所述的半导体结构，其特征在于，还包括：
第一通孔，所述第一通孔电连接于所述第三接触塞，在所述第一通孔和所述第三接触塞的交界面上，所述第一通孔的截面面积小于所述第三接触塞的截面面积。
23.根据权利要求13所述的半导体结构，其特征在于：
至少一个所述第二接触塞同时电连接于至少一个所述第一接触塞与栅极堆叠；和/或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和/或两个或多个所述栅极堆叠。
24.一种半导体结构，其特征在于，包括：
栅极堆叠，所述栅极堆叠形成于衬底上；
源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第二层间结构，所述第二层间结构包括盖层和第二接触塞，所述盖层覆盖所述第一层间结构，所述第二接触塞贯穿所述盖层并电连接于所述第一接触塞和所述栅极堆叠；
第三层间结构，所述第三层间结构包括第二介质层和第三接触塞，所述第二介质层覆盖所述第二层间结构，所述第三接触塞贯穿所述第二介质层中并电连接于所述第二接触塞，所述第二接触塞的截面面积小于所述第一接触塞和所述第三接触塞的截面面积。
25.根据权利要求24所述的半导体结构，其特征在于：
至少一个电连接于所述栅极堆叠的第二接触塞与其相邻的电连接于所述第一接触塞的第二接触塞不在同一直线上。
26.根据权利要求24所述的半导体结构，其特征在于：
与栅极堆叠电连接的所述第二接触塞形成在所述衬底的有源区上；和/或，
与所述第一接触塞电连接的所述第二接触塞的一部分形成在所述衬底的隔离区上。
27.根据权利要求24所述的半导体结构，其特征在于：
所述第二接触塞或所述第三接触塞的侧壁垂直于所述衬底的上表面。
28.根据权利要求24至27任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
29.根据权利要求24至27任一项所述的半导体结构，其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料是绝缘材料。
30.根据权利要求24至27中任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于30nm；和/或
所述第二介质层的厚度大于50nm。
31.根据权利要求24所述的半导体结构，其特征在于：
至少一个所述第二接触塞同时电连接于至少一个所述第一接触塞与栅极堆叠；和/或
至少一个所述第二接触塞同时电连接于两个或多个所述第一接触塞和/或两个或多个所述栅极堆叠。
32.一种半导体结构的制造方法，其特征在于，包括：
a)在衬底上形成栅极堆叠和源/漏区，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
b)形成第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
c)形成第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和嵌于所述第二介质层中的所述第四接触塞的截面面积；
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
33.根据权利要求32所述的方法，其特征在于，形成第一接触塞的步骤包括：
在所述第一介质层中形成第一接触孔，以暴露至少部分所述源/漏区；
在暴露的所述源/漏区上形成接触层；
在所述接触层上形成导电材料，以填充所述第一接触孔。
34.根据权利要求32所述的方法，其特征在于：
使至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接于所述第一接触塞的第四接触塞不在同一直线上。
35.根据权利要求32所述的方法，其特征在于：
使与所述栅极堆叠电连接的所述第四接触塞形成在所述衬底的有源区上；和/或，
使与所述第一接触塞电连接的所述第四接触塞的一部分形成在所述衬底的隔离区上。
36.根据权利要求32所述的方法，其特征在于：
使所述第四接触塞的侧壁垂直于所述衬底的上表面。
37.根据权利要求32至36任一项所述的方法，其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
38.根据权利要求32至36任一项所述的方法，其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料是绝缘材料。
39.根据权利要求32至36中任一项所述的方法，其特征在于：
所述盖层的厚度小于30nm；和/或
所述第二介质层的厚度大于50nm。
40.根据权利要求32所述的方法，其特征在于：
所述第四接触塞经第四衬层电连接于所述第一接触塞和/或所述栅极堆叠。
41.一种半导体结构，其特征在于，包括：
栅极堆叠和源/漏区，所述栅极堆叠形成于衬底上，所述源/漏区位于所述栅极堆叠两侧且嵌于所述衬底中；
第一层间结构，所述第一层间结构包括第一介质层和第一接触塞，所述第一介质层与所述栅极堆叠平齐或覆盖所述栅极堆叠，所述第一接触塞贯穿所述第一介质层且电连接于至少部分所述源/漏区；
第四层间结构，所述第四层间结构包括盖层、第二介质层和第四接触塞，所述盖层覆盖所述第一层间结构，所述第二介质层覆盖所述盖层，所述第四接触塞贯穿所述盖层和所述第二介质层且电连接于所述第一接触塞和所述栅极堆叠，在所述盖层与第二介质层之间的交界面处，嵌于所述盖层中的所述第四接触塞的截面面积小于所述第一接触塞和嵌于所述第二介质层中的所述第四接触塞的截面面积。
42.根据权利要求41所述的半导体结构，其特征在于：
至少一个电连接于所述栅极堆叠的第四接触塞与其相邻的电连接于所述第一接触塞的第四接触塞不在同一直线上。
43.根据权利要求41所述的半导体结构，其特征在于：
与所述栅极堆叠电连接的所述第四接触塞形成在所述衬底的有源区上；和/或，
与所述第一接触塞电连接的所述第四接触塞的一部分形成在所述衬底的隔离区上。
44.根据权利要求41所述的半导体结构，其特征在于：
所述第四接触塞的侧壁垂直于所述衬底的上表面。
45.根据权利要求41至44任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于所述第二介质层的厚度的二分之一。
46.根据权利要求41至44任一项所述的半导体结构，其特征在于：
所述盖层的材料与所述第一介质层和所述第二介质层的材料不同，并且所述盖层的材料是绝缘材料。
47.根据权利要求41至44中任一项所述的半导体结构，其特征在于：
所述盖层的厚度小于30nm；和/或
所述第二介质层的厚度大于50nm。
48.根据权利要求41所述的半导体结构，其特征在于：
所述第四接触塞经第四衬层电连接于所述第一接触塞和/或所述栅极堆叠。
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