CN203134802U - 一种半导体结构 - Google Patents
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Abstract
本实用新型提供一种半导体结构。本实用新型通过将调节层置于两层高k介质层之间，有效避免了调节层直接与金属栅极的直接接触发生反应降低半导体器件的性能。
Description
本申请要求了2011月6月9日提交的、申请号为201110154424.X、发明名称为“一种半导体结构及其制造方法”的中国专利申请的优选权，其全部内容通过引用结合在本申请中。
技术领域
本实用新型涉及半导体器件的制造领域，尤其涉及一种半导体器件。
背景技术
随着半导体器件制造技术的发展，具有更高性能和更强功能的集成电路要求更大的元件密度，而且各个部件、元件之间或各个元件自身的尺寸、大小和空间也需要进一步缩小，因此半导体器件制造过程中对工艺控制的要求较高。
22nm及以下工艺集成电路关键核心技术的应用是集成电路发展的必然趋势，也是国际上主要半导体公司和研究组织竞相研发的课题之一。由于采用多晶硅电极会引起多晶硅耗尽效应、过高的栅电阻、掺杂原子扩散等问题，因此目前采用高k介质层与金属栅电极来制造半导体器件，获得高效能的半导体器件。以“高k栅介质/金属栅”技术为核心的半导体器件栅工程研究是22nm及以下技术中最有代表性的关键核心工艺，与之相关的材料、工艺及结构研究已在广泛的进行中。
高k栅介质的引入可以保证在同等EOT(Equivalent Oxide Thickness，等效氧化层厚度)的情况下，有效地增加栅介质的物理厚度，使隧穿电流得到有效抑制；金属栅电极的引入不仅消除了多晶硅栅电极的耗尽效应和掺杂原子的扩散问题，而且还有效降低了栅电极的电阻，并解决了高k栅介质材料与多晶硅栅极之间的不兼容问题。
但是，因为低功耗半导体器件需要精确地控制阈值电压。随着操作电压减小到2V以下，阈值电压必须同样下降，因此阈值的变化变得不能容忍。每个新的部件，例如不同的栅极介质、不同的栅极材料，都会影响阈值电压。有时，这样的影响对得到希望的阈值电压是不利的。因此，现有技术中，采用高k介质层和金属栅之间的调节层来调节阈值电压。
但是现有技术中的调节层都是直接与栅极导体直接接触，虽然有效调节了器件的阈值电压，但是却无法避免调节层与金属栅发生反应。
实用新型内容
本实用新型的目的在于提供一种半导体结构及其制造方法，有效将栅极金属和调节层隔离开，避免了调节层与金属之间发生反应，降低半导体器件的性能。
根据本实用新型的一个方面，提供一种半导体结构，该半导体结构包括衬底(100)、栅极堆叠(200)，其特征在于：
所述栅极堆叠(200)形成在所述衬底(100)之上，依次包括：与衬底(100)接触的第一高k介质层(210)、调节层(220)、第二高k介质层(230)、金属栅极(240)；
其中，所述调节层(220)的材料包括Al、Al2O3、La2O3中的一种。
所述调节层(220)的厚度小于0.5nm。
所述第一高k介质层(210)与所述第二高k介质层(230)的厚度之和为3nm～6nm。
所述第一高k介质层(210)的厚度范围为1nm～3nm。
所述第二高k介质层(230)的厚度范围为2nm～3nm。
与现有技术相比，本实用新型提供的半导体结构及其制造方法有以下优点：
在形成栅极的过程中，将调节层置于第一高k介质层和第二高k介质层之间，有效将调节层与金属栅隔离开。现有技术中，加入调节层是为了调节器件的阈值电压。但是，虽然调节层有上述作用，但是由于其与金属栅之间直接接触，会与金属栅之间发生反应，进而影响器件的性能。本实用新型中采用高k介质层将调节层与金属栅阻隔开，有效避免了二者之间发生反应而降低器件性能。同时，虽然本实用新型中采用了两层高k介质层，但是两层高k介质层的厚度之和与传统半导体结构中的单一高k介质层厚度相同或相近，没有增大器件体积，这对于目前集成度越来越高，器件体积越来越小的发展趋势是适合的。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显：
图1是根据本实用新型的半导体结构的制造方法的一个具体实施方式的流程图；
图2～图6为根据本实用新型的一个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段的剖视结构示意图；
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型的实施例作详细描述。
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和 清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上“的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。
参考图1，图1是根据本实用新型的半导体结构的制造方法的一个具体实施方式的流程图，该方法包括：
步骤S101，提供衬底100，在所述衬底100上依次形成第一高k介质层210、调节层220、第二高k介质层230、金属栅极240；
步骤S102，刻蚀所述第一高k介质层210、所述调节层220、所述第二高k介质层230、所述金属栅极240，形成栅极堆叠200。
下面结合图2至图6对步骤S101至步骤S102进行说明，图2至图6是根据本实用新型的多个具体实施方式按照图1示出的流程制造半导体结构过程中该半导体结构各个制造阶段各面的结构的剖面示意图。需要说明的是，本实用新型各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
步骤S101，提供衬底100。参考图2，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
可选的，源/漏区110可以在形成栅极堆叠200之后形成，衬底100也可以带有事先形成的源/漏区110。源/漏区110可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区110可以是 P型掺杂的SiGe，对于NMOS来说，源/漏区110可以是N型掺杂的Si。源/漏区110可以由包括光刻、离子注入、扩散、外延生长和/或其他合适工艺的方法形成，且可以先于第一高k介质层210形成。在本实施例中，源/漏区110在衬底100内部，在其他一些实施例中，源/漏区110可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠底部(本说明书中所指的栅极堆叠底部意指栅极堆叠与半导体衬底100的交界线)
在半导体衬底100上沉积第一高k介质层210。第一高k介质层210位于半导体衬底100上，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合，第一高k介质层210的厚度可以为1nm～3nm，如1.5nm或2nm。
在第一高k介质层210上形成调节层220。所述调节层220的材料包括但不限于Al、Al2O3、La2O3中的一种或其任意组合。其厚度小于0.5nm，优选小于0.4nm。溅射工艺通常被用于调节层220的沉积。不同于化学气相沉积(CVD)或者原子层沉积(ALD)，溅射工艺不需要气态源，只需要金属溅射靶。但是，由于溅射容易损害暴露的介质层，通常还会用原子层沉积工艺来生长调节层220所用的材料，例如La2O3。
在调节层220上形成第二高k介质层230。第二高k介质层230的材料例如包括但不限于HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合。第二高k介质层230的厚度可以为2nm～3nm，如2.3nm或3nm。
第一高k介质层210与第二高k介质层230的厚度之和为3nm～6nm。优选的，第一高k介质层210与第二高k介质层230采用同种材料。
形成金属栅极240。例如通过沉积TaN、TaC、TiN、TaAlN、TiAlN、MoAlN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合在第二高k介质层230上以形成金属栅极240。其厚度可以为10nm-80nm，如30nm或50nm。
步骤S102，刻蚀所述金属栅极240、所述第二高k介质层230、所述调节层220、第一高k介质层210，形成栅极堆叠200。可采用干法刻蚀或者湿 法刻蚀来进行。所述干法刻蚀的方法包括等离子体刻蚀、离子铣、反溅射、反应离子刻蚀。所述湿法刻蚀的方法包括使用氢氟酸、磷酸等溶剂进行刻蚀。
可选的，在所述栅极堆叠200的侧壁上形成侧墙250，用于将栅极隔开。侧墙250可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙250可以具有多层结构。侧墙250可以通过包括沉积刻蚀工艺形成。
随后，可以在衬底100上形成覆盖所述源/漏区110、栅极堆叠200和侧墙250的层间介质层300，栅极堆叠200之间也被第一介质层300填充。层间介质层300可以通过化学气相沉积(Chemical vapor deposition，CVD)、高密度等离子体CVD、旋涂或其他合适的方法形成在衬底100上。层间介质层300的材料可以包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层300的厚度范围可以是40nm～150nm，如80nm、100nm或120nm。
在本实施例中，对该半导体器件上的层间介质层300和栅极堆叠200进行化学机械抛光(Chemical-mechanical polish，CMP)的平坦化处理，如图3所示，使得该栅极堆叠200的上表面与层间介质层300的上表面齐平，并露出所述栅极堆叠200的顶部和侧墙250。
上文所述的方法是通过前栅工艺形成本实用新型的栅极堆叠。根据本实用新型另一个实施例，还可以通过后栅工艺来形成本实用新型的栅极堆叠200。
例如，先形成伪栅。伪栅的形成方法包括：
首先在衬底上形成栅介质层，在本实施例中，所述栅介质层可以为氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2-10nm；而后，在所述栅介质层上通过沉积例如多晶硅、多晶SiGe、非晶硅，和/或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅，甚至金属形成伪栅极，其厚度可以为10-80nm；最后，在伪栅极上形成覆盖层，例如通过沉积氮化硅、氧化硅、氮氧化硅、 碳化硅及其组合形成，用以保护伪栅极的顶部区域。在另一个实施例中，伪栅堆叠也可以没有栅介质层，而是在后续的替代栅工艺中除去伪栅堆叠后形成栅介质层。
在形成源/漏区110后，将伪栅除去，并且在伪栅的位置处依次沉积第一高k介质层210、调节层220、第二高k介质层230、金属栅极240，形成栅极堆叠200。
可选的，可以进一步在本半导体结构上形成接触塞320。参考图4～图6。如图4所示，刻蚀层间介质层300形成使衬底之上的源/漏区110至少部分暴露的接触孔310。具体地，可以使用干法刻蚀、湿法刻蚀或其他合适的刻蚀方式刻蚀层间介质层300以形成接触孔310。接触孔310形成后，使衬底100中的源/漏区110暴露。由于栅极堆叠200被侧墙250所保护，因此即使在形成接触孔310时进行过刻蚀也不会导致栅极与源/漏极的短路。如果源/漏区110是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于栅极堆叠200底部，则接触孔310可以形成到源/漏区110内部与栅极堆叠200底部齐平的位置为止，这样当在接触孔310内填充接触金属以形成接触塞320时，该接触金属可以通过接触孔310的部分侧壁和底部与源/漏区110接触，从而进一步增加接触面积并降低接触电阻。
如图5所示，接触孔310的下部是暴露的源/漏区110，在该源/漏区110上沉积金属，进行退火处理后形成金属硅化物120。具体地，首先，通过接触孔310，采用离子注入、沉积非晶化物或者选择性生长的方式，对暴露的源/漏区110进行预非晶化处理，形成局部非晶硅区域；然后利用金属溅镀方式或化学气相沉积法，在该源/漏区110上形成均匀的金属层。优选地，该金属可以是镍。当然该金属也可以是其他可行的金属，例如Ti、Co或Cu等。随后对该半导体结构进行退火，在其他的实施例中可以采用其他的退火工艺，如快速热退火、尖峰退火等。根据本实用新型的实施例，通常采用瞬间退火工艺对器件进行退火，例如在大约1000℃以上的温度进行微秒级激光退火，使所述沉积的金属与该源/漏区110内形成的非晶化物发生反应形成金属硅化物120，最后可以选用化学刻蚀的方法除去未反应的沉积的所述金属。所述非 晶化物可以是非晶硅、非晶化硅锗或者非晶化硅碳中的一种。形成金属硅化物120的好处是可以减小接触塞320中的接触金属与源/漏区110之间的电阻率，进一步降低接触电阻。
值得注意的是，图5所示形成金属硅化物120的步骤是优选步骤，即也可以不形成金属硅化物120，直接在接触孔310中填充接触金属，形成接触塞320。
如图6所示，在接触孔310内通过沉积的方法填充接触金属形成接触塞320。该接触金属具有与所述衬底100中暴露的源/漏区110进行电连接的下部分(所述“电连接”指的是接触金属的下部分可能直接与衬底100中暴露的源/漏区110接触，也可能通过衬底100中暴露的源/漏区110上形成的金属硅化物120与衬底100中暴露的源/漏区110形成实质上的电连通)，该接触金属经过接触孔310贯穿所述层间介质层300并露出其顶部。
优选地，接触金属的材料为W。当然根据半导体的制造需要，接触金属的材料包括但不限于W、Al、TiAl合金中任一种或其组合。可选地，在填充接触金属之前，可以选择在接触孔310的内壁以及底部形成衬层(未在图中示出)，该衬层可以通过ALD、CVD、PVD等沉积工艺沉积在接触孔310的内壁以及底部，该衬层的材料可以是Ti、TiN、Ta、TaN、Ru或其组合，该衬层的厚度可以是5nm-20nm，如10nm或15nm。
随后按照常规半导体制造工艺的步骤完成该半导体器件的制造。
为了更清楚地理解根据上述半导体结构的制造方法所形成的半导体结构，下面结合图6进行说明。
请参考图6，图中半导体结构包括：衬底100；栅极堆叠200，形成于所述衬底100之上，所述栅极堆叠200依次包括与衬底100接触的第一高k介质层210、调节层220、第二高k介质层230和金属栅极240；侧墙250，形成于栅极堆叠200的侧壁上；源/漏区100，形成于栅极堆叠200的两侧；层间介质层300；接触塞320，贯穿所述层间介质层300。
在一个实施例中，源/漏区110可以是提升的源漏极结构，即，源/漏区110的顶部高于栅极堆叠200的底部，在这种情况下，接触孔310的底部与栅 极堆叠200底部齐平。
第一高k介质层210位于半导体衬底100上，例如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合，第一高k介质层210的厚度可以为1nm～3nm，如1.5nm或2nm。
在第一高k介质层210和第二高k介质层230之间存在调节层220。所述调节层220的材料包括但不限于Al、Al2O3、La2O3中的一种或其任意组合。其厚度小于0.5nm，例如0.4nm或0.3nm。所述调节层220可采用溅射工艺、原子层沉积工艺来形成。
第二高k介质层230位于所述调节层220之上。第二高k介质层230的材料例如包括但不限于HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfTaON、HfTiON中的一种或其任意组合。第二高k介质层230的厚度可以为2nm～3nm，如2.3nm或3nm。
第一高k介质层210与第二高k介质层230的厚度之和为3nm～6nm。优选的，第一高k介质层210与第二高k介质层230采用同种材料。
为了控制接触孔310在所述源/漏区110内的深度，在形成所述源/漏区110时可以预留蚀刻阻挡层，所述蚀刻阻挡层的材料与源/漏区110中其他部分不同，当通过刻蚀形成接触孔310时，接触孔310的深度停止于所述蚀刻阻挡层处。当源/漏区110采用提升源漏极结构时，所述蚀刻阻挡层的位置优选与栅极堆叠200的底部齐平。优选地，所述蚀刻阻挡层的材料为硅；源/漏区110中位于所述蚀刻阻挡层上方部分的材料为SiGe。
实施本实用新型提供的半导体结构的制造方法，将高k介质层一分为二，分成第一高k介质层210和第二高k介质层230，并将调节层220夹于其中，这样能够有效阻隔调节层220与金属栅极240的直接接触，避免调节层220与金属栅极240发生反应。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。
此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (5)
1.一种半导体结构，该半导体结构包括衬底(100)、栅极堆叠(200)，其特征在于：
所述栅极堆叠(200)形成在所述衬底(100)之上，依次包括：与衬底(100)接触的第一高k介质层(210)、调节层(220)、第二高k介质层(230)、金属栅极(240)；
其中，所述调节层(220)的材料包括Al、Al2O3、La2O3中的一种。
2.根据权利要求1所述的半导体结构，其特征在于，所述调节层(220)的厚度小于0.5nm。
3.根据权利要求1所述的半导体结构，其特征在于，所述第一高k介质层(210)与所述第二高k介质层(230)的厚度之和为3nm～6nm。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一高k介质层(210)的厚度范围为1nm～3nm。
5.根据权利要求2所述的半导体结构，其特征在于，所述第二高k介质层(230)的厚度范围为2nm～3nm。
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