CN202651088U - 一种半导体结构 - Google Patents

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Abstract

本实用新型提供一种半导体结构，该半导体结构包括衬底、源/漏区、栅堆叠结构、层间介质层、接触塞，其中：所述栅堆叠结构形成于所述衬底之上，包括栅介质层以及栅极；所述源/漏区形成于所述衬底之中，且位于所述栅堆叠结构两侧；所述层间介质层覆盖所述源/漏区；所述接触塞包括嵌于所述层间介质层中并与所述源/漏区电连接的第二导电材料，其中在所述层间介质层与所述源/漏区之间存在第一接触层以及在所述接触塞与所述源/漏区之间存在第二接触层；其中所述第一接触层包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合。利于降低接触电阻。

Description

一种半导体结构
技术领域
本实用新型涉及半导体制造技术，尤其涉及一种半导体结构。 
背景技术
金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛应用在数字电路和模拟电路中的晶体管。当MOSFET的栅介质层由高K介质材料构成时，可以有效地减小栅极漏电流，但是在最初形成高K栅介质层时，高K栅介质层的分子结构可能会稍有缺陷。为了修复该缺陷，需要在较高的温度(600℃-800℃)下对其进行退火。此外，对高K栅介质层进行退火还可以提高晶体管的可靠性。但是，晶体管中的金属硅化物层不能承受对高K介质层进行退火所需的高温，其中，金属硅化物层在高温下其结构会发生变化，从而导致金属硅化物层电阻率的增加，进而降低晶体管的性能。 
在现有技术美国专利申请US2007/0141798A1中提出一种可以对高K栅介质层进行退火但又不破坏金属硅化物层的方法，该方法步骤如下： 
在衬底上形成具有牺牲栅极的晶体管；在衬底上沉积第一层间介质层；移除所述牺牲栅极形成栅沟槽；在所述栅沟槽中沉积形成高K介电层；对所述高K介电层进行退火；在所述栅沟槽中沉积第一金属层；在所述第一层间介质层和所述晶体管上沉积第二层间介质层；刻蚀所述第一层间介质层和所述第二层间介质层至源极和漏极分别形成第一接触沟槽和第二接触沟槽；在所述第一接触沟槽和 所述第二接触沟槽中沉积第二金属层；对所述第二金属层进行退火，在所述源极和漏极形成金属硅化物层；以及沉积第三金属层填充所述第一接触沟槽和所述第二接触沟槽。 
由于在对高K介质层进行退火后形成接触层（如金属硅化物层），所以避免了金属硅化物层在高温下被破坏。 
但是，上述方法虽然能在对高K栅介质层进行退火时不破坏金属硅化物层，但是该方法的限制是只能在接触沟槽与源/漏区之间形成金属硅化物层，在源/漏区表面覆盖金属硅化物的区域面积有限，由此不能充分地降低该晶体管的源/漏区与金属硅化物层之间的接触电阻。因此，如何降低源/漏区与接触层（如金属硅化物层）之间的接触电阻，就成了亟待解决的问题。 
实用新型内容
本实用新型的目的是提供一种半导体结构及其制造方法，利于减小源/漏区与接触层（如金属硅化物层）之间的接触电阻。 
根据本实用新型的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤： 
a)提供衬底，并且在所述衬底上形成伪栅堆叠、附着于所述伪栅堆叠侧壁的侧墙、以及位于所述伪栅堆叠两侧的源/漏区，其中所述伪栅堆叠包括伪栅极； 
b）在所述源/漏区表面形成第一接触层； 
c）形成覆盖所述第一接触层的层间介质层； 
d）去除所述伪栅极或所述伪栅堆叠以形成开口，在所述开口内填充第一导电材料或者填充栅介质层和所述第一导电材料，以形成栅堆叠结构； 
e）在所述层间介质层中形成接触孔，所述接触孔暴露所述第一接触层或者所述第一接触层和所述源/漏区的部分区域； 
f）在所述部分区域表面形成第二接触层； 
g）在所述接触孔中填充第二导电材料，形成接触塞。 
本实用新型另一方面还提出一种半导体结构，该半导体结构包括衬底、源/漏区、栅堆叠结构、层间介质层、接触塞， 
所述栅堆叠结构形成于所述衬底之上，包括栅介质层以及栅极； 
所述源/漏区形成于所述衬底之中，且位于所述栅堆叠结构两侧； 
所述层间介质层覆盖所述源/漏区； 
所述接触塞包括嵌于所述层间介质层中并与所述源/漏区电连接的第二导电材料，其中： 
在所述层间介质层与所述源/漏区之间存在第一接触层；以及 
在所述接触塞与所述源/漏区之间存在第二接触层。 
与现有技术相比，本实用新型具有以下优点： 
1)在源/漏区表面形成第一接触层，以及在接触孔暴露的第一接触层或者第一接触层和源/漏区的部分区域表面形成第二接触层，可增加在源/漏区表面覆盖接触层的区域面积，利于减小源/漏区与接触层（如金属硅化物层）之间的接触电阻； 
2)所述第一接触层在形成所述栅堆叠结构时所需的退火温度下具有热稳定性，可在较高的退火温度（如850℃）下仍能保持较低的电阻，所以在后续工艺中可以采用高温处理，而不易降低半导体结构的性能； 
3)所述第一接触层的形成，利于减少管状缺陷(piping defect)的产生，进而利于减少半导体结构的短路。 
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显： 
图1为根据本实用新型的半导体结构制造方法的流程图； 
图2至图14为根据本实用新型的一个优选实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图。 
图15为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下 的电阻；以及 
图16为沉积不同厚度的NiPt层所形成的镍铂-硅化物在不同温度下的电阻。 
附图中相同或相似的附图标记代表相同或相似的部件。 
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。 
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。 
下面，将结合图2至图14对图1中形成半导体结构的方法进行具体地描述。 
参考图1和图2，在步骤S101中，提供衬底100，并且在衬底100上形成伪栅堆叠、在所述伪栅堆叠侧壁形成侧墙240、以及位于所述伪栅堆叠两侧的源/漏区110，其中所述伪栅堆叠包括第一栅介质层210、伪栅极220和覆盖层230。 
在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导 体，例如锗。或者，衬底100可以包括化合物半导体（如Ⅲ-Ⅴ族材料），例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。 
特别地，可以在衬底100中形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的场效应晶体管器件。 
在形成伪栅堆叠时，首先在衬底100上形成第一栅介质层210，在本实施例中，所述第一栅介质层210的材料可以是氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2-10nm；而后，在所述第一栅介质层210上通过沉积例如Poly-Si、Poly-SiGe、非晶硅，和/或，掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅、碳化硅，甚至金属形成伪栅极220，其厚度可以为10-80nm；最后，在伪栅极220上形成覆盖层230，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成，用以保护伪栅极220的顶部区域，防止伪栅极220的顶部区域在后续形成接触层的工艺中与沉积的金属层发生反应。通过构图，刻蚀上述沉积的多层结构后，形成伪栅堆叠。在另一个实施例中，伪栅堆叠也可以没有第一栅介质层210，而是在后续的替代栅工艺中除去伪栅堆叠后形成栅介质层。 
形成所述伪栅堆叠后，在所述伪栅堆叠的侧壁上形成侧墙240，用于将栅极隔开。侧墙240可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙240可以具有多层结构，且对于相邻的两层，其材料可以不同。侧墙240可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。 
源/漏区110位于伪栅堆叠两侧，可以通过向衬底100中注入P型或N型掺杂物或杂质而形成，例如，对于PMOS来说，源/漏区110可以是P型掺杂的SiGe；对于NMOS来说，源/漏区110可以是N 型掺杂的Si。源/漏区110可以由包括光刻、离子注入、扩散和/或其他合适工艺的方法形成，利用通常的半导体加工工艺和步骤，对所述半导体结构进行退火，以激活源/漏区110中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。在本实施例中，源/漏区110在衬底100内部，在其他一些实施例中，源/漏区110可以是通过选择性外延生长所形成的提升的源漏极结构，其外延部分的顶部高于伪栅堆叠底部(本说明书中所指的伪栅堆叠底部意指伪栅堆叠与衬底100的交界线)。 
参考图1、图3和图4，在步骤S 102中，在所述源/漏区110上表面形成第一接触层111，其中，对于含硅衬底来说是形成金属硅化物层。在下文中以含硅衬底为例进行描述，将接触层称为金属硅化物层。具体地，如图3所示，沉积一层薄的第一金属层250均匀覆盖所述衬底100、伪栅堆叠以及侧墙240，退火后，由于第一金属层250与衬底上的硅发生反应，如图4所示，在所述源/漏区110上表面形成所述第一接触层111。通过选择沉积的第一金属层250的厚度和材料，可以使得所形成的所述第一接触层111在较高温度（如850℃）下，仍具有热稳定性，能保持较低的电阻率，利于减少在后续的半导体结构制造过程中高温退火所导致的第一接触层111电阻率的降低。其中，所述第一金属层250的材料可以包括Co、Ni、NiPt中的一种或者任意组合。 
由于Co与Si发生反应形成的CoSi2接触层较厚时仍然具有高温稳定性，因此如果所述第一金属层250选用的材料为Co，则由Co所形成的第一金属层250的厚度可以小于7nm。 
参考图15，图15为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻，其横坐标表示执行快速热处理工艺(rapid thermal processing，RTP)的温度，纵坐标表示镍-硅化物的电阻率，不同的曲线表示形成镍-硅化物时所沉积的不同厚度的Ni层。从图15可以看出，当快速热处理工艺的温度达到700℃以上时，沉积金属Ni层的 厚度为2-3nm所形成的镍-硅化物的电阻率相对较低。则如果所述第一金属层250的材料选用Ni时，则由Ni所形成的第一金属层250的厚度小于4nm，优选为2-3nm，这时形成所述第一接触层111的厚度大概是所述第一金属层的2倍，例如，当沉积Ni层的厚度为4nm时，形成的NiSi的厚度大概为8nm。 
参考图16，图16为沉积不同厚度的NiPt层所形成的镍铂-硅化物在不同温度下的电阻，图16由上、中、下三个图构成，其横坐标都表示执行快速热处理工艺的温度，纵坐标表示镍铂-硅化物的电阻，上图中的不同曲线表示所述第一金属层250为NiPt、且Ni的含量为86%、Pt的含量为14%的时候，不同厚度的NiPt层所形成的镍铂-硅化物的电阻率；中图中的不同曲线表示所述第一金属层250为NiPt、且Ni的含量为92%、Pt的含量为8%的时候，不同厚度的NiPt层所形成的镍铂-硅化物的电阻率；下图中的不同曲线表示所述第一金属层250为NiPt、且Ni的含量为96%、Pt的含量为4%的时候，不同厚度的NiPt层所形成的镍铂-硅化物的电阻率。从图16中可以看出，当快速热处理工艺的温度达到700℃以上时，沉积的NiPt层中Pt含量为4%、且NiPt层厚度为2nm的情况下，所形成的镍铂-硅化物的电阻相对较低。因此，如果所述第一金属层250的材料选用NiPt时，则由NiPt所形成的第一金属层250的厚度小于3nm，优选地，NiPt中Pt的含量小于5%。 
经研究表明，选用Co、Ni或NiPt中的一种或其组合沉积第一金属层250后，对该半导体结构进行退火，退火后在源/漏区110上形成第一接触层111，所述第一接触层111包括CoSi2、NiSi或者Ni(Pt)Si2-y（其中，0＜y＜1）中的一种或其组合，其厚度小于15nm时，优选小于6nm，所获得的第一接触层111具有高温稳定性，可以承受高达850℃的高温热退火，即，所获得的第一接触层111在去除伪栅堆叠并形成栅堆叠时所需的退火温度（如700℃-800℃）下是热稳定的。最后通过选择性刻蚀的方式去除未参加反应形成第一接 触层111的第一金属层250。 
需强调的是，此时，在形成第一接触层111之前，还可以去除至少部分所述侧墙240；尤其在所述第一接触层111为在形成所述栅堆叠结构时所需的退火温度下热稳定的金属硅化物层时，由于所述第一接触层111将进一步扩展至原本承载所述侧墙240的源漏延展区（即LDD，轻掺杂漏区；本文件内，也视为源/漏区110的一部分），进一步扩大了源/漏区110与第一接触层111之间的接触面积，利于进一步减小接触电阻。 
需说明的是，在去除全部侧墙240时，伪栅极220优选为除金属之外的材料，以利于分离形成第一接触层111的第一金属与伪栅极，尽可能地保持栅极尺寸。 
参考图1和图5，在步骤S103中，在所述衬底100上沉积层间介质层300。所述层间介质层300可以通过化学气相沉淀(CVD)、高密度等离子体CVD、旋涂和/或其他合适的工艺等方法形成。所述层间介质层300的材料可以包括氧化硅(USG)、掺杂的氧化硅(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃)、低k电介质材料(如黑钻石、coral等)中的一种或其组合。所述层间介质层300的厚度范围可以是40nm-150nm，如80nm、100nm或120nm，且可以具有多层结构（相邻两层间，材料可以不同）。 
参考图1、图6至图10，在步骤S104中，去除所述伪栅极220以形成开口260，在所述开口260内填充第一导电材料，优选为金属材料，形成栅堆叠结构。 
在本实施例中，执行替代栅工艺。首先，参考图6，对层间介质层300和伪栅堆叠进行平坦化处理以暴露伪栅极220的上表面，例如，可以通过化学机械抛光(CMP)的方法去除层间介质层300，并使伪栅极220和层间介质层300的上表面齐平(本文件内，术语“齐平”意指两者之间的高度差在工艺误差允许的范围内)。 
接着，一并去除伪栅极220和第一栅介质层210，暴露栅衬底 100以形成开口260，参考图7(b)。可以使用湿法刻蚀和/或干法刻蚀的方式去除伪栅极220和第一栅介质层210。湿法刻蚀工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六氟化硫(SF6)、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦、甲烷（及氯代甲烷）、乙炔、乙烯等碳的氢化物及其组合，和/或其他合适的材料。 
沉积栅介质层270，覆盖开口260的底部以及侧墙240的内壁，参考图8。所述栅介质层270的材料可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2nm-10nm，如5nm或8nm。所述栅介质层270可以通过CVD或者原子层沉积(ALD)的工艺来形成。所述栅介质层270还可以具有多层结构，包括具有上述材料的两个以上的层。 
形成所述栅介质层270后，进一步进行退火，以提高半导体结构的性能，退火的温度范围为600℃至800℃。由于所述第一接触层111在高达850℃时仍具有热稳定性，所以对所述栅介质层270进行退火不易导致所述第一接触层111电阻率的升高、不易降低该半导体结构的性能。 
退火后，在所述栅介质层270上通过沉积第一导电材料的方式形成金属栅极280，参考图9。对于NMOS，所述第一导电材料可以是TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合，对于PMOS，所述第一导电材料可以是MoNx,TiSiN,TiCN,TaAlC,TiAlN,TaN,PtSix,Ni3Si,Pt,Ru,Ir,Mo,HfRu,RuOx；其厚度可以为10nm-80nm，如30nm或50nm。其中，金属栅极280也可以具有多层结构，包括具有上述材料的两个以上的层。 
在其他实施例中，当所述第一栅介质层210的材料为高K介质时，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、 La2O3、ZrO2、LaAlO中的一种或其组合，也可以只去除所述伪栅极220以形成开口260，参考图7(a)。接着，对所述第一栅介质层210进行高温退火，以修整在形成第一导电材料之前已形成的结构，然后再形成金属栅极280，其中，高温退火与形成金属栅极的工艺与上述形成所述栅介质层270后所执行的工艺相同，在此不再赘述。 
最后，执行CMP平坦化处理，使所述金属栅极280与层间介质层300的上表面齐平，形成栅堆叠结构，参考图10。 
参考图1和图12，在步骤S 105中，在所述源/漏区110之上形成接触孔310。在本实施例中，刻蚀层间介质层300直至暴露源/漏区110，形成接触孔310，其中，第一接触层111可以作为刻蚀阻挡层，控制接触孔310的刻蚀深度。 
刻蚀之前先在层间介质层300和金属栅极280上覆盖一层光刻胶层，对所述光刻胶层进行曝光构图，形成小孔，对应要形成接触孔310的位置。在本实施例中，使用光刻法对层间介质层300进行刻蚀并停止于作为刻蚀阻挡层的第一接触层111上，以形成接触孔310。光刻胶层的材料可以是烯类单体材料、含有叠氮醌类化合物的材料或聚乙烯月桂酸酯材料，当然也可以根据具体的制造需要选择合适的材料。在其他实施例中，可以使用其他的刻蚀方式，例如，干法刻蚀或者湿法刻蚀，形成接触孔310。刻蚀后形成的接触孔310可以具有上大下小的锥形结构。 
在其他实施例中，无论是对于非提升的源/漏区或者提升的源/漏区，当刻蚀停止于作为刻蚀阻挡层的第一接触层111时，可以更换其他刻蚀溶液对源/漏区继续进行刻蚀，直至接触孔310的底部进入所述源/漏区的内部，从而进一步增大了源/漏区与第二接触层之间的接触面积，减小了源/漏区与金属硅化物层之间的接触电阻。 
可选地，在形成接触孔310之前，在层间介质层300和金属栅极280上沉积顶层400，参考图11。所述顶层400的材料可以是SiN、氧化物及其化合物，通过CVD、高密度等离子体CVD、旋涂或其他合适 的方法形成在层间介质层300和金属栅极280之上。在该半导体结构形成的后续过程中，顶层400可以用来保护金属栅极280不受到破坏。此时，所述顶层材料与所述层间介质层材料需不同。例如，在后续工序中，向接触孔310内沉积第二金属层形成第二接触层后，通过选择性刻蚀去除未反应的第二金属层时，顶层400可以有效地防止金属栅极280被刻蚀。 
形成接触孔310后，去除未反应的光刻胶层。 
参考图1和图13，在步骤S106中，在所述接触孔暴露出来的所述源/漏区表面上形成第二接触层。可以通过金属溅镀方式或化学气相沉积法，在接触孔310的底部形成第二金属层。在本实施例中，所述第二金属层的材料可以是Ni或者NiPt，其厚度范围可以为10nm-25nm，与硅发生反应后所形成的所述第二接触层112为是NiSi或者Ni(Pt)Si2-y。在其他实施例中，可以采用其他可行的金属作为第二金属层。然后，对该半导体结构进行退火，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成，使沉积的第二金属层与源/漏区110相接触的部分形成第二接触层112。由于所形成的第二金属硅化物不需要经受对高K栅介质层的高温处理，因此所述第二接触层不需要具有高温热稳定性，可以形成比第一接触层更厚的第二接触层，以进一步降低接触电阻，例如所形成的第二接触层的厚度的范围优选为15nm-35nm。接着，通过选择性刻蚀的方式去除未参加反应形成第二接触层112的第二金属层。 
在其他实施例中，对于刻蚀层间介质层300以及源/漏区110，以暴露所述源/漏区110中部分区域而形成的到达源/漏区110内部的接触孔310，沉积后的第二金属层所形成的第二接触层，覆盖所述接触孔310的底部、以及由所述源/漏区110暴露部分所形成的接触孔310的部分侧壁。其中，所述第二金属层的成分与厚度与前述实施例中相同，在此不再赘述。 
参考图1和图14，最后，执行步骤S107，在所述接触孔310中 填充第二导电材料，优选为接触金属，形成接触塞320。所述接触金属可以是W、TiAl、Al等金属或合金。可选地，在向所述接触孔310中填充接触金属之前，可以通过ALD、CVD、PVD等沉积工艺先在接触孔310整个内壁和底部沉积一层衬层(未示出)，所述衬层的材料可以是Ti、TiN、Ta、TaN或其组合，其厚度的范围是5nm-20nm，如10nm或15nm。填充接触金属后，对所述接触金属进行CMP平坦化处理，使接触金属的上表面与层间介质层300的上表面齐平。 
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。 
在上述步骤完成后，在所述半导体结构中，形成了两层金属硅化物，分别为位于层间介质层300与源/漏区110之间的第一接触层111，以及位于接触塞320与源/漏区110之间的第二接触层112。与现有技术相比，由于增加了接触层（如第一接触层111），从而进一步降低了源/漏区与金属硅化物层之间的接触电阻；除此之外，通过沉积薄的第一金属层250而形成的所述第一接触层111，在高达850℃的时候仍具有热稳定性，从而避免了在形成所述第一接触层111后，对由高K介质构成的第一栅介质层210或者栅介质层270进行退火时，由于高温所导致的所述第一接触层111电阻率的增加。由于第一接触层111与第二接触层112的结合扩大了接触塞与源漏区的接触面积，所以本实用新型提供的半导体的制造方法，可以有效地减小源/漏区与接触塞之间的接触电阻，利于提高半导体结构的性能。另外，第一接触层111的形成，还可以减少管状缺陷，有效地减少半导体结构短路。 
为了更清楚地理解根据上述半导体结构的制造方法所形成的半导体结构，下面根据图14对所述半导体结构进行说明。 
参考图14，图14为完成图1中所示的步骤后最终形成的半导体结构的剖面图。在本实施例中，所述半导体结构包括：衬底100、源/漏区110、栅堆叠结构、层间介质层300以及接触塞320。其中，所 述源/漏区110形成于所述衬底100之中；所述栅堆叠结构形成于所述衬底100之上，位于源/漏区110之间，所述栅堆叠结构包括栅介质层270以及金属栅极280，所述金属栅极280位于所述栅介质层270之上；所述层间介质层300覆盖所述源/漏区110；所述接触塞320包括填充于贯穿所述层间介质层300并与源/漏区110电连接的接触孔310(参考图13)内的接触金属（即第二导电材料）。在所述层间介质层300与所述源/漏区110之间存在第一接触层111，以及在所述接触塞底部和侧壁与所述源/漏区110之间存在第二接触层112。 
所述第一接触层111包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，其厚度可以小于15nm，优选小于6nm；所述第二接触层112包括NiSi或者Ni(Pt)Si2-y中的一种，其厚度的范围可以在15nm-35nm之间，所述第二接触层112的厚度大于所述第一接触层111的厚度。 
在另一个实施例中，源/漏区110可以是提升的源漏极结构，即，源/漏区110的顶部高于栅堆叠的底部。 
在又一个实施例中，无论对于非提升的源/漏区以及提升的源/漏区，接触塞320的底部均可延伸至源/漏区内，从而进一步增大源/漏区与第二接触层112的接触面积，减小源/漏区与金属硅化物层之间的接触电阻。 
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。 
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。 
此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实 用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (7)

1.一种半导体结构，该半导体结构包括衬底(100)、源/漏区(110)、栅堆叠结构、层间介质层(300)、接触塞(320)，其特征在于：
所述栅堆叠结构形成于所述衬底(100)之上，包括栅介质层(270)以及栅极(280)；
所述源/漏区(110)形成于所述衬底(100)之中，且位于所述栅堆叠结构两侧；
所述层间介质层(300)覆盖所述源/漏区(110)；
所述接触塞(320)包括嵌于所述层间介质层(300)中并与所述源/漏区(110)电连接的第二导电材料，其特征在于：
在所述层间介质层(300)与所述源/漏区(110)之间存在第一接触层(111)；以及
在所述接触塞(320)与所述源/漏区(110)之间存在第二接触层(112)；
其中：所述第一接触层(111)包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种。
2.根据权利要求1所述的半导体结构，其特征在于：
所述第二接触层(112)包括NiSi或者Ni(Pt)Si2-y中的一种。
3.根据权利要求1所述的半导体结构，其特征在于：
所述第一接触层(111)的厚度小于15nm。
4.根据权利要求1所述的半导体结构，其特征在于：
所述第一接触层(111)的厚度小于6nm。
5.根据权利要求1所述的半导体结构，其特征在于：
所述第二接触层(112)的厚度大于所述第一接触层(111)的厚度。
6.根据权利要求1或5所述的半导体结构，其特征在于：
所述第二接触层(112)的厚度在15nm至35nm的范围内。
7.根据权利要求1所述的半导体结构，其特征在于：
所述接触塞(320)延伸至所述源/漏区(110)内部。 
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487014A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235244A1 (en) * 2011-03-18 2012-09-20 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor Structure and Method for Manufacturing the Same
CN102842503B (zh) * 2011-06-20 2015-04-01 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
KR101952119B1 (ko) * 2012-05-24 2019-02-28 삼성전자 주식회사 메탈 실리사이드를 포함하는 반도체 장치 및 이의 제조 방법
CN103515293B (zh) * 2012-06-25 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种用于形成接触孔的方法
CN103545207B (zh) * 2012-07-11 2017-07-11 中国科学院微电子研究所 半导体器件制造方法
US20140048888A1 (en) * 2012-08-17 2014-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained Structure of a Semiconductor Device
US20140073106A1 (en) 2012-09-12 2014-03-13 International Business Machines Corporation Lateral bipolar transistor and cmos hybrid technology
CN103050438B (zh) * 2012-12-18 2016-08-03 深圳深爱半导体股份有限公司 接触孔的刻蚀方法
US20140306290A1 (en) * 2013-04-11 2014-10-16 International Business Machines Corporation Dual Silicide Process Compatible with Replacement-Metal-Gate
CN104217992B (zh) * 2013-06-05 2017-03-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN104347418B (zh) * 2013-08-05 2019-11-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN104821277B (zh) * 2014-01-30 2018-11-16 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
US10032876B2 (en) 2014-03-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Contact silicide having a non-angular profile
US20150372100A1 (en) * 2014-06-19 2015-12-24 GlobalFoundries, Inc. Integrated circuits having improved contacts and methods for fabricating same
CN105336600B (zh) * 2014-08-14 2019-04-19 中国科学院微电子研究所 形成金属硅化物的方法及其湿法腐蚀混合液配方
KR102254031B1 (ko) 2014-10-10 2021-05-20 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9496394B2 (en) 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9484431B1 (en) * 2015-07-29 2016-11-01 International Business Machines Corporation Pure boron for silicide contact
US11049939B2 (en) * 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
CN108028277B (zh) * 2015-09-25 2021-12-21 英特尔公司 具有增大的接触面积的半导体器件接触
US20170194454A1 (en) * 2016-01-06 2017-07-06 International Business Machines Corporation NiPt AND Ti INTERSECTING SILICIDE PROCESS AND STRUCTURE
US20180145096A1 (en) * 2016-11-23 2018-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US10510851B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact method and structure
US10256143B2 (en) * 2016-12-14 2019-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Replacement contacts
CN108573923B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109390235B (zh) * 2017-08-02 2021-11-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110534433B (zh) * 2018-05-25 2023-09-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110600369A (zh) * 2019-08-09 2019-12-20 长江存储科技有限责任公司 半导体器件的制备方法及半导体器件
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000223568A (ja) * 1999-02-02 2000-08-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003100659A (ja) * 2001-09-27 2003-04-04 Mitsubishi Electric Corp 半導体装置及びその製造方法
JPWO2004097943A1 (ja) * 2003-04-28 2006-07-13 松下電器産業株式会社 半導体装置とその製造方法
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
DE102006040764B4 (de) * 2006-08-31 2010-11-11 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben
JP5070969B2 (ja) * 2007-07-20 2012-11-14 ソニー株式会社 半導体装置の製造方法
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487014A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法
CN102487014B (zh) * 2010-12-03 2014-03-05 中国科学院微电子研究所 一种半导体结构及其制造方法

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