CN202721108U - 一种半导体结构 - Google Patents

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Abstract

本实用新型提供了一种半导体结构，包括，位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极侧侧墙以及漏极侧侧墙，其中：所述源极侧侧墙和漏极侧侧墙位于所述栅堆叠或伪栅堆叠的侧壁，其特征在于：对于每个所述栅堆叠或伪栅堆叠，所述源极侧侧墙的厚度小于所述漏极侧侧墙的厚度；在所述源极侧侧墙和漏极侧侧墙以及所述栅堆叠或伪栅堆叠暴露的有源区的上表面存在接触层，所述接触层为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且所述接触层的厚度小于10nm。利于降低源极延伸区的接触电阻，同时还可以降低栅极和漏极延伸区之间的寄生电容。

Description

一种半导体结构
本申请要求了2011年3月18日提交的、申请号为201110066929.0、发明名称为“一种半导体结构及其制造方法”的中国专利申请的优选权，其全部内容通过引用结合在本申请中。 
技术领域
本实用新型涉及半导体制造技术，尤其涉及一种半导体结构。 
背景技术
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)是一种可以广泛应用在数字电路和模拟电路中的晶体管。随着半导体结构尺寸的不断减小，栅极下方的沟道长度也随之相应减小，从而导致短沟道效应的出现。减小短沟道效应的常用手段是形成深度较浅的源极延伸区以及漏极延伸区。 
为了提高半导体结构的性能，不但要降低源极和漏极的接触电阻，还需要降低源极延伸区以及漏极延伸区的接触电阻，以及降低源极延伸区以及漏极延伸区和栅极之间的寄生电容。其中，源极延伸区的接触电阻相对于漏极延伸区的接触电阻来说，其大小对半导体结构性能的影响比较显著；而由于密勒效应(Miller Effect)，漏极延伸区和栅极之间寄生电容相对于源极延伸区和栅极之间寄生电容来说，其大小对半导体结构性能的影响比较显著。也就是说，在降低源极延伸区以及漏极延伸区的接触电阻的时候，希望可以更多地降低源极延伸区的接触电阻；而在降低源极延伸区以及漏极延伸区和栅极之间的寄生电容的时候，希望可以更多地降低漏极延伸区和栅极之间的寄生电容。 
因此，如何在降低半导体结构中源极延伸区的接触电阻与降低栅极与漏极延伸区之间的寄生电容之间取得平衡，是一个亟待解决的问题。 
实用新型内容
本实用新型的目的是提供一种半导体结构及其制造方法，利于在降低半导体结构中源极延伸区的接触电阻与降低栅极与漏极延伸区之间的寄生电容之间取得平衡。 
根据本实用新型的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤： 
提供衬底，在所述衬底上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区和漏极延伸区，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极； 
去除源极侧侧墙的至少一部分，使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度； 
在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层。 
根据在所述源极以及所述源极延伸区的暴露区域形成第一接触层，以及在至少部分所述漏极形成与所述第一接触层不对称的第二接触层。 
本实用新型另一方面，还提供一种半导体结构，该半导体结构包括， 
位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极侧侧墙以及漏极侧侧墙，所述源极侧侧墙和漏极侧侧墙位于所述栅堆叠或伪栅堆叠的侧壁，其中， 
对于每个所述栅堆叠或伪栅堆叠，所述源极侧侧墙的厚度小于所述漏极侧侧墙的厚度； 
在所述源极侧侧墙和漏极侧侧墙以及所述栅堆叠或伪栅堆叠暴露的有源区的上表面存在接触层。 
根据本实用新型的又一个方面，还提供一种半导体结构的制造方法，该方法包括以下步骤： 
提供衬底，在所述衬底上形成有源区，在所述有源区上形成栅堆叠或 伪栅堆叠，在所述栅堆叠或伪栅堆叠两侧形成源极延伸区以及漏极延伸区，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，以及在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极和漏极； 
在所述源极侧的有源区的上表面形成第一接触层； 
形成层间介质层，以覆盖所述衬底； 
刻蚀所述层间介质层以形成接触孔，所述接触孔至少暴露漏极侧的部分有源区； 
在所述部分有源区上形成所述第二接触层。 
根据本实用新型又一个方面，还提供一种半导体结构，该半导体结构包括栅堆叠、源极、漏极和接触塞，所述栅堆叠位于有源区上，所述源极和漏极分别位于所述栅堆叠两侧的所述有源区中，所述接触塞接于所述栅堆叠外的所述有源区中，其中： 
在源极侧的所述有源区的上表面存在第一接触层；以及 
至少在漏极侧的所述有源区与所述接触塞之间存在第二接触层。 
与现有技术相比，本实用新型具有以下优点： 
通过去除源极侧侧墙的至少一部分，使所述源极侧侧墙的厚度小于漏极侧侧墙的厚度，再在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成接触层，可使源极侧的接触层比漏极侧的接触层更接近所述栅堆叠，与具有相同源极侧侧墙的厚度的半导体结构相比，漏极侧的接触层与所述栅堆叠之间距离更远，利于减小漏极延伸区和栅极之间的寄生电容；与具有相同漏极侧侧墙的厚度的半导体结构相比，源极侧的接触层与所述栅堆叠之间距离更近，利于减小源极延伸区的接触电阻； 
通过在源极侧的有源区的上表面形成第一接触层，继而在形成层间介质层后，刻蚀所述层间介质层以形成接触孔(在所述接触孔中填充导电金属后形成接触塞)，所述接触孔至少暴露漏极侧的部分有源区，再在所述部分有源区上形成所述第二接触层，可在源极侧侧墙和漏极侧侧墙厚度相同的前提下，使第一接触层可能比第二接触层更接近所述栅堆叠，继而，可能使第二接触层与所述栅堆叠之间距离更远，利于减小漏极延伸区和栅极之间的寄生电容； 
进一步地，通过对称地去除所述侧墙的至少一部分，可使第一接触层与所述栅堆叠之间距离更近，利于减小接触电阻。 
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本实用新型的其它特征、目的和优点将会变得更明显： 
图1为根据本实用新型的一个实施例的半导体结构制造方法的流程图； 
图2(a)至图2(k)为根据本实用新型一个实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图； 
图3为根据本实用新型的另一个实施例的半导体结构制造方法的流程图； 
图3(a)至图3(j)为根据本实用新型的另一个实施例按照图3所示流程制造半导体结构的部分阶段的剖面示意图； 
图4(a)为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻；以及 
图4(b)为沉积不同厚度和成分的NiPt层所形成的镍铂-硅化物在不同温度下的电阻。 
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制。 
下文的公开提供了许多不同的实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供了各种特定的工艺和材料的例子，但是本领域技术人员可以 意识到其他工艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本实用新型省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本实用新型。 
如上文所述，在常规形成接触层以降低接触电阻的工艺中，源漏区上方对称地形成接触层。由于接触层越靠近栅极则接触电阻越小同时寄生电容增加，因此接触电阻的减小与寄生电容的减小是相互对立的。为了减小密勒效应的影响，需要对源漏区上的接触层进行特殊的设计和考虑。 
根据本实用新型的一个方面，提供了一种半导体结构的制造方法，如图1所示。下面，将结合图2(a)至图2(k)通过本实用新型的一个实施例对图1中形成半导体结构的方法进行具体地描述。 
请注意，本实用新型的方法可以用于前栅工艺和后栅工艺，在前栅工艺中首先形成栅堆叠，在后栅工艺中先形成伪栅堆叠然后进行替代栅处理，形成栅堆叠。下文中提到伪栅堆叠的情况为后栅工艺中实现本实用新型的方法。 
参考图1、图2(a)至图2(d)，在步骤S101中，提供衬底100，在所述衬底100上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，并在所述栅堆叠或伪栅堆叠两侧形成源极延伸区110a和漏极延伸区110b，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，并在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极111a和漏极111b； 
在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体(如III-V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。 
在衬底100中可以形成隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的场效应晶体管器件。 
在形成栅堆叠或伪栅堆叠之前，在衬底100上形成有源区(未在图中标示)，所述有源区为经过掺杂形成的用于制作半导体结构的衬底区域。 
参考图2(a)，在形成栅堆叠或伪栅堆叠时，首先在有源区上形成栅介质层210，在本实施例中，所述栅介质层210可以为氧化硅、氮化硅及其组合形成，在其他实施例中，也可以是高K介质，例如，HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，其厚度可以为2nm-10nm；而后，在所述栅介质层210上通过沉积例如多晶硅、多晶SiGe、非晶硅，和/或，金属形成栅极或伪栅极220，其中，所述伪栅极220也可为掺杂或未掺杂的氧化硅及氮化硅、氮氧化硅和/或碳化硅，其厚度可以为10nm-80nm；最后，在栅极或伪栅极220上形成覆盖层230，例如通过沉积氮化硅、氧化硅、氮氧化硅、碳化硅及其组合形成，用以保护栅极或伪栅极220的顶部区域，防止栅极或伪栅极220的顶部区域在后续形成金属硅化物层的工艺中与沉积的金属层发生反应。根据另一个实施例，在后栅工艺中，伪栅堆叠也可以没有栅介质层210，而是在后续的替代栅工艺中除去伪栅堆叠后形成栅介质层。 
参考图2(b)，在形成栅堆叠或伪栅堆叠之后，首先通过低能注入的方式在衬底100中形成较浅的源极延伸区110a和漏极延伸区110b。可以向衬底100中注入P型或N型掺杂物或杂质，例如，对于PMOS来说，源极延伸区110a和漏极延伸区110b可以是P型掺杂的SiGe；对于NMOS来说，源极延伸区110a和漏极延伸区110b可以是N型掺杂的Si。然后对所述半导体结构进行退火，以激活源极延伸区110a和漏极延伸区110b中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。由于源极延伸区110a和漏极延伸区110b的厚度较浅，可以有效地抑制短沟道效应。可选地，源极延伸区110a和漏极延伸区110b也可以后于源极111a和漏极111b形成。 
请参考图2(c)，接着，在所述栅堆叠或伪栅堆叠的侧壁上形成侧墙，所述侧墙包括源极侧侧墙240a和漏极侧侧墙240b，用于将栅堆叠或伪栅堆叠隔开。所述源极侧侧墙240a和漏极侧侧墙240b可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。所述源极侧侧墙240a和漏极侧侧墙240b可以具有多层结构(相邻层之间材料可不同)。所述源极侧侧墙240a和漏极侧侧墙240b可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。 
参考图2(d)，随后，以所述源极侧侧墙240a和漏极侧侧墙240b为掩膜，向衬底100中注入P型或N型掺杂物或杂质，进而在所述栅堆叠或伪栅堆叠两侧形成源极111a和漏极111b，例如，对于PMOS来说，源极111a和漏极111b可以是P型掺杂的SiGe；对于NMOS来说，源极111a和漏极111b可以是N型掺杂的Si。形成源极111a和漏极111b所注入的能量要大于形成源极延伸区110a和漏极延伸区110b所注入的能量，从而形成的所述源极111a和漏极111b的厚度大于所述源极延伸区110a和漏极延伸区110b的厚度，并与所述源极延伸区110a和漏极延伸区110b呈梯状轮廓。然后对所述半导体结构进行退火，以激活源极111a和漏极111b中的掺杂，退火可以采用包括快速退火、尖峰退火等其他合适的方法形成。在其他实施例中，也可在形成侧墙后，以所述侧墙和覆盖层230为掩膜，在所述有源区中先形成凹槽，再在所述凹槽中填充半导体材料(如SiGe或Si等)，以形成源漏区。 
参考图1、图2(e)至图2(i)，在步骤S102中，去除所述源极侧侧墙240a的至少一部分，使所述源极侧侧墙240a的厚度小于所述漏极侧侧墙240b的厚度； 
参考图2(e)，通过在所述源极111a一侧倾斜地射入第一离子束(如箭头500所标示)，对所述源极侧侧墙240a和所述漏极侧侧墙240b进行反应离子束刻蚀。由于离子束是从靠近所述源极111a的位置射入的，且射入方向存在一定的角度(所述第一离子束与所述衬底的法线之间沿顺时针方向的夹角大于零且小于或等于90°)，所以射入的离子束对所述源极侧侧墙240a和所述漏极侧侧墙240b的刻蚀程度不同，以致刻蚀后的所述源极侧侧墙240a的厚度小于所述漏极侧侧墙240b的厚度，请参考图2(f)。其中，刻蚀后所述源极侧侧墙240a和所述漏极侧侧墙240b的厚度，可以通过控制离子束射入的角度、离子束能量的大小以及刻蚀时间的长短等因素决定。反应离子刻蚀结束后，部分所述源极侧侧墙240a以及部分所述漏极侧侧墙240b被刻蚀掉，从而相应暴露部分源极延伸区110a以及部分漏极延伸区110b，由于刻蚀后所述源极侧侧墙240a的厚度小于所述漏极侧侧墙240b的厚度，所以所述源极延伸区110a的暴露区域大于所述漏极延伸区110b的暴露区域。 
优选地，在对所述源极侧侧墙240a和所述漏极侧侧墙240b进行反应 离子束刻蚀之前，可以先在所述源极111a一侧倾斜地对所述源极侧侧墙240a和漏极侧侧墙240b射入第二离子束(所述第二离子束与所述衬底的法线之间沿顺时针方向的夹角大于零且小于或等于90°)，注入离子与所述侧墙材料的构成元素可同族，例如在侧墙材料为SiN时，注入离子可为Ge离子，使所述源极侧侧墙240a和漏极侧侧墙240b受到一定的损伤。受损后的所述源极侧侧墙240a和漏极侧侧墙240b，在后续反应离子束刻蚀的步骤中，更容易被刻蚀。 
优选地，可以仅对源极111a一侧的源极侧侧墙240a进行刻蚀，以暴露部分或者全部源极延伸区110a。具体地，如图2(g)所示，首先在漏极111b一侧形成保护层330，所述保护层330可为硬掩膜层，以覆盖所述漏极111b以及所述漏极侧侧墙240b；然后，如图2(h)和图2(i)所示，通过例如湿法刻蚀和/或干法刻蚀的工艺去除部分或者全部所述源极侧侧墙240a(此时，优选地，所述覆盖层230材料与所述侧墙材料不同，以在去除所述源极侧侧墙240a时，对所述覆盖层230损伤尽量小)，暴露在所述源极侧侧墙240a下的部分或者全部源极延伸区110a。其中，湿法刻蚀工艺包括四甲基氢氧化铵(TMAH)、氢氧化钾(KOH)或者其他合适刻蚀的溶液；干法刻蚀工艺包括六氟化硫(SF6)、溴化氢(HBr)、碘化氢(HI)、氯、氩、氦、甲烷(及氯代甲烷)、乙炔、乙烯等碳的氢化物及其组合，和/或其他合适的材料。刻蚀结束后，去除未反应的所述保护层330。 
在后栅工艺中，如果伪栅极220的材料采用Si或者金属，为了防止在后续工艺中，难以分离用以形成接触层(对于含硅衬底来说是形成金属硅化物层，在下文中以含硅衬底为例进行描述，将接触层称为金属硅化物层)的金属与作为伪栅极的金属，而影响伪栅堆叠的尺寸，进而影响到执行替代栅工艺后所形成的栅极结构的尺寸，则不宜将所述源极侧侧墙240a全部去除；如果伪栅极220采用的材料不会与沉积金属层发生反应并且可以选择性去除金属层，则可以全部将所述源极侧侧墙240a去除，最大限度地增大源极延伸区110a与沉积金属产生反应的区域，从而降低源极延伸区110a与金属硅化物层之间的接触电阻。 
参考图1、图2(j)和图2(k)，在步骤S103中，在所述侧墙和所述栅堆 叠或伪栅堆叠外的所述有源区上形成接触层112； 
沉积一层薄的金属层250以覆盖所述衬底100、栅堆叠或伪栅堆叠、源极侧侧墙240a以及漏极侧侧墙240b，参考图2(j)；然后执行退火操作，以使所述金属层250与所述源极侧侧墙240a和漏极侧侧墙240b两侧的有源区发生反应。对于所述源极侧侧墙240a和所述漏极侧侧墙240b均被刻蚀的情况，退火后，在所述源极111a、所述源极延伸区110a的暴露区域、所述漏极111b以及所述漏极延伸区110b暴露区域的上表面形成一层薄的金属硅化物层112，如图2(k)所示；在另一个实施例中，对于仅所述源极侧侧墙240a被刻蚀的情况，退火后，在所述源极111a、所述源极延伸区110a的暴露区域、以及所述漏极111b的上表面形成一层薄的金属硅化物层112。由于所述源极侧侧墙240a的厚度小于所述漏极侧侧墙240b的厚度，即，所述源极延伸区110a暴露区域的面积大于所述漏极延伸区110b暴露区域的面积，所以在栅堆叠或伪栅堆叠两侧所形成的所述金属硅化物层112并不对称，其中，所述源极侧侧墙240a一侧的金属硅化物层112与所述栅堆叠或伪栅堆叠的距离小于所述漏极侧侧墙240b一侧的金属硅化物层112与所述栅堆叠或伪栅堆叠的距离。通过选择沉积的所述金属层250的厚度和材料，可以使得所形成的所述金属硅化物层112在较高温度(如850℃)下，仍具有热稳定性，能保持较低的电阻，利于减少在后续的半导体结构制造过程中高温退火所导致的所述金属硅化物层112电阻的变大。其中，所述金属层250的材料包括Co、Ni、NiPt中的一种或者任意组合。 
如果所述金属层250的材料为Co，则Co所形成的金属层250的厚度小于5nm； 
如果所述金属层250的材料为Ni，则由Ni所形成的金属层250的厚度小于4nm，优选为2-3nm之间，参考图4(a)。图4(a)为沉积不同厚度的Ni层所形成的镍-硅化物在不同温度下的电阻，其横坐标表示执行快速热处理工艺(rapid thermal processing，PRT)的温度，纵坐标表示镍-硅化物的电阻，不同的曲线表示形成镍-硅化物时所沉积的不同厚度的Ni层。从图4(a)可以看出，当快速热处理工艺的温度达到700℃以上时，沉积金属Ni层的厚度为2-3nm所形成的镍-硅化物的电阻相对较低。当所述金属层250的材料为Ni时，形 成所述金属硅化物层112的厚度大概是所述金属层250的2倍，例如，当沉积Ni层的厚度为4nm时，形成的NiSi的厚度大概为8nm。 
如果所述金属层250的材料为NiPt，则由NiPt所形成的金属层250的厚度小于3nm，且NiPt中Pt的含量小于5％，参考图4(b)。图4(b)为沉积不同厚度的NiPt层所形成的镍铂-硅化物在不同温度下的电阻，图4(b)由上、中、下三个图构成，其横坐标都表示执行快速热处理工艺的温度，纵坐标表示镍铂-硅化物的电阻，上图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为86％、Pt的含量为14％的时候，不同厚度的NiPt层；中图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为92％、Pt的含量为8％的时候，不同厚度的NiPt层；下图中的不同曲线表示所述金属层250为NiPt、且Ni的含量为96％、Pt的含量为4％的时候，不同厚度的NiPt层。从图4(b)中可以看出，当快速热处理工艺的温度达到700℃以上时，沉积的NiPt层中Pt含量为4％、且NiPt层厚度为2nm的情况下，所形成的镍铂-硅化物的电阻相对较低，即热稳定性较好。因此，如果所述金属层250的材料选用NiPt时，则由NiPt所形成的金属层250的厚度小于3nm，优选地，NiPt中Pt的含量小于5％。 
沉积金属层250后，对所述半导体结构进行退火，退火后在栅堆叠或伪栅堆叠两侧形成的所述金属硅化物层112包括CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，其厚度小于10nm。最后通过选择性刻蚀的方式去除未参加反应所残留的金属层250。 
随后按照常规半导体制造工艺的步骤完成该半导体结构的制造。例如，在所述半导体结构的衬底上沉积层间介质层；然后进行替代栅工艺，并对高K栅介质层进行退火；以及刻蚀层间介质层以形成接触孔，并在接触孔中填充接触金属以形成接触塞。由于上述常规制造工艺为本领域人员所公知，所以在此不再赘述。 
在上述步骤完成后，在所述半导体结构中，在所述源极侧侧墙240a和所述漏极侧侧墙240b两侧的有源区上形成了一层不对称的薄的金属硅化物层112，其中，源极111a和至少部分源极延伸区110a的上表面形成的金属硅化物层112，可以降低所述源极111a和源极延伸区110a的接触电阻，而在漏 极111b、或在漏极111b以及部分漏极延伸区110b的上表面形成的金属硅化物层112，其与栅堆叠或伪栅堆叠之间的距离大于所述源极侧侧墙240a一侧的金属硅化物层112与栅堆叠或伪栅堆叠之间的距离，从而与具有相同源极侧侧墙的厚度的半导体结构相比，可以减小栅堆叠或伪栅堆叠和漏极延伸区110b之间的寄生电容，利于提高半导体结构的性能。此外，当所述金属硅化物层112为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且其厚度小于10nm时，可使所述金属硅化物层112在后续去除伪栅堆叠并形成栅堆叠时的退火温度(如700℃-800℃)下仍具有热稳定性，保持较低的电阻。 
相应地，根据上述半导体结构的制造方法，本实用新型还提供了一种半导体结构，下面根据图2(k)对所述半导体结构进行说明。图2(k)为根据本实用新型的一个实施例按照图1所示流程最终形成的半导体结构。 
如2(k)所示，在本实施例中，所述半导体结构包括：衬底100、位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极111a、漏极111b、源极延伸区110a、漏极延伸区110b、源极侧侧墙240a以及漏极侧侧墙240b。其中，所述源极111a、漏极111b、源极延伸区110a以及漏极延伸区110b形成于所述衬底100之中，所述源极延伸区110a的厚度小于所述源极111a的厚度，所述漏极延伸区110b的厚度小于所述漏极111b的厚度。所述源极延伸区110a和漏极延伸区110b与所述源极111a和漏极111b呈梯状轮廓。 
所述源极侧侧墙240a和漏极侧侧墙240b位于所述栅堆叠或伪栅堆叠的侧壁，对于每个所述栅堆叠或伪栅堆叠，位于其侧壁上的所述源极侧侧墙240a的厚度小于所述漏极侧侧墙240b的厚度。 
在所述源极侧侧墙240a和漏极侧侧墙240b两侧的有源区的上表面存在不对称的金属硅化物层112，即，所述源极侧侧墙240a一侧的金属硅化物层112与栅堆叠或伪栅堆叠之间的距离小于所述漏极侧侧墙240b一侧的金属硅化物层112与栅堆叠或伪栅堆叠之间的距离。其中，在所述源极111a以及部分源极延伸区110a的上表面存在的金属硅化物层112，利于降低所述源极111a和源极延伸区110a的接触电阻；在所述漏极侧侧墙240b一侧的有源区的上表面存在的所述金属硅化物层112由于与栅堆叠或伪栅堆叠之间的距离较远，从而可以减小栅堆叠或伪栅堆叠和漏极延伸区110b之间的寄生电容， 有利于降低密勒效应，提高该半导体结构的性能。 
所述金属硅化物层112为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且所述金属硅化物层112的厚度小于10nm，由于所述金属硅化物层112具有热稳定性，在高达850℃时仍可保持较低的电阻，可使所述金属硅化物层112在后续去除伪栅堆叠并形成栅极时的退火温度(如700℃-800℃)下仍具有热稳定性，保持较低的电阻。 
优选地，伪栅极220可以采用与金属层250不发生反应的材料来生成，所述材料包括但不限于氧化物、氮化物及其任意组合，在这种情况下，伪栅极220无需特别保护，所以可以去除全部源极侧侧墙240a以最大限度地暴露源极延伸区110a，增加了源极漏延伸区110a与金属层250发生反应的区域，从而进一步降低源极延伸区110a的接触电阻。 
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。 
根据本实用新型的又一个方面，还提供一种半导体结构的制造方法，如图3所示。下面，将结合图3(a)至图3(g)通过本实用新型的一个实施例对图3中形成半导体结构的方法进行具体地描述。 
参考图3和图3(a)，在步骤S301中，如同前述实施例，首先，提供衬底100，在所述衬底100上形成有源区，在所述有源区上形成栅堆叠或伪栅堆叠，在所述栅堆叠或伪栅堆叠两侧形成源极延伸区110a以及漏极延伸区110b，在所述栅堆叠或伪栅堆叠侧壁形成侧墙，以及在所述侧墙和所述栅堆叠或伪栅堆叠外的所述有源区上形成源极111a和漏极111b。 
接着，参考图3(b)至图3(d)，在步骤S302中，在所述源极侧侧墙240a一侧的有源区的上表面形成第一金属硅化物层112a(即，第一接触层)。具体地，如图3(b)所示，通过保护层330(可为硬掩膜层)覆盖所述漏极侧侧墙240b一侧的有源区，即漏极111b；接着，如图3(c)所示，沉积第一金属层250以覆盖所述源极侧侧墙240a一侧的有源区，即源极111a；然后，如图3(d)所示，执行退火操作，以使所述第一金属层250与所述源极侧侧墙240a一侧的源极111a发生反应形成第一金属硅化物层112a。其中，所述第一金属层250以及第一金属硅化物层112a的成分以及厚度，与前述实施例中的金属层 250以及金属硅化物层112的成分以及厚度相同，在此不再赘述。 
完成上述步骤后，仅在所述源极111a的上表面形成一层金属硅化物层112a，而所述漏极111b以及漏极延伸区110b上不存在金属硅化物层。 
然后，参考图3(e)，先在所述源极111a和所述漏极111b上方形成接触孔310。如图3(e)所示，在步骤S303中，沉积层间介质层300以覆盖所述半导体结构；接着，执行替代栅工艺，形成高K栅介质层270，退火后，通过在所述高K栅介质层270上沉积例如TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax中的一种或其组合(对于NMOS器件)的导电材料(对于PMOS器件，可为MoNx，TiSiN，TiCN，TaAlC，TiAlN，TaN，PtSix，Ni3Si，Pt，Ru，Ir，Mo，HfRu，RuOx中的一种或其组合)以形成金属栅极280，其中，所述高K栅介质层270和金属栅极280均可具有多层结构；在形成接触孔之前，在所述层间介质层300与金属栅极280之上形成顶层400，所述顶层400的材料可以是SiN、氧化硅及其化合物，用于在后续工艺中保护金属栅极280不被破坏；然后，在步骤S304中，刻蚀所述层间介质层300以暴露所述源极111a和漏极111b，形成接触孔310。 
参考图3(f)，向所述接触孔310中沉积第二金属层260，其中，所述第二金属层260的材料包括Ni、NiPt中的一种或其组合，其厚度范围可以为10nm-25nm。 
参考图3(g)，在步骤S305中，执行退火操作，以使所述第二金属层260与所述源极111a和漏极111b发生反应形成第二金属硅化物层112b(即，第二接触层)，其中，所述第二金属硅化物层112b为是NiSi或者Ni(Pt)Siy-2，其厚度范围优选为15nm-35nm，厚于所述第一金属硅化物层112a，可以进一步降低所述源极111a的接触电阻，同时可在源极侧侧墙和漏极侧侧墙厚度相同的前提下，使第一接触层可能比第二接触层更接近栅堆叠，继而，可能使第二接触层与所述栅堆叠之间距离更远，利于减小漏极延伸区和栅极之间的寄生电容。然后，去除未反应的所述第二金属层260。最后，在所述接触孔310中填充接触金属，例如W、Cu、TiAl、Al等金属或合金，以形成接触塞320。在其他实施例中，在形成第二接触层之前，所述接触孔310也可以只暴露漏极侧的部分有源区，而在形成第二接触层 之后，再形成暴露源极侧的部分有源区的接触孔310。 
优选地，参考图3(h)，可以采用包括湿法刻蚀和/或干法刻蚀的工艺对称地去除部分或者全部所述源极侧侧墙240a和所述漏极侧侧墙240b，即，使刻蚀后的所述源极侧侧墙240a和漏极侧侧墙240b的厚度基本相同，从而对称地暴露所述源极侧侧墙240a和漏极侧侧墙240b下的部分或者全部所述源极延伸区110a和漏极延伸区110b。在后栅工艺中，如果伪栅极220采用的材料不会与沉积金属层发生反应并且可以选择性地去除所述金属层，则可以全部将所述源极侧侧墙240a和漏极侧侧墙240b去除，最大限度地增大源极延伸区110a与沉积金属产生反应的区域。接着，采用与上文中的相同的方法，如图3(i)所示，在所述源极侧侧墙240a一侧的有源区上，即源极111a和至少部分源极延伸区110a的暴露区域，形成第一金属硅化物层112a，以及在源极111a和漏极111b与接触塞320之间、或者在漏极111b与接触塞320之间形成第二金属硅化物层112b，如图3(j)所示。 
在上述步骤完成后，在所述半导体结构中，在所述源极111a、或在所述源极111a和至少部分源极延伸区110a的上表面存在第一金属硅化物层112a，可以降低所述源极111a、或者同时降低所述源极111a以及所述源极延伸区112a的接触电阻；在所述源极111a和漏极111b与接触塞320之间存在第二金属硅化物层112b，其中，在所述源极111a与接触塞320之间的第二金属硅化物层112b，可以进一步降低所述源极111a的接触电阻，而在所述漏极111b与接触塞320之间的第二金属硅化物层112b与栅堆叠的距离大于所述第一金属硅化物层112a与栅堆叠的距离，从而减小了栅堆叠和漏极延伸区110b之间的寄生电容，利于提高半导体结构的性能。此外，当所述第一金属硅化物层112a为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且其厚度小于10nm时，可使所述第一金属硅化物层112a在后续去除伪栅堆叠并形成栅堆叠时的退火温度(如700℃-800℃)下仍具有热稳定性，保持较低的电阻。 
相应地，根据上述半导体结构的制造方法，本实用新型还提供了一种半导体结构，下面根据图3(g)对所述半导体结构进行说明。图3(g)为根 据本实用新型的一个实施例按照图3所示流程最终形成的半导体结构。 
如图3(g)所示，所述半导体结构包括衬底100、位于有源区上的栅堆叠、源极111a、漏极111b、源极延伸区110a、漏极延伸区110b、源极侧侧墙240a、漏极侧侧墙240b以及接触塞320，所述源极111a、漏极111b、源极延伸区110a以及漏极延伸区110b形成于所述衬底100之中，所述源极延伸区110a的厚度小于所述源极111a的厚度，所述漏极延伸区110b的厚度小于所述漏极111b的厚度。 
所述源极侧侧墙240a和漏极侧侧墙240b位于所述栅堆叠的侧壁，在所述源极侧侧墙240a一侧的有源区的上表面存在第一金属硅化物层112a，即，在所述源极111a上存在所述第一金属硅化物层112a，可以减小源极的接触电阻；在所述源极侧侧墙240a和漏极侧侧墙240b外的有源区与所述接触塞320之间存在第二金属硅化物层112b，即，在所述源极111a和漏极111b与接触塞320之间、或者在漏极111b与接触塞320之间存在第二金属硅化物层112b。其中，所述第一金属硅化物层112a的成分和厚度与前述实施例中相同，在此不再赘述；所述第二金属硅化物层112b包括NiSi或者Ni(Pt)Si2-y中的一种，且所述第二金属硅化物层112b的厚度范围优选为15nm-35nm，大于所述第一金属硅化物层112a的厚度。由于漏极侧侧墙240b一侧的第二金属硅化物层112b可能与栅堆叠距离更远，所以利于降低栅堆叠和漏极延伸区110b之间的寄生电容，并且源极侧侧墙240a一侧的第二金属硅化物层112b可以进一步减小源极的接触电阻。 
优选地，参考图3(j)，所述第一金属硅化物层112a不但存在于源极111a的上表面，还存在于至少部分源极延伸区110a的上表面，其中，位于所述源极延伸区110a上表面的所述第一金属硅化物层112a可以降低源极延伸区110a的接触电阻，进一步提高半导体结构的性能。 
其中，对半导体结构各实施例中各部分的结构组成、材料及形成方法等均可与前述半导体结构形成的方法实施例中描述的相同，不在赘述。 
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本实用新型的精神和所附权利要求限定的保护范围的情况下，可以对这些实 施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本实用新型保护范围内的同时，工艺步骤的次序可以变化。 
此外，本实用新型的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本实用新型的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本实用新型描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本实用新型可以对它们进行应用。因此，本实用新型所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。 

Claims (3)

1.一种半导体结构，该半导体结构包括，位于有源区上的至少两个相邻的栅堆叠或伪栅堆叠、源极侧侧墙(240a)以及漏极侧侧墙(240b)，其中：
所述源极侧侧墙(240a)和漏极侧侧墙(240b)位于所述栅堆叠或伪栅堆叠的侧壁，其特征在于：
对于每个所述栅堆叠或伪栅堆叠，所述源极侧侧墙(240a)的厚度小于所述漏极侧侧墙(240b)的厚度；
在所述源极侧侧墙(240a)和漏极侧侧墙(240b)以及所述栅堆叠或伪栅堆叠暴露的有源区的上表面存在接触层(112)，所述接触层(112)为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且所述接触层(112)的厚度小于10nm。
2.一种半导体结构，该半导体结构包括栅堆叠、源极(111a)、漏极(111b)和接触塞(320)，所述栅堆叠位于有源区上，所述源极(111a)和漏极(111b)分别位于所述栅堆叠两侧的所述有源区中，所述接触塞(320)接于所述栅堆叠外的所述有源区中，其特征在于：
在源极侧的所述有源区的上表面存在第一接触层(112a)；以及
至少在漏极侧的所述有源区与所述接触塞(320)之间存在第二接触层(112b)，其中：
所述第一接触层(112a)为CoSi2、NiSi或者Ni(Pt)Si2-y中的一种或其组合，且所述第一接触层(112a)的厚度小于10nm。
3.根据权利要求2所述的半导体结构，其特征在于：
所述第二接触层(112b)包括NiSi或者Ni(Pt)Si2-y中的一种。 
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