CN112151607B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层，栅极结构露出的基底上形成有层间介质层；在栅极结构两侧的层间介质层内形成露出源漏掺杂层顶部的接触孔；对接触孔露出的源漏掺杂层顶部进行离子注入，在源漏掺杂层中形成非晶化层；刻蚀源漏掺杂层，在源漏掺杂层中形成凹槽，且凹槽的底部和侧壁保留有部分厚度的非晶化层；在凹槽的底部和侧壁上形成金属硅化物层。本发明实施例有利于提高金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
现有的MOS晶体管工艺中，为改善晶体管的栅极、源极和漏极与接触孔插塞(plug)之间的欧姆接触，通常会在栅极、源极和漏极的表面形成金属硅化物。目前，大多利用自对准金属硅化物(Self-Aligned Silicide)工艺来形成金属硅化物。具体来说，在形成源极和漏极之后，在源极、漏极和栅极上方形成由钴、钛或镍等构成的金属层，然后通过一步或多步快速退火处理(RTA)，使金属层与栅极、源极和漏极中的硅反应，形成低电阻率的金属硅化物，从而减小源极和漏极的薄层电阻(Rs)。
随着晶体管特征尺寸的不断减小，镍硅化物和铂硅化物由于其具有较小的薄层电阻、较少的硅消耗量以及较低的退火温度等特性，因而被广泛用作接触(contact)自对准硅化物。
另一方面，为了进一步减小自对准硅化物的薄层电阻，目前已开始在自对准硅化物工艺之前采用预非晶化注入(又称PAI注入)工艺。具体来说，就是在自对准硅化物工艺前，对硅、碳、锗或锑等离子施以适当的能量和剂量，将其注入半导体衬底中，以破坏半导体衬底的晶格结构，从而形成非晶化区域。通过进行预非晶化注入，能够减小金属硅化物的形成能量，有利于形成电阻较低的C54相金属硅化物。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构露出的基底上形成有层间介质层；在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂层顶部的接触孔；对所述接触孔露出的源漏掺杂层顶部进行离子注入，在所述源漏掺杂层中形成非晶化层；刻蚀所述源漏掺杂层，在源漏掺杂层中形成凹槽，且所述凹槽的底部和侧壁保留有部分厚度的非晶化层；在所述凹槽的底部和侧壁上形成金属硅化物层。
可选的，提供基底的步骤中，所述栅极结构的侧壁上形成有侧墙；形成所述接触孔的步骤包括：刻蚀所述栅极结构两侧的层间介质层，形成露出所述源漏掺杂层顶部的初始接触孔，所述初始接触孔露出所述侧墙的侧壁；沿垂直于所述栅极结构侧壁的方向，刻蚀所述初始接触孔靠近所述栅极结构一侧的侧壁，形成接触孔，所述接触孔的侧壁与所述栅极结构之间保留有部分宽度的所述侧墙作为剩余侧墙。
可选的，所述离子注入的方向与所述基底表面法线的夹角大于0°。
可选的，进行所述离子注入后，形成所述凹槽之前，还包括：在所述接触孔的侧壁上形成侧壁层；形成所述凹槽的步骤包括：以所述侧壁层为掩膜，刻蚀所述侧壁层露出的部分厚度的所述源漏掺杂层，形成所述凹槽。
可选的，采用湿法刻蚀工艺，刻蚀所述初始接触孔靠近所述栅极结构一侧的侧壁。
可选的，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为磷酸溶液，磷酸溶液的体积百分比浓度为40％至80％，工艺温度为90℃至150℃。
可选的，所述离子注入的注入方向与所述基底表面法线的夹角为7°至30°。
可选的，所述离子注入的工艺参数包括：注入离子包括Ge离子，注入能量为5KeV至20KeV，注入剂量为5.0E13原子每平方厘米至4.0E15原子每平方厘米。
可选的，形成所述侧壁层的步骤包括：形成保形覆盖所述接触孔的底部和侧壁以及所述层间介质层的侧壁膜；刻蚀所述侧壁膜，保留位于所述接触孔侧壁上的剩余所述侧壁膜作为所述侧壁层。
可选的，采用原子层沉积工艺形成所述侧壁膜。
可选的，采用干法刻蚀工艺刻蚀所述侧壁膜。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的基底内；层间介质层，位于所述栅极结构露出的基底上；接触孔，位于所述栅极结构两侧的层间介质层内，所述接触孔露出所述源漏掺杂层的顶部；凹槽，位于所述接触孔露出的源漏掺杂层中，所述凹槽的底部和侧壁具有部分厚度的非晶化层。
可选的，所述半导体结构还包括：剩余侧墙，所述剩余侧墙保形覆盖所述栅极结构的侧壁、以及所述栅极结构和源漏掺杂层之间的基底，或者，所述剩余侧墙覆盖所述栅极结构的侧壁，且位于所述栅极结构侧壁上的所述剩余侧墙与所述源漏掺杂层相隔离。
可选的，所述接触孔的深宽比为15至20。
可选的，沿垂直于所述栅极结构侧壁的方向，所述接触孔侧壁与栅极结构侧壁之间的距离为3纳米至6纳米。
可选的，所述半导体结构还包括：侧壁层，位于所述接触孔的侧壁上，所述侧壁层的侧壁与所述凹槽的侧壁相齐平。
可选的，所述侧壁层的材料为介电材料。
可选的，所述侧壁层的材料为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
可选的，沿垂直于所述接触孔侧壁的方向，所述侧壁层的厚度为1纳米至3纳米。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例在形成露出所述源漏掺杂层顶部的接触孔后，先对所述接触孔露出的源漏掺杂层顶部进行离子注入，在所述源漏掺杂层中形成非晶化层，再刻蚀所述源漏掺杂层，在源漏掺杂层中形成凹槽，且所述凹槽的底部和侧壁保留有部分厚度的所述非晶化层；通过先形成非晶化层再形成凹槽的方式，易于使所述凹槽的底部和侧壁能够保留有部分厚度的非晶化层，相应地，后续在所述凹槽的底部和侧壁上形成金属硅化物层的步骤中，有利于提高所述金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图4，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底1，所述基底1上形成有栅极结构2，所述栅极结构2两侧的基底1内形成有源漏掺杂层3，所述栅极结构2露出的基底上形成有层间介质层4。
参考图2，在所述栅极结构2两侧的层间介质层4内形成露出所述源漏掺杂层3顶部的接触孔5；刻蚀所述接触孔5露出的源漏掺杂层3，在所述源漏掺杂层3中形成凹槽6。
参考图3，对所述凹槽6露出的源漏掺杂层3进行预非晶化注入7，在所述凹槽6露出的源漏掺杂层3中形成非晶化层8。
参考图4，形成所述非晶化层8后，在所述凹槽6的底部和侧壁形成金属硅化物层9。
通过形成所述凹槽6，从而使金属硅化物层9还形成于所述凹槽6的侧壁上，有利于增加所述金属硅化物层9与源漏掺杂层3的接触面积，从而有利于降低源漏掺杂层3与后续接触孔插塞的接触电阻。
在半导体领域中，所述层间介质层4的厚度通常较大，沿垂直于栅极结构2侧壁的方向，所述接触孔5的开口宽度较小，所述接触孔5的深宽比相应较大，所述非晶化注入7容易受到遮蔽效应的影响，因此，为了使离子能够被注入到所述凹槽6中，所述非晶化注入7的注入方向通常与基底1表面相垂直。
但是，所述预非晶化注入7的注入方向垂直于基底1表面时，仅能将离子注入到所述凹槽6的底部中，离子难以被注入到所述凹槽6的侧壁中，从而难以在所述凹槽6的侧壁形成非晶化层8，这容易降低后续金属硅化物层9的形成质量，即难以在所述凹槽6的侧壁上形成电阻较小的金属硅化物层9，进而容易导致金属硅化物层9难以起到减小源漏掺杂层3与后续接触孔插塞的接触电阻的作用，相应地，所形成半导体结构的性能不佳。
为了解决所述技术问题，本发明实施例在形成露出所述源漏掺杂层顶部的接触孔后，先对所述接触孔露出的源漏掺杂层顶部进行离子注入，在所述源漏掺杂层中形成非晶化层，再刻蚀所述源漏掺杂层，在源漏掺杂层中形成凹槽，且所述凹槽的底部和侧壁保留有部分厚度的所述非晶化层；通过先形成非晶化层再形成凹槽的方式，易于使所述凹槽的底部和侧壁能够保留有部分厚度的非晶化层，相应地，后续在所述凹槽的底部和侧壁上形成金属硅化物层后，有利于提高所述金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底(未标示)，所述基底上形成有栅极结构113，所述栅极结构113两侧的基底内形成有源漏掺杂层120，所述栅极结构113露出的基底上形成有层间介质层122。
所述基底用于为后续形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管，所述基底包括衬底100、以及凸出于所述衬底100的鳍部110。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述鳍部110与衬底100的材料相同，鳍部110的材料为硅。其他实施例中，鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述鳍部110露出的衬底100上形成有隔离层111，所述隔离层111覆盖所述鳍部110的部分侧壁。所述隔离层111用于对相邻器件之间起到电学隔离的作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
所述栅极结构113用于控制场效应晶体管导电沟道的开启和关断。
本实施例中，所述栅极结构113横跨所述鳍部110，且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构113为金属栅结构，所述栅极结构113包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
所述高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
所述栅极结构113的顶部还形成有保护层115。具体地，所述保护层115的顶部与层间介质层122的顶部相齐平。
所述保护层115用于保护所述栅极结构113的顶部。例如：在后续形成露出源漏掺杂层120的接触孔刻蚀工艺中，所述保护层115可以用于定义所述接触孔刻蚀工艺的自对准停止位置，从而防止所述刻蚀工艺对所述栅极结构113产生损耗，进而防止后续接触孔插塞与栅极结构113发生桥接的问题。
所述保护层115的材料为氮化硅或碳化硅。本实施例中，所述保护层115的材料为碳化硅。
本实施例中，栅极结构113的侧壁上还形成有侧墙117。侧墙117用于对栅极结构113的侧壁起到保护作用，侧墙117还用于定义源漏掺杂层120的形成区域。
所述侧墙117的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，侧墙117可以为单层结构或叠层结构。本实施例中，侧墙117为单层结构，侧墙117的材料为氮化硅。
需要说明的是，栅极结构113为通过后形成高k栅介质层后形成金属栅极(high klast metal gate last)的工艺所形成，且在形成所述栅极结构113之前，所采用的伪栅结构为叠层结构，因此所述侧墙117和鳍部110之间还形成有伪栅氧化层112。其中，在去除伪栅结构以形成所述栅极结构113的过程中，所述侧墙117和鳍部110之间的伪栅氧化层112在所述侧墙117的保护下被保留。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构113露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成有所述伪栅氧化层。
本实施例中，所述源漏掺杂层120位于栅极结构113两侧的鳍部110内。
当形成NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为后续接触孔插塞的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
参考图6至图7，在所述栅极结构113两侧的层间介质层122内形成露出所述源漏掺杂层120顶部的接触孔150(如图7所示)。
所述接触孔150为后续形成接触孔插塞提供空间位置，所述接触孔150露出所述源漏掺杂层120顶部，还为后续形成非晶化层和金属硅化物层做准备。
所述接触孔150的深宽比不宜过小，也不宜过大。如果所述接触孔150的深宽比过小，在所述接触孔150的深度不变时，所述接触孔150的宽度相应过大，这容易导致接触孔150的侧壁与栅极结构113之间的距离过近，从而导致后续接触孔插塞与栅极结构113之间的距离过近，进而容易增大接触孔插塞与栅极结构113之间的寄生电容，或者，容易导致接触孔插塞与栅极结构113之间发生击穿；如果所述接触孔150的深宽比过大，容易增大后续对接触孔150露出的源漏掺杂层120进行离子注入的工艺难度，也会增加后续在源漏掺杂层120中形成凹槽的难度。为此，本实施例中，所述接触孔150的深宽比为15至20，从而与后续离子注入方向的角度相配合，同时防止接触孔150的侧壁与栅极结构113侧壁之间的距离过近。
具体地，本实施例中，沿垂直于所述栅极结构113侧壁的方向，所述接触孔150侧壁与栅极结构113侧壁之间的距离为3纳米至6纳米，从而在使所述接触孔150的深宽比满足上述工艺要求的同时，减小后续接触孔插塞与栅极结构113之间的寄生电容，而且在后续离子注入的步骤中，防止出现将离子注入到所述栅极结构113底部的基底中，从而防止在沟道区形成非晶化层。
本实施例中，形成所述接触孔150的步骤包括：
如图6所示，刻蚀所述栅极结构113两侧的层间介质层122，形成露出源漏掺杂层120顶部的初始接触孔140，初始接触孔140露出侧墙117的侧壁。
所述初始接触孔140用于后续形成接触孔150。
本实施例中，采用干法刻蚀工艺刻蚀所述栅极结构113两侧的层间介质层122，形成所述初始接触孔140。
如图7所示，沿垂直于栅极结构113侧壁的方向，刻蚀所述初始接触孔140靠近所述栅极结构113一侧的侧壁，形成接触孔150，所述接触孔150的侧壁与所述栅极结构113之间保留有部分宽度的所述侧墙117作为剩余侧墙123。
通过刻蚀所述初始接触孔140靠近所述栅极结构113一侧的侧壁，从而增大所述接触孔150的开口宽度，因此，后续对所述接触孔150露出的源漏掺杂层120顶部进行离子注入的过程中，所形成的非晶化层的面积也较大，从而易于后续在源漏掺杂层120的中形成开口宽度较大的凹槽，同时还能保证所述凹槽的侧壁上保留有部分厚度的非晶化层。
在器件工作时，被所述栅极结构113覆盖的部分所述基底内形成有沟道区，沟道区的载流子浓度较大，电流相应从沟道区流入或流出。通过刻蚀所述初始接触孔140靠近所述栅极结构113一侧的侧壁，后续对所述接触孔150露出的源漏掺杂层120顶部进行离子注入，在所述源漏掺杂层120中形成非晶化层，所述非晶化层相应也靠近所述栅极结构113一侧，从而使后续金属硅化物层也靠近所述沟道区一侧，进而有利于使金属硅化物层用于减小后续接触孔插塞和源漏掺杂层120之间接触电阻的效果更显著。
本实施例中，所述初始接触孔140的侧壁露出所述侧墙117的侧壁，因此，刻蚀所述初始接触孔140靠近所述栅极结构113一侧的侧壁的步骤中，刻蚀所述初始接触孔140侧壁露出的部分宽度的所述侧墙117。
所述层间介质层122与侧墙117的材料具有较大的刻蚀选择比，本实施例中，通过进行两次刻蚀工艺形成所述接触孔150，易于通过两次刻蚀工艺分别刻蚀层间介质层122和侧墙117，使所述接触孔150的开口宽度满足工艺要求。
本实施例中，所述源漏掺杂层120的顶部高于所述侧墙117的底部，因此，刻蚀所述初始接触孔140侧壁露出的层间介质层122以及部分宽度的侧墙117后，所述剩余侧墙123保形覆盖所述栅极结构113的侧壁、以及所述源漏掺杂层120和栅极结构113之间的基底。
在其他实施例中，当所述源漏掺杂层的顶部与所述侧墙的底部相齐平、或低于所述侧墙的底部时，刻蚀所述初始接触孔靠近所述栅极结构一侧的侧壁后，所述剩余侧墙覆盖所述栅极结构的侧壁，且位于所述栅极结构侧壁上的剩余侧墙与所述源漏掺杂层相隔离。
本实施例中，采用湿法刻蚀工艺刻蚀所述初始接触孔140靠近所述栅极结构113一侧的侧壁。采用湿法刻蚀工艺易于实现较大的刻蚀选择比，从而降低在刻蚀所述侧墙117的步骤中，对层间介质层122的损伤。
需要说明的是，在所述湿法刻蚀工艺中，在沿所述基底表面的法线方向上，也会刻蚀所述层间介质层122和侧墙117，但沿基底表面的法线方向上，所述层间介质层122和侧墙117的厚度比较大，因此，进行所述湿法刻蚀工艺后，沿所述基底表面的法线方向上，所述层间介质层122和侧墙117的厚度仍较大。
本实施例中，所述侧墙117的材料为氮化硅，因此，所述湿法刻蚀工艺的刻蚀溶液为稀释的磷酸溶液。磷酸溶液为半导体工艺中常用于刻蚀氮化硅材料的刻蚀溶液，工艺兼容性较高，且磷酸溶液对氮化硅和氧化硅材料具有较大的刻蚀选择比，从而减小刻蚀所述初始接触孔侧壁露出的部分宽度的所述侧墙的步骤中，对层间介质层122的损耗。
所述磷酸溶液的体积百分比浓度不宜过小，也不宜过大。如果所述体积百分比浓度过小，容易降低刻蚀速率；如果所述体积百分比过大，容易导致刻蚀速率过快、降低刻蚀速率的均匀性，且容易对所述侧墙117造成过刻蚀。为此，本实施例中，所述磷酸溶液的体积百分比浓度为40％至80％。
所述磷酸溶液的温度不宜过低，也不宜过高。如果所述磷酸溶液的温度过低，容易导致所述磷酸溶液过于黏稠，从而容易产生缺陷；如果所述磷酸溶液的温度过高，容易导致刻蚀速率过快、降低刻蚀速率的均匀性，而且，容易对器件的性能产生影响。为此，本实施例中，所述磷酸溶液的温度为90℃到150℃。
参考图8，对所述接触孔150露出的源漏掺杂层120顶部进行离子注入145，在所述源漏掺杂层120中形成非晶化层125。
后续制程还包括：刻蚀源漏掺杂层120，在源漏掺杂层120中形成凹槽，且凹槽的底部和侧壁保留有部分厚度的所述非晶化层125；通过先形成非晶化层125再形成凹槽的方式，易于使凹槽的底部和侧壁能够保留有部分厚度的非晶化层125，相应地，后续在凹槽的底部和侧壁上形成金属硅化物层后，有利于提高所述金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层120与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。
所述离子注入145工艺为预非晶化离子注入((pre-amorphorzationimplantation，PAI))工艺，从而将部分源漏掺杂层120转化为非晶态，进而形成所述非晶化层125。
通过将所述接触孔150露出的部分源漏掺杂层120转化为非晶态，形成所述非晶化层125，有利于减小后续金属硅化物层的形成能量，降低形成金属硅化物层的形成温度，易于使金属硅化物完成由C49相至C54相的相转变，从而有利于形成电阻较小的金属硅化物层，进而有利于减小后续接触孔插塞与源漏掺杂层120的接触电阻。
本实施例中，所述离子注入145的注入离子包括Ge离子。通过注入Ge离子，只需要较低剂量的Ge就能使所述源漏掺杂层120实现非晶化，而且，Ge离子为中性离子，有利于降低对器件性能的影响。在其他实施例中，根据实际工艺，所述离子注入的离子还可以为碳离子。
本实施例中，与现有工艺相比，所述接触孔150的深宽比较小，因此，所述离子注入145的方向与所述基底表面法线的夹角大于0°，从而增大离子注入145的范围，进而增加形成所述非晶化层125的稳定性。
但是，所述离子注入145的注入方向与所述基底表面法线的夹角不宜过小，也不宜过大。如果所述夹角过小，增大离子注入145工艺窗口的效果不明显；如果所述夹角过大，由于遮蔽效应，离子也会被所述接触孔150的侧壁所遮挡，从而难以将离子注入到所述接触孔150露出的源漏掺杂层120中。为此，本实施例中，所述离子注入145的注入方向与所述基底表面法线的夹角为7°至30°，从而与所述接触孔150的深宽比相配合，显著增大离子注入145的工艺窗口。
所述离子注入145的注入能量不宜过小，也不宜过大。如果所述注入能量过小，则所述非晶化层125的厚度过小，后续在源漏掺杂层120中形成凹槽，凹槽的底部难以保留有部分厚度的所述非晶化层125；如果所述注入能量过大，则所述非晶化层125的厚度过大，未被非晶化的源漏掺杂层120的体积过小，容易影响器件的载流子迁移率。为此，本实施例中，所述离子注入145的注入能量为5KeV至20KeV。
所述离子注入145的注入剂量不宜过小，也不宜过大。如果所述离子注入145的注入剂量过小，则难以形成所述非晶化层125；如果所述离子注入145的注入剂量过大，可能使源漏掺杂层120过多的转化为非晶态，反而会影响器件的性能。为此，本实施例中，所述离子注入145的注入剂量为5.0E13原子每平方厘米至4.0E15原子每平方厘米。
结合参考图9至图10，本实施例中，进行所述离子注入145后，还包括：在所述接触孔150的侧壁上形成侧壁层127(如图10所示)。具体地，所述接触孔150相对的侧壁上的侧壁层127均覆盖所述非晶化层125的部分顶部。
所述接触孔150相对的侧壁上的侧壁层127均覆盖所述非晶化层125的部分顶部，因此，后续可以以所述侧壁层127为掩膜，刻蚀所述侧壁层127露出的部分厚度非晶化层125，形成凹槽，从而使所述凹槽的底部和侧壁均保留有部分厚度的所述非晶化层125。
而且，通过所述侧壁层127，增大了所述接触孔150靠近所述栅极结构113一侧的侧壁至所述栅极结构113侧壁的距离，防止后续形成于所述接触孔150中的接触孔插塞与所述栅极结构113的距离过近，进而提高器件的可靠性。
为减小所述侧壁层127对器件性能的影响，所述侧壁层127的材料为介电材料，从而能够对后续接触孔插塞和栅极结构113之间起到隔离作用。
本实施例中，所述侧壁层127的材料为氮化硅。在其他实施例中，所述侧壁层的材料还可以为氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
所述侧壁层127的厚度不宜过小，也不宜过大。如果所述侧壁层127的厚度过小，容易导致所述侧壁层127难以覆盖到非晶化层125的部分顶部，或者，被所述侧壁层127所覆盖的非晶化层125的宽度过小，后续在源漏掺杂层120中形成凹槽后，凹槽的侧壁难以保留部分厚度的所述非晶化层125；如果所述侧壁层127的厚度过大，容易导致剩余接触孔150的开口宽度过小，这容易增大后续形成凹槽的工艺难度，而且，后续凹槽的开口宽度相应也过小，这容易减小所述凹槽的表面积，相应导致后续金属硅化物层的表面积过小，从而难以起到降低后续接触孔插塞和源漏掺杂层120接触电阻的效果。为此，本实施例中，沿垂直于接触孔150侧壁的方向，侧壁层127的厚度为1纳米或3纳米。
本实施例中，形成所述侧壁层127的步骤包括：如图9所示，形成保形覆盖所述接触孔150的底部和侧壁以及所述层间介质层122的侧壁膜126；如图10所示，刻蚀所述侧壁膜126，保留位于所述接触孔150侧壁上的剩余所述侧壁膜126作为所述侧壁层127。
本实施例中，采用原子层沉积工艺形成所述侧壁膜126。
原子层沉积工艺的间隙填充性能和阶梯覆盖能力较好，从而提高所述侧壁膜126在所述接触孔150底部和侧壁的保形覆盖能力，而且，原子层沉积工艺包括进行多次的原子层沉积循环，以形成所需厚度的膜层，有利于提高所述侧壁膜126的厚度均一性和致密度，同时使所述侧壁膜126的厚度能够得到精确控制，相应有利于提高侧壁层127的形成质量、精确控制侧壁层127的厚度。
本实施例中，采用干法刻蚀工艺刻蚀所述侧壁膜126。采用干法刻蚀工艺易于实现各向异性的刻蚀，从而能够采用无掩膜的方式刻蚀所述侧壁膜126，形成所述侧壁层127，有利于节约成本、简化工艺。
参考图11，刻蚀所述源漏掺杂层120，在源漏掺杂层120中形成凹槽160，且所述凹槽160的底部和侧壁保留有部分厚度的非晶化层125，所述凹槽160的顶部与所述接触孔150的底部相连通。
所述凹槽160为后续形成金属硅化物层做准备；且与未形成凹槽的方案相比，后续金属硅化物层还形成于所述凹槽160的侧壁上，从而增大所述金属硅化物层与源漏掺杂层120的接触面积，从而进一步提高金属硅化物层用于降低后续接触孔插塞与源漏掺杂层120接触电阻的效果。
本实施例先对所述接触孔150露出的源漏掺杂层120顶部进行离子注入145(如图8所示)，在所述源漏掺杂层120中形成非晶化层125，再刻蚀所述源漏掺杂层120，在源漏掺杂层120中形成凹槽160；通过先形成非晶化层125再形成凹槽160的方式，易于使所述凹槽160的底部和侧壁能够保留有部分厚度的非晶化层125，相应地，后续在凹槽160的底部和侧壁上形成金属硅化物层的步骤中，有利于提高所述金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层120与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。
具体地，通过使所述凹槽160的底部和侧壁保留有部分厚度的非晶化层125，后续易于在凹槽160的底部和侧壁形成电阻较低的金属硅化物层。
本实施例中，所述接触孔150的侧壁上形成有侧壁层127，因此，形成所述凹槽160的步骤包括：以所述侧壁层127为掩膜，刻蚀所述侧壁层127露出的部分厚度的所述源漏掺杂层120，形成所述凹槽160。
所述侧壁层127覆盖所述非晶化层125的部分顶部，因此，以所述侧壁层127为掩膜刻蚀所述源漏掺杂层120后，易于在所述凹槽160的底部和侧壁上保留部分厚度的所述非晶化层125。
因此，形成所述凹槽160后，凹槽160的侧壁与侧壁层127的侧壁相齐平。
具体地，采用干法刻蚀工艺刻蚀所述侧壁层127露出的部分厚度的所述源漏掺杂层120，有利于精确控制对源漏掺杂层120的刻蚀厚度，从而保证所述凹槽160的底部保留部分厚度的所述非晶化层125，且易于使凹槽160获得较好的形貌质量。
参考图12，在所述凹槽160的底部和侧壁上形成金属硅化物层130。
所述凹槽160的底部和侧壁保留有部分厚度的非晶化层125，在凹槽160的底部和侧壁上形成所述金属硅化物层130的步骤中，有利于降低金属硅化物层130从电阻较高的C49相转变到电阻较小的C54相所需的能量，从而有利于在凹槽160的底部和侧壁均形成有电阻较低的C54相金属硅化物层130，进而降低源漏掺杂层120与后续接触孔插塞的接触电阻，提升了半导体结构的性能。
所述金属硅化物层130用于增加后续接触孔插塞与源漏掺杂层130的粘附性，同时，所述金属硅化物层130还能够减小接触孔插塞与源漏掺杂层120的接触电阻，从而提高源漏掺杂层120与后续接触孔插塞的接触性能。
本实施例中，所述金属硅化物层130的材料可以为TiSi、NiSi或CoSi等。
具体地，形成所述金属硅化物层130的步骤可以包括：形成金属层，保形覆盖所述接触孔150的侧壁、所述凹槽160的底部和侧壁、所述层间介质层122和保护层115的顶部；进行第一退火处理，将位于所述凹槽160的底部和侧壁上的所述金属层转化为初始金属硅化物层；去除位于所述接触孔150的侧壁、所述层间介质层122和保护层115的顶部的剩余金属层；进行第二退火处理，将所述初始金属硅化物层转化为所述金属硅化物层130。
需要说明的是，形成所述金属硅化物层130的步骤包括进行退火处理的步骤，所述非晶化层125的晶格损伤在所述退火处理的步骤中被修复，因此，在形成所述金属硅化物层130后，所述非晶化层125已不存在。
后续步骤还包括在所述接触孔150和凹槽160中形成接触孔插塞，本实施例在此不再赘述。
相应的，本发明还提供一种半导体结构。参考图11，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底(未标示)；栅极结构113，位于所述基底上；源漏掺杂层120，位于所述栅极结构113两侧的基底内；层间介质层122，位于所述栅极结构113露出的基底上；接触孔150，位于所述栅极结构113两侧的层间介质层122内，所述接触孔150露出所述源漏掺杂层120的顶部；凹槽160，位于所述接触孔150露出的源漏掺杂层120中，所述凹槽160的底部和侧壁具有部分厚度的非晶化层125，所述凹槽160的顶部与接触孔150的底部相连通。
所述凹槽160的底部和侧壁保留有部分厚度的非晶化层125，因此，后续在凹槽160的底部和侧壁上形成金属硅化物层的步骤中，有利于提高金属硅化物层的形成质量、降低金属硅化物层的电阻，从而降低源漏掺杂层120与后续接触孔插塞的接触电阻，进而提升了半导体结构的性能。
所述基底用于为形成半导体结构提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管，所述基底包括衬底100、以及凸出于所述衬底100的鳍部110。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。
本实施例中，所述鳍部110与所述衬底100的材料相同，所述鳍部110的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述半导体结构还包括：隔离层111，位于所述鳍部110露出的衬底100上，所述隔离层111覆盖所述鳍部110的部分侧壁。所述隔离层111用于对相邻器件之间起到电学隔离的作用。
本实施例中，所述隔离层111的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等绝缘材料。
所述栅极结构113用于控制场效应晶体管导电沟道的开启和关断。本实施例中，栅极结构113横跨鳍部110，且覆盖鳍部110的部分顶部和部分侧壁。
本实施例中，所述栅极结构113为金属栅结构，所述栅极结构113包括高k栅介质层(图未示)以及位于所述高k栅介质层上的栅电极层(图未示)。
所述高k栅介质层的材料为高k介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述栅电极层的材料为W。
在其他实施例中，所述栅极结构还可以多晶硅栅极结构。相应地，所述栅极结构包括栅氧化层以及位于所述栅氧化层上的栅极层。
本实施例中，所述半导体结构还包括：保护层115，位于所述栅极结构113的顶部上。具体地，所述保护层115的顶部与层间介质层122的顶部相齐平。
所述保护层115用于保护所述栅极结构113的顶部。例如：在形成所述接触孔150的刻蚀工艺中，所述保护层115能够定义所述接触孔刻蚀工艺的停止位置，从而防止所述刻蚀工艺对所述栅极结构113产生损耗，进而防止后续接触孔插塞与栅极结构113发生桥接的问题。
所述保护层115的材料为氮化硅或碳化硅。本实施例中，所述保护层115的材料为碳化硅。
所述半导体结构还包括：剩余侧墙123，所述剩余侧墙123保形覆盖所述栅极结构113的侧壁、以及所述栅极结构113和源漏掺杂层120之间的基底。
剩余侧墙123通过在形成所述接触孔150的步骤中，对侧墙(图未示)刻蚀所得到。剩余侧墙123用于对所述栅极结构113的侧壁起到保护作用。
剩余侧墙123的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氧化硅、氮化硼和碳氮化硼中的一种或多种，剩余侧墙123可以为单层结构或叠层结构。本实施例中，剩余侧墙123为单层结构，剩余侧墙123的材料为氮化硅。
本实施例中，以所述源漏掺杂层120的顶部高于所述鳍部110的顶部为例。在其他实施例中，当所述源漏掺杂层的顶部与鳍部相齐平时，所述剩余侧墙相应覆盖所述栅极结构的侧壁，且位于所述栅极结构侧壁上的剩余侧墙与所述源漏掺杂层相隔离。
需要说明的是，所述栅极结构113为通过后形成高k栅介质层后形成金属栅极的工艺所形成，且在形成所述栅极结构113之前，所采用的伪栅结构为叠层结构，因此剩余侧墙123和鳍部110之间还形成有伪栅氧化层112。其中，在去除伪栅结构以形成所述栅极结构113的过程中，剩余侧墙123和鳍部110之间的伪栅氧化层112在剩余侧墙123的保护下被保留。
具体地，所述伪栅氧化层112位于所述第二侧墙119和鳍部110之间。
本实施例中，所述伪栅氧化层112的材料为氧化硅。在其他实施例中，所述伪栅氧化层的材料还可以为氮氧化硅。
本实施例中，所述伪栅氧化层112还位于所述栅极结构113露出的鳍部110表面。在其他实施例中，所述伪栅氧化层还可以仅位于所述侧墙和鳍部之间。在另一些实施例中，当所采用的伪栅结构为单层结构时，所述基底上相应也可以不形成有所述伪栅氧化层。
本实施例中，所述源漏掺杂层120位于栅极结构113两侧的鳍部110内。
当所述半导体结构为NMOS晶体管时，所述源漏掺杂层120包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当所述半导体结构为PMOS晶体管时，所述源漏掺杂层120包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
所述层间介质层122用于对相邻器件之间起到隔离作用，所述层间介质层122还用于为后续接触孔插塞的形成提供工艺平台。
因此，所述层间介质层122的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层122为单层结构，所述层间介质层122的材料为氧化硅。
所述接触孔150用于为后续形成接触孔插塞提供空间位置以及后续形成金属硅化物层提供工艺基础。
所述接触孔150的深宽比不宜过小，也不宜过大。如果所述接触孔150的深宽比过小，则在所述接触孔150的深度不变时，所述接触孔150的宽度相应过大，这容易导致所述接触孔150的侧壁与所述栅极结构113之间的距离过近，从而导致后续接触孔插塞与所述栅极结构113之间的距离过近，进而容易增大所述接触孔插塞与所述栅极结构113之间的寄生电容，或者，容易导致接触孔插塞与栅极结构113之间发生击穿；如果所述接触孔150的深宽比过大，容易增大形成所述非晶化层125时离子注入的工艺难度，也会增加在所述源漏掺杂层120中形成所述凹槽160的难度。为此，本实施例中，所述接触孔150的深宽比为15至20。
具体地，本实施例中，沿垂直于所述栅极结构113侧壁的方向，所述接触孔150栅极结构侧壁之间的距离为3纳米至6纳米，从而在使所述接触孔150的深宽比满足上述工艺要求的同时，减小后续接触孔插塞与栅极结构113之间的寄生电容，而且在形成非晶化层125的离子注入的步骤中，防止出现将离子注入到所述栅极结构113底部的基底中，从而防止在沟道区形成非晶化层。
所述半导体结构还包括：侧壁层127，位于所述接触孔150的侧壁上，所述侧壁层127的侧壁与所述凹槽160的侧壁相齐平
通过所述侧壁层127，从而增大所述接触孔150靠近所述栅极结构113一侧的侧壁至所述栅极结构113侧壁的距离，防止后续形成于所述接触孔150中的接触孔插塞与所述栅极结构113的距离过近，进而提高器件的可靠性。
而且，所述侧壁层127还用于作为形成所述凹槽160时的刻蚀掩膜，所述侧壁层127覆盖所述非晶化层125的部分顶部，从而易于使所述凹槽160的底部和侧壁保留有部分厚度的所述非晶化层125。
为减小所述侧壁层127对器件性能的影响，所述侧壁层127的材料为介电材料，从而能够对后续接触孔插塞和栅极结构113之间起到隔离作用。
本实施例中，所述侧壁层127的材料为氮化硅。在其他实施例中，所述侧壁层的材料还可以为、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
所述侧壁层127的厚度不宜过小，也不宜过大。如果所述侧壁层127的厚度过小，容易导致所述侧壁层127难以覆盖到所述非晶化层125的部分顶部，或者，被所述侧壁层127所覆盖的非晶化层125的顶部的宽度过小，在形成凹槽160的步骤中，凹槽160的侧壁难以保留部分厚度的所述非晶化层125；如果所述侧壁层127的厚度过大，容易导致剩余接触孔150的开口宽度过小，这容易增大形成凹槽160的工艺难度，而且，凹槽160的开口宽度相应也过小，这容易减小所述凹槽160的表面积，相应导致后续金属硅化物层的表面积过小，从而难以起到降低后续接触孔插塞和源漏掺杂层120接触电阻的效果。为此，本实施例中，沿垂直于所述接触孔150侧壁的方向，所述侧壁层127的厚度为1纳米至3纳米。
所述凹槽160为后续形成金属硅化物层做准备；且与未形成凹槽的方案相比，后续金属硅化物层还形成于所述凹槽160的侧壁上，从而增大所述金属硅化物层与源漏掺杂层120的接触面积，从而进一步提高金属硅化物层用于降低后续接触孔插塞与源漏掺杂层120接触电阻的效果。
所述凹槽160的底部和侧壁还保留有部分厚度的所述非晶化层125，后续在凹槽160的底部和侧壁上形成金属硅化物层的步骤中，有利于提高所述金属硅化物层的形成质量、降低金属硅化物层的电阻。
具体的，通过所述非晶化层125，有利于降低金属硅化物层从电阻较高的C49相转变到电阻较小的C54相所需的能量，从而有利于在凹槽160的底部和侧壁均形成有电阻较低的C54相金属硅化物层130，进而降低源漏掺杂层120与后续接触孔插塞的接触电阻，提升了半导体结构的性能。
本实施例中，所述非晶化层125的材料为掺杂有Ge离子的源漏掺杂层120。
通过掺杂Ge离子，只需要较低剂量的Ge就能使所述源漏掺杂层120非晶化，而且，Ge离子为中性离子，有利于降低对器件性能的影响。在其他实施例中，根据实际工艺，所述离子注入的离子还可以为碳离子。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，所述栅极结构露出的基底上形成有层间介质层；所述栅极结构的侧壁上形成有侧墙；
在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂层顶部的接触孔；形成所述接触孔的步骤包括：刻蚀所述栅极结构两侧的层间介质层，形成露出所述源漏掺杂层顶部的初始接触孔，所述初始接触孔露出所述侧墙的侧壁；沿垂直于所述栅极结构侧壁的方向，刻蚀所述初始接触孔靠近所述栅极结构一侧的侧壁，形成接触孔，所述接触孔的侧壁与所述栅极结构之间保留有部分宽度的所述侧墙；
对所述接触孔露出的源漏掺杂层顶部进行离子注入，在所述源漏掺杂层中形成非晶化层；
刻蚀所述源漏掺杂层，在源漏掺杂层中形成凹槽，且所述凹槽的底部和侧壁保留有部分厚度的非晶化层，所述凹槽的顶部与所述接触孔的底部相连通；
在所述凹槽的底部和侧壁上形成金属硅化物层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入的方向与所述基底表面法线的夹角大于0°。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，进行所述离子注入后，形成所述凹槽之前，还包括：在所述接触孔的侧壁上形成侧壁层；
形成所述凹槽的步骤包括：以所述侧壁层为掩膜，刻蚀所述侧壁层露出的部分厚度的所述源漏掺杂层，形成所述凹槽。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，刻蚀所述初始接触孔靠近所述栅极结构一侧的侧壁。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的工艺参数包括：刻蚀溶液为磷酸溶液，磷酸溶液的体积百分比浓度为40％至80％，工艺温度为90℃至150℃。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述离子注入的注入方向与所述基底表面法线的夹角为7°至30°。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述离子注入的工艺参数包括：注入离子包括Ge离子，注入能量为5KeV至20KeV，注入剂量为5.0E13原子每平方厘米至4.0E15原子每平方厘米。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述侧壁层的步骤包括：形成保形覆盖所述接触孔的底部和侧壁以及所述层间介质层的侧壁膜；刻蚀所述侧壁膜，保留位于所述接触孔侧壁上的剩余所述侧壁膜作为所述侧壁层。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述侧壁膜。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述侧壁膜。
11.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
侧墙，位于所述栅极结构的侧壁上且覆盖所述栅极结构和源漏掺杂层之间的基底；或者，所述侧墙位于所述栅极结构的侧壁上且所述侧墙侧壁与所述源漏掺杂层之间相隔离；
源漏掺杂层，位于所述栅极结构两侧的基底内；
层间介质层，位于所述栅极结构露出的基底上；
接触孔，位于所述栅极结构两侧的层间介质层内，所述接触孔露出所述源漏掺杂层的顶部，且暴露出所述侧墙的侧壁；
凹槽，位于所述接触孔露出的源漏掺杂层中，所述凹槽的底部和侧壁具有部分厚度的非晶化层，所述凹槽的顶部与所述接触孔的底部相连通；所述凹槽通过在所述接触孔露出的源漏掺杂层顶部内形成非晶化层后，刻蚀所述源漏掺杂层形成。
12.如权利要求11所述的半导体结构，其特征在于，所述接触孔的深宽比为15至20。
13.如权利要求11所述的半导体结构，其特征在于，沿垂直于所述栅极结构侧壁的方向，所述接触孔侧壁与栅极结构侧壁之间的距离为3纳米至6纳米。
14.如权利要求11所述的半导体结构，其特征在于，所述半导体结构还包括：侧壁层，位于所述接触孔的侧壁上，所述侧壁层的侧壁与所述凹槽的侧壁相齐平。
15.如权利要求14所述的半导体结构，其特征在于，所述侧壁层的材料为介电材料。
16.如权利要求14所述的半导体结构，其特征在于，所述侧壁层的材料为氮化硅、氧化硅、氮氧化硅、氮化硼或碳氮氧化硅。
17.如权利要求14所述的半导体结构，其特征在于，沿垂直于所述接触孔侧壁的方向，所述侧壁层的厚度为1纳米至3纳米。
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