CN108933107A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN108933107A
CN108933107A CN201710372816.0A CN201710372816A CN108933107A CN 108933107 A CN108933107 A CN 108933107A CN 201710372816 A CN201710372816 A CN 201710372816A CN 108933107 A CN108933107 A CN 108933107A
Authority
CN
China
Prior art keywords
source
drain
ion
opening
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710372816.0A
Other languages
English (en)
Inventor
谢欣云
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710372816.0A priority Critical patent/CN108933107A/zh
Publication of CN108933107A publication Critical patent/CN108933107A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

一种半导体结构及其形成方法，其中方法包括：提供基底，所述基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；去除源漏掺杂区上的部分介质层，形成介质开口，所述介质开口底部暴露出源漏掺杂区的顶部表面；去除介质开口底部部分源漏掺杂区，在源漏掺杂区内形成源漏开口；在源漏开口的侧壁和底部表面形成金属硅化物层。所述方法能够降低半导体器件的接触电阻。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的不断发展，半导体器件的尺寸不断减小。随着半导体器件的尺寸缩小，MOS晶体管的接触电阻对于MOS晶体管以及整个半导体芯片的性能影响越来越大。为了提高半导体芯片的性能，需要降低MOS晶体管的接触电阻。而MOS晶体管的接触电阻中，由于源极、漏极的面积较小，与导电插塞之间的接触电阻较大，对MOS晶体管的性能影响较大，使得半导体器件的运行速度大大下降。
自对准硅化物的形成工艺在源极和漏极表面形成金属硅化物可以有效的降低源极、漏极与导电插塞之间的接触电阻。现有技术中自对准硅化物的形成工艺主要是通过蒸发或者溅射工艺在多晶硅表面形成金属层；然后进行退火处理，金属与衬底材料反应生成金属硅化物；然后去除未反应的金属层。
随着晶体管的尺寸进一步缩小，晶体管的接触电阻对晶体管性能的影响更加显著。由于晶体管源极、漏极与金属硅化物层之间的接触电阻占晶体管的接触电阻的主要部分，因此，需要进一步降低源极、漏极与金属硅化物层之间的接触电阻，以提高晶体管的接触电阻。
发明内容
本发明解决的技术问题是提供一种半导体结构的形成方法，以降低源极、漏极与金属硅化物层的接触电阻。
为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；去除部分介质层，形成介质开口，所述介质开口暴露出源漏掺杂区的顶部表面；去除介质开口底部的部分源漏掺杂区，在所述源漏掺杂内形成源漏开口；在所述源漏开口内形成金属硅化物层。
可选的，所述基底包括第一区和第二区；所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
可选的，所述源漏掺杂区包括：第一源漏掺杂区和第二源漏掺杂区，所述第一源漏掺杂区位于第一区的基底内，所述第二源漏掺杂区位于第二区的基底内；所述介质开口包括：第一介质开口和第二介质开口，所述第一介质开口位于第一源漏掺杂区上的介质层内，所述第二介质开口位于第二源漏掺杂区上的介质层内；所述源漏开口包括：第一源漏开口和第二源漏开口，所述第一源漏开口位于第一源漏掺杂区内，所述第二源漏开口位于第二源漏掺杂区内；所述金属硅化物层位于第一源漏开口和第二源漏开口内。
可选的，所述第一介质开口的形成步骤包括：去除部分第一区的介质层，形成第一介质开口，所述第一介质开口暴露出第一源漏掺杂区的顶部表面；所述第二介质开口的形成步骤包括：去除部分第二区的介质层，形成第二介质开口，所述第二介质开口暴露出第二源漏掺杂区的顶部表面。
可选的，所述第一源漏开口的形成步骤包括：去除第一介质开口底部部分第一源漏掺杂区，在所述第一源漏掺杂区内形成第一源漏开口；所述第二源漏开口的形成步骤包括：去除第二介质开口底部部分第二源漏掺杂区，在所述第二源漏掺杂区内形成第二源漏开口。
可选的，形成第一源漏开口的过程中，所述第一源漏掺杂区的去除量为第一源漏掺杂区沿垂直于基底表面的方向上的初始尺寸的1/4～3/4。
可选的，所述第二源漏开口的深度为：15纳米～30纳米。
可选的，所述第一源漏开口和第二源漏开口的形成工艺包括：各向异性干法刻蚀工艺。
可选的，所述金属硅化物层的形成步骤包括：在所述第一源漏开口和第二源漏开口内形成金属层；对所述金属层进行退火处理，在所述第一源漏开口和第二源漏开口内分别形成金属硅化物层。
可选的，所述金属层的材料包括：钛；所述金属硅化物层的材料包括：硅钛化合物。
可选的，形成第二源漏开口之后，在所述第二源漏开口内形成所述金属硅化物层之前，还包括：在所述第二源漏开口内形成改善层，所述改善层中掺杂第一离子，所述第一离子用于降低所述金属硅化物层与第二源漏掺杂区之间的肖特基势垒；所述改善层的材料包括硅锗；第一离子包括：锗离子或者硼离子。
可选的，所述改善层的厚度为15纳米～30纳米。
可选的，所述改善层的形成工艺包括：选择性外延工艺；所述选择性外延工艺的参数包括：反应气体包括硅源气体和第一锗源气体，所述硅源气体包括SiH4，所述硅源气体的流量为10标准毫升/分钟～100标准毫升/分钟，所述第一锗源气体包括GeH4，所述第一锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
可选的，第一离子的形成工艺包括：原位掺杂工艺；所述第一离子为锗离子时，所述原位掺杂工艺的参数包括：锗离子的掺杂浓度为40％～60％，第一离子源气体为第二锗源气体，第二锗源气体包括GeH4，所述第二锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
可选的，所述第一离子的形成工艺包括：原位掺杂工艺；第一离子为硼离子时，所述原位掺杂工艺的参数包括：硼离子的掺杂浓度为1.0e15原子数/平方厘米～4.0e15原子数/平方厘米，第一离子源气体为硼源气体，硼源气体包括BH4，硼源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
可选的，所述第一离子还包括：铝离子、或者镍离子和铂离子组合。
可选的，所述第一离子还包括：铝离子时，所述原位掺杂工艺的参数还包括：第一离子源气体还包括铝源气体，所述铝源气体包括(CH3)2AlH，所述铝源气体的流量为10标准毫升/分钟～50标准毫升/分钟，铝离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米。
可选的，所述第一离子还包括：镍离子和铂离子时，所述原位掺杂工艺的参数还包括：第一离子源气体还包括镍源气体和铂源气体，所述镍源气体包括Ni(MeC(NtBu)2)2，所述镍源气体的流量为10标准毫升/分钟～50标准毫升/分钟，所述铂源气体包括MeCpPtMe3，所述铂源气体的流量为10标准毫升/分钟～50标准毫升/分钟，镍离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米，铂离子的掺杂浓度为1.0e13原子数/平方厘米～5.0e13原子数/平方厘米。
可选的，形成所述金属硅化物层之后，还包括：在所述第一源漏开口内的金属硅化物层上形成第一导电插塞；在所述第二源漏开口内的金属硅化物层上形成第二导电插塞。
相应的，本发明还提供一种采用上述方法形成的一种半导体结构。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，形成所述介质开口之后，形成所述源漏开口。后续在所述源漏开口的侧壁和底部表面形成金属硅化物层。由于所述源漏开口位于源漏掺杂区内，因此，金属硅化物层与源漏掺杂区的接触面积增大，从而能够有效地降低金属硅化物层与源漏掺杂区之间的接触电阻。
进一步，所述第二区用于形成PMOS晶体管，所述金属硅化物层的材料包括钛的金属硅化物。在第二源漏开口内形成金属硅化物层之前，在所述第二源漏开口内形成改善层，所述改善层中掺杂第一离子，所述第一离子能够降低金属硅化物层与第二源漏掺杂区之间的肖特基势垒，从而有利于降低金属硅化物层与第二源漏掺杂区之间接触电阻。
进一步，所述第一离子还包括铝离子时，所述铝离子能够进一步降低金属硅化物层与第二源漏掺杂区的肖特基势垒。
进一步，所述第一离子还包括镍离子和铂离子时，所述镍离子和铂离子能够进一步降低金属硅化物层与第二源漏掺杂区的肖特基势垒。
本发明技术方案提供的半导体结构中，所述源漏开口位于源漏掺杂区内，使得位于源漏开口内的所述金属硅化物层与源漏开口侧壁和底部表面的源漏掺杂区的接触面积增大，有利于降低半导体器件的接触电阻。
附图说明
图1是一种半导体结构的形成方法的结构示意图；
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
正如背景技术所述，所述源极、漏极与导电插塞的接触电阻较大。
图1是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供所述基底100，所述基底100包括NMOS区和PMOS区，所述NMOS区基底100上具有第一栅极结构101，所述PMOS基底100上具有第二栅极结构102，所述第一栅极结构101两侧的基底100内具有第一源漏掺杂区103，所述第二栅极结构102两侧的基底100内具有第二源漏掺杂区104，所述基底100、第一栅极结构101、第二栅极结构102、第一源漏掺杂区103以及第二源漏掺杂区104上具有介质层105。
请继续参考图1，在所述第一源漏掺杂区103上的介质层105内形成第一介质开口106，所述第一介质开口106的底部暴露出所述第一源漏掺杂区103的顶部表面；在所述第二源漏掺杂区104上的介质层105内形成第二介质开口107，所述第二介质开口107的底部暴露出所述第二源漏掺杂区104的顶部表面。
请继续参考图1，在所述第一介质开口106底部的第一源漏掺杂区103的表面和所述第二介质开口107底部的第二源漏掺杂区104的表面形成金属硅化物层108。
形成所述金属硅化物层108之后，还包括：在所述第一介质开口106内金属硅化物层108上形成第一导电插塞；在所述第二介质开口107内的金属硅化物层108上形成第二导电插塞。
然而，采用上述方法制备的半导体结构性能较差，原因在于：
上述方法中，金属硅化物层108与第一源漏掺杂区103和第二源漏掺杂区104表面具有很好的粘合性，且金属硅化物层108具有较低的电阻率，使得金属硅化物层108被广泛应用于降低第一源漏掺杂区103与第一导电插塞的接触电阻、以及第二源漏掺杂区104与第二导电插塞的接触电阻。所述金属硅化物层108通常采用高熔点的金属与硅发生反应而熔合形成金属硅化物。
由于镍没有线宽效应，且具有较低的硅消耗、热预算和接触电阻，因此，采用镍与硅反应形成的镍的金属硅化物(NiSi)可作为金属硅化物层108的材料，所述金属硅化物层108能够降低第一源漏掺杂区103与第一导电插塞的接触电阻、以及第二源漏掺杂区104与第二导电插塞的接触电阻。
然而，随着半导体器件尺寸的不断减小，所述金属硅化物层108与第一源漏掺杂区103的接触面积、以及金属硅化物层108与第二源漏掺杂区104的接触面积均不断减小，使得镍的金属硅化物(NiSi)降低第一源漏掺杂区103与第一导电插塞的接触电阻、以及降低第二源漏掺杂区104与第二导电插塞的接触电阻的能力不够，使得第一源漏掺杂区103与第一导电插塞的接触电阻、以及第二源漏掺杂区104与第二导电插塞的接触电阻仍较大。
一种降低半导体器件接触电阻的方法是：采用钛的金属硅化物(TiSi)材料作为金属硅化物层108的材料。由于所述NMOS区的半导体为N型半导体，所述钛的金属硅化物与N型半导体接触时肖特基势垒较小，因此，采用钛的金属硅化物(TiSi)材料作为金属硅化物层108的材料时，第一源漏掺杂区103与金属硅化物层108之间的接触电阻较小。而PMOS区的半导体为P型半导体，所述钛的金属硅化物与P型半导体接触时肖特基势垒较大，因此，采用钛的金属硅化物(TiSi)材料作为金属硅化物层108的材料时，第二源漏掺杂区104与金属硅化物层108之间的接触电阻仍较大。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：去除部分介质层，形成所述介质开口；去除所述介质开口底部的部分源漏掺杂区，形成所述源漏开口；在所述源漏开口侧壁和底部表面形成金属硅化物层。所述方法中，所述金属硅化物层与源漏掺杂区的接触面积较大，有利于降低半导体器件的接触电阻。。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图2，提供基底200，所述基底200包括第一区Ⅰ和第二区Ⅱ，所述第一区Ⅰ基底200内具有第一源漏掺杂区201，所述第二区Ⅱ基底200上形成第二源漏掺杂区202，所述基底200、第一源漏掺杂区201以及第二源漏掺杂区202上具有介质层203。
所述基底200包括：衬底206以及位于衬底206上的鳍部207。
所述基底200的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成衬底206和位于衬底206上的鳍部207。
在本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述基底200还包括隔离结构(图中未标出)，所述隔离结构用于实现半导体不同器件之间的电绝缘。
所述第一区Ⅰ用于形成NMOS晶体管，所述第二区Ⅱ用于形成PMOS晶体管。
所述第一区Ⅰ基底200上具有第一栅极结构204，所述第二区Ⅱ基底200上具有第二栅极结构205。
所述第一源漏掺杂区201分别位于第一栅极结构204两侧的鳍部207内，所述第二源漏掺杂区202分别位于第二栅极结构205两侧的鳍部207内。
所述第一栅极结构204包括：位于第一区Ⅰ鳍部207部分侧壁和顶部表面的第一栅介质层(图中未示出)以及位于第一栅介质层上的第一栅极层(图中未示出)。
在本实施例中，所述第一栅介质层的材料包括：高K介质材料，所述高K介质材料是指介电常数大于3.9的材料，所述高K介质材料包括：氧化铪。在其他实施例中，所述第一栅介质层的材料包括：氧化硅。
在本实施例中，所述第一栅极层的材料包括：金属，例如：钨。在其他实施例中，所述第一栅极层的材料包括：硅。
所述第二栅极结构205包括：位于第二区Ⅱ鳍部207部分侧壁和顶部表面的第二栅介质层(图中未示出)以及位于第二栅介质层上的第一栅极层(图中未示出)。
在本实施例中，所述第二栅介质层的材料包括：高K介质材料，所述高K介质材料是指介电常数大于3.9的材料，所述高K介质材料包括：氧化铪。在其他实施例中，所述第二栅介质层的材料包括：氧化硅。
在本实施例中，所述第二栅极层的材料包括：金属，例如：钨。在其他实施例中，所述第二栅极层的材料包括：硅。
在本实施例中，所述第一源漏掺杂区201、第二源漏掺杂区202、第一栅极结构204、第二栅极结构205以及介质层203的形成步骤包括：在所述第一区Ⅰ基底200上形成第一伪栅结构(图中未示出)；在所述第二区Ⅱ基底200上形成第二伪栅结构(图中未示出)；在所述第一伪栅结构两侧的鳍部207内形成第一源漏掺杂区201；在所述第二伪栅结构两侧的鳍部207内形成第二源漏掺杂区202；形成所述第一源漏掺杂区201和第二源漏掺杂区202之后，在所述基底200、第一源漏掺杂区201和第二源漏掺杂区202上、以及第一伪栅结构和第二伪栅结构的侧壁形成第一介质层(图中未标出)，所述第一介质层的顶部表面暴露出第一伪栅结构和第二伪栅结构的顶部表面；去除所述第一伪栅结构，在所述第一介质层内形成第一开口；去除第二伪栅结构，在所述第一介质层内形成第二开口；在所述第一开口内形成第一栅极结构204；在所述第二开口内形成第二栅极结构205；形成所述第一栅极结构204和第二栅结构205之后，在所述基底200、第一源漏掺杂区201、第二源漏掺杂区202、第一栅极结构204以及第二栅极结构205上形成第二介质层。
所述第一伪栅结构包括：第一伪栅介质层以及位于第一伪栅介质层上的第一伪栅极层。所述第一伪栅介质层的材料包括：氧化硅；所述第一伪栅极层的材料包括：硅。
所述第二伪栅结构包括：第二伪栅介质层以及位于第二伪栅介质层上的第二伪栅极层。所述第二伪栅介质层的材料包括：氧化硅；所述第二伪栅极层的材料包括：硅。
所述第一源漏掺杂区201的形成步骤包括：在所述第一栅极结构204两侧的鳍部207内形成第一开口(图中未标出)；在所述第一开口内形成第一外延层；对所述第一外延层进行N型离子掺杂，形成所述第一源漏掺杂区201。
所述第一开口的形成工艺包括：各向异性干法刻蚀工艺。
所述第一外延层的形成工艺包括：选择性外延工艺；所述第一外延层的材料包括：碳化硅或者硅。
所述第二源漏掺杂区202的形成步骤包括：在所述第二栅极结构205两侧的鳍部207内形成第二开口(图中未标出)；在所述第二开口内形成第二外延层；对所述第二外延层进行P型离子掺杂，形成所述第二源漏掺杂区202。
所述第二开口的形成工艺包括：干法刻蚀工艺与湿法刻蚀工艺相结合。
所述第二外延层202的形成工艺包括：选择性外延工艺；所述第二外延层202的材料包括：硅锗或者硅。
所述介质层203包括：第一介质层和第二介质层。
所述第一介质层的材料包括：氧化硅；所述第一介质层的形成工艺包括：化学气相沉积工艺。
所述第二介质层的材料包括：氧化硅；所述第二介质层的形成工艺包括：化学气相沉积工艺。
在其他实施例中，所述第一源漏掺杂区、第二源漏掺杂区、第一栅极结构、第二栅极结构以及介质层的形成步骤包括：在所述第一区基底上形成第一栅极结构；在所述第二区基底上形成第二栅极结构；在所述第一栅极结构两侧的基底上形成第一源漏掺杂区；在所述第二栅极结构两侧的基底上形成第二源漏掺杂区；形成所述第一源漏掺杂区和第二源漏掺杂区之后，在所述基底、第一源漏掺杂区和第二源漏掺杂区上、以及第一栅极结构和第二栅极结构的侧壁和顶部表面形成介质层。
请参考图3，去除部分第一区Ⅰ介质层203，在所述第一区Ⅰ介质层203内形成第一介质开口208，所述第一介质开口208底部暴露出第一源漏掺杂201的顶部表面；去除部分第二区Ⅱ介质层203，在所述第二区Ⅱ介质层203内形成第二介质开口209，所述第二介质开口209底部暴露出第二源漏掺杂202的顶部表面。
形成第一介质开口208和第二介质开口209的工艺包括：各向异性干法刻蚀工艺。
所述第一介质开口208和后续形成第一源漏开口用于后续容纳第一导电插塞。
所述第二介质开口209和后续形成第二源漏开口用于后续容纳第二导电插塞。
请参考图4，去除第一介质开口208(见图3)底部部分第一源漏掺杂区201，在所述第一源漏掺杂区201内形成第一源漏开口210；去除第二介质开口209(见图3)底部部分第二源漏掺杂区202，在所述第二源漏掺杂区202内形成第二源漏开口211。
形成所述第一源漏开口210的工艺包括：各向异性干法刻蚀工艺，所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和Cl2，O2作为缓冲气体，其中HBr的流量为50标准毫升/分～1000标准毫升/分，Cl2的流量为50标准毫升/分～1000标准毫升/分，O2的流量为5标准毫升/分～20标准毫升/分，压强为5毫米汞柱压强～50毫米汞柱压强，功率为400瓦～750瓦，温度为40摄氏度～80摄氏度，偏置电压为100伏特～250伏特。
形成第一源漏开口210的过程中，所述第一源漏掺杂区201的去除量为第一源漏掺杂区201沿垂直于鳍部207表面的方向上的初始尺寸的1/4～3/4。
选择所述第一源漏掺杂区201的去除量的意义为：若所述第一源漏掺杂区201的去除量小于第一源漏掺杂区201沿垂直于鳍部207表面的方向上的初始尺寸的1/4，使得后续在第一源漏开口210内形成的金属硅化物层与第一源漏掺杂区201的接触面积仍较小，进而使得所述金属硅化物层与第一源漏掺杂区201的接触电阻仍较大，不利于提高NMOS晶体管的电学性能；若所述第一源漏掺杂区201的去除量大于第一源漏掺杂区201沿垂直于鳍部207表面的方向上的初始尺寸的3/4，使得第一源漏掺杂区201的去除量过大，使得剩余的第一源漏掺杂区201沿垂直于鳍部207顶部表面的方向上的尺寸过小，不利于提高半导体结构的性能。
所述第一源漏开口210位于第一源漏掺杂区201内，使得后续在所述第一源漏开口210内形成的金属硅化物层与第一源漏开口210侧壁和底部表面的第一源漏掺杂区201均接触，使得金属硅化物层与第一源漏掺杂区201的接触面积较大，使得所述金属硅化物层与第一源漏掺杂区201的接触电阻较小，有利于提高NMOS晶体管的电学性能。
所述第一源漏开口210和第一介质开口208用于后续容纳金属硅化物层以及位于金属硅化物层上的第一导电插塞。
所述第二源漏开口211的形成工艺包括：各向异性干法刻蚀工艺；所述各向异性干法刻蚀工艺的参数包括：刻蚀气体包括HBr和Cl2的混合气体，O2作为缓冲气体，其中HBr的流量为50标准毫升/分～1000标准毫升/分，Cl2的流量为50标准毫升/分～1000标准毫升/分，O2的流量为5标准毫升/分～20标准毫升/分，压强为5毫米汞柱压强～50毫米汞柱压强，功率为400瓦～750瓦，温度为40摄氏度～80摄氏度，偏置电压为100伏特～250伏特。
所述第二源漏开口211的深度为：15纳米～30纳米。
选择所述第二源漏开口211的深度的意义为：若所述第二源漏开口211的深度小于15纳米，使得后续在第二源漏开口211上形成的金属硅化物层与第二源漏掺杂区202的接触面积仍较小，使得所述金属硅化物层与第二源漏掺杂区202的接触电阻仍较大，不利于提高PMOS晶体管的性能；若所述第二源漏开口211的深度大于30纳米，使得第二源漏掺杂区202沿垂直于鳍部207表面的方向上的去除量过大，使得剩余的第二源漏掺杂区202沿垂直于鳍部207顶部表面方向上的尺寸过小，不利于提高半导体结构的性能。
所述第二源漏开口211和第二介质层209后续用于容纳改善层、位于改善层上的金属硅化物层以及位于金属硅化物层上的第二导电插塞。
形成所述第一源漏开口210和第二源漏开口211之后，在所述第一源漏开口210和第二源漏开口211的侧壁和底部表面形成金属硅化物层。
在本实施例中，形成所述第一源漏开口210和第二源漏开口211之后，在所述第二源漏开口211内形成金属硅化物层之前，还包括：在所述第二源漏开口211的侧壁和底部表面形成改善层。具体请参考图5至图6。
请参考图5，在所述第一介质开口208(见图3)和第一源漏开口210(见图4)内形成阻挡层212。
所述阻挡层212的形成步骤包括：在所述基底200、第一介质开口208、第二介质开口209、第一源漏开口210、第二源漏开口211以及介质层203上形成阻挡膜；去除位于第二介质开口209(见图3)和第二源漏开口211(见图4)内的阻挡膜，形成阻挡层212。
所述阻挡膜的材料包括：底部抗反射层材料。相应的，所述阻挡层212的材料包括：底部抗反射层材料。
后续在所述第二源漏开口211的侧壁和底部表面形成改善层时，所述阻挡层212用于保护第一源漏掺杂区201。
请参考图6，形成阻挡层212之后，在所述第二源漏开口211的侧壁和底部形成改善层213，所述改善层213中掺杂第一离子，所述第一离子包括：锗离子或者硼离子。
所述改善层213的材料包括硅锗。
所述改善层213的形成工艺包括：选择性外延工艺；所述选择性外延工艺的参数包括：反应气体包括硅源气体和第一锗源气体，所述硅源气体包括SiH4，所述硅源气体的流量为10标准毫升/分钟～100标准毫升/分钟，所述第一锗源气体包括GeH4，所述第一锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
所述第一离子用于降低后续形成的金属硅化物层与第二源漏掺杂区202之间的肖特基势垒，从而降低金属硅化物层与第二源漏掺杂区202之间的接触电阻。
所述第一离子的形成工艺包括：原位掺杂工艺。
所述第一离子为锗离子时，所述原位掺杂工艺的参数包括：锗离子的掺杂浓度为40％～60％，第一离子源气体为第二锗源气体，第二锗源气体包括GeH4，所述第二锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
选择所述锗离子的掺杂浓度的意义在于：若所述锗离子的掺杂浓度小于40％，使得改善层213降低后续在第二源漏开口211内形成的金属硅化物层与第二源漏掺杂区202的肖特基势垒的能力较弱，进而使得金属硅化物层与第二源漏掺杂区202的接触电阻仍较大，不利于提高PMOS晶体管的电学性能；若所述锗离子的掺杂浓度大于60％，工艺难度较大。
所述锗离子能够降低第二源漏掺杂区202与后续在第二源漏开口211内形成的金属硅化物层之间的肖特基势垒，进而能够降低金属硅化物层与第二源漏掺杂区202之间的接触电阻，有利于提高PMOS晶体管的电学性能。
所述第一离子为硼离子时，所述原位掺杂工艺的参数包括：硼离子的掺杂浓度为1.0e15原子数/平方厘米～4.0e15原子数/平方厘米，第一离子源气体为硼源气体，硼源气体包括BH4，硼源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
选择所述硼离子的掺杂浓度的意义在于：若所述硼离子的掺杂浓度小于1.0e15原子数/平方厘米，使得改善层213降低后续在第二源漏开口211内形成的金属硅化物层与第二源漏掺杂区202的肖特基势垒的能力较弱，进而使得金属硅化物层与第二源漏掺杂区202的接触电阻仍较大；若所述硼离子的掺杂浓度大于4.0e15原子数/平方厘米，工艺难度较大。
所述硼离子能够降低第二源漏掺杂区202与后续在第二源漏开口211内形成的金属硅化物层之间的肖特基势垒，进而能够降低金属硅化物与第二源漏掺杂区202之间的接触电阻。
在其它实施例中，所述第一离子还包括：铝离子，所述原位掺杂工艺的参数还包括：第一离子源气体还包括铝源气体，所述铝源气体包括(CH3)2AlH，所述铝源气体的流量为10标准毫升/分钟～50标准毫升/分钟，铝离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米。
所述铝离子能够进一步降低第二源漏掺杂区202与后续在第二源漏开口211内形成的金属硅化物层之间的肖特基势垒，使得金属硅化物层与第二源漏掺杂区202之间的接触电阻更低，有利于提高PMOS晶体管的电学性能。
在其它实施例中，所述第一离子还包括：镍离子和铂离子的组合，所述原位掺杂工艺的参数还包括：第一离子源气体还包括镍源气体和铂源气体，所述镍源气体包括Ni(MeC(NtBu)2)2，所述镍源气体的流量为10标准毫升/分钟～50标准毫升/分钟，所述铂源气体包括MeCpPtMe3，所述铂源气体的流量为10标准毫升/分钟～50标准毫升/分钟，镍离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米，铂离子的掺杂浓度为1.0e13原子数/平方厘米～5.0e13原子数/平方厘米。
所述镍离子和铂离子能够进一步降低第二源漏掺杂区202与后续在第二源漏开口211内形成的金属硅化物层之间的肖特基势垒，使得第二源漏掺杂区202与金属硅化物层之间的接触电阻更低，有利于提高PMOS晶体管的电学性能。
所述改善层213的厚度为：15纳米～30纳米。
选择所述改善层213的厚度的意义在于：若所述改善层213的厚度的小于15纳米，使得所述改善层213降低第二源漏掺杂区202与后续在所述第二源漏开口211内形成的金属硅化物层之间的肖特基势垒的能力较弱，进而使得金属硅化物层与第二源漏掺杂区202之间的接触电阻仍较大，不利于提高PMOS晶体管的电学性能；若所述改善层213的厚度大于30纳米，使得第二源漏开口211的深度较浅，使得第二源漏区202与后续在第二源漏开口211内形成的金属硅化物层之间的接触面积较小，进而使得第二源漏掺杂区202与金属硅化层之间的接触电阻较大，不利于提高PMOS晶体管的电学性能。
请参考图7，形成所述改善层213之后，去除所述阻挡层212，暴露出第一介质开口208(见图3)和第一源漏开口210(见图4)的侧壁和底部表面；去除所述阻挡层212之后，在所述第一源漏开口210(见图4)和第二源漏开口211(见图4)的侧壁和底部形成金属硅化物214。
去除所述阻挡层212的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺。
所述金属硅化物层214的形成步骤包括：在所述基底200和介质层203的顶部表面上、以及第一介质开口208、第二介质开口209、第一源漏开口210和第二源漏开口211内形成金属层；对所述金属层进行退火处理，在所述第一源漏开口210侧壁和底部、以及所述改善层213上形成金属硅化物层214；形成所述金属硅化物层214之后，去除未反应的金属层。
所述金属层的材料包括：钛、铝、锌、镍。
在上述退火处理的工艺条件下，所述金属层与所述改善层213、以及第一源漏开口210侧壁和底部的第一源漏掺杂区201发生反应，形成金属硅化物层214。
去除未反应的金属层的工艺包括：湿法刻蚀工艺。所述湿法刻蚀工艺采用的刻蚀液包括：磷酸、硝酸、乙酸的混合水溶液。
在其它实施例中，形成所述第一源漏开口210和第二源漏开口211之后，直接在第一源漏开口210和第二源漏开口211内形成金属硅化物层。
请参考图8，形成所述金属硅化物层214之后，在所述第一源漏开口210(见图4)内的金属硅化物层214上形成第一导电插塞215；在所述第二源漏开口211(见图4)内的金属硅化物层214上形成第二导电插塞216。
所述第一导电插塞215的材料为金属，所述金属包括：钨；所述第二导电插塞216的材料为金属，所述金属包括：钨。
相应的，还提供一种采用上述方法所形成的半导体结构。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底内具有源漏掺杂区，所述基底和源漏掺杂区上具有介质层；
去除源漏掺杂区上的部分介质层，形成介质开口，所述介质开口底部暴露出源漏掺杂区的顶部表面；
去除介质开口底部的部分源漏掺杂区，在所述源漏掺杂区内形成源漏开口；
在所述源漏开口侧壁和底部表面形成金属硅化物层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底包括第一区和第二区；所述第一区用于形成NMOS晶体管；所述第二区用于形成PMOS晶体管。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区包括：第一源漏掺杂区和第二源漏掺杂区，所述第一源漏掺杂区位于第一区的基底内，所述第二源漏掺杂区位于第二区的基底内；所述介质开口包括：第一介质开口和第二介质开口，所述第一介质开口位于第一源漏掺杂区上的介质层内，所述第二介质开口位于第二源漏掺杂区上的介质层内；所述源漏开口包括：第一源漏开口和第二源漏开口，所述第一源漏开口位于第一源漏掺杂区内，所述第二源漏开口位于第二源漏掺杂区内；所述金属硅化物层位于第一源漏开口和第二源漏开口内。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一介质开口的形成步骤包括：去除第一源漏掺杂区上的部分介质层，形成第一介质开口，所述第一介质开口底部暴露出第一源漏掺杂区的顶部表面；所述第二介质开口的形成步骤包括：去除第二源漏掺杂区上的部分介质层，形成第二介质开口，所述第二介质开口底部暴露出第二源漏掺杂区的顶部表面。
5.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一源漏开口的形成步骤包括：去除第一介质开口底部部分第一源漏掺杂区，在所述第一源漏掺杂区内形成第一源漏开口；所述第二源漏开口的形成步骤包括：去除第二介质开口底部部分第二源漏掺杂区，在所述第二源漏掺杂区内形成第二源漏开口。
6.如权利要求3所述的半导体结构的形成方法，其特征在于，形成第一源漏开口的过程中，所述第一源漏掺杂区的去除量为第一源漏掺杂区沿垂直于基底表面的方向上的初始尺寸的1/4～3/4。
7.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第二源漏开口的深度为：15纳米～30纳米。
8.如权利要求3所述的半导体结构的形成方法，其特征在于，所述第一源漏开口和第二源漏开口的形成工艺包括：各向异性干法刻蚀工艺。
9.如权利要求3所述的半导体结构的形成方法，其特征在于，金属硅化物层的形成步骤包括：在所述第一源漏开口和第二源漏开口内形成金属层；对所述金属层进行退火处理，在所述第一源漏开口内和第二源漏开口内分别形成金属硅化物层。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述金属层的材料包括：钛；所述金属硅化物层的材料包括：钛的金属硅化物。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成第二源漏开口之后，在所述第二源漏开口内形成所述金属硅化物层之前，还包括：在所述第二源漏开口内形成改善层，所述改善层中掺杂第一离子，所述第一离子用于降低所述金属硅化物层与第二源漏掺杂区之间的肖特基势垒；所述改善层的材料包括硅锗；第一离子包括：锗离子或者硼离子。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述改善层的厚度为15纳米～30纳米。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，所述改善层的形成工艺包括：选择性外延工艺；所述选择性外延工艺的参数包括：反应气体包括硅源气体和第一锗源气体，所述硅源气体包括SiH4，所述硅源气体的流量为10标准毫升/分钟～100标准毫升/分钟，所述第一锗源气体包括GeH4，所述第一锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
14.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一离子的形成工艺包括：原位掺杂工艺；所述第一离子为锗离子时，所述原位掺杂工艺的参数包括：锗离子的掺杂浓度为40％～60％，第一离子源气体为第二锗源气体，第二锗源气体包括GeH4，所述第二锗源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
15.如权利要求11所述的半导体结构的形成方法，其特征在于，所述第一离子的形成工艺包括：原位掺杂工艺；所述第一离子为硼离子时，所述原位掺杂工艺的参数包括：硼离子的掺杂浓度为1.0e15原子数/平方厘米～4.0e15原子数/平方厘米，第一离子源气体为硼源气体，硼源气体包括BH4，硼源气体的流量为20标准毫升/分钟～120标准毫升/分钟。
16.如权利要求14或15所述的半导体结构的形成方法，其特征在于，所述第一离子还包括：铝离子、或者镍离子和铂离子组合。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一离子还包括：铝离子时，所述原位掺杂工艺的参数还包括：第一离子源气体还包括铝源气体，所述铝源气体包括(CH3)2AlH，所述铝源气体的流量为10标准毫升/分钟～50标准毫升/分钟，铝离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一离子还包括：镍离子和铂离子时，所述原位掺杂工艺的参数还包括：第一离子源气体还包括镍源气体和铂源气体，所述镍源气体包括Ni(MeC(NtBu)2)2，所述镍源气体的流量为10标准毫升/分钟～50标准毫升/分钟，所述铂源气体包括MeCpPtMe3，所述铂源气体的流量为10标准毫升/分钟～50标准毫升/分钟，镍离子的掺杂浓度为1.0e13原子数/平方厘米～1.0e14原子数/平方厘米，铂离子的掺杂浓度为1.0e13原子数/平方厘米～5.0e13原子数/平方厘米。
19.如权利要求3所述的半导体结构的形成方法，其特征在于，形成所述金属硅化物层之后，还包括：在所述第一源漏开口内的金属硅化物层上形成第一导电插塞；在所述第二源漏开口内的金属硅化物层上形成第二导电插塞。
20.一种采用如权利要求1至19任一项方法所形成的半导体结构。
CN201710372816.0A 2017-05-24 2017-05-24 半导体结构及其形成方法 Pending CN108933107A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710372816.0A CN108933107A (zh) 2017-05-24 2017-05-24 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710372816.0A CN108933107A (zh) 2017-05-24 2017-05-24 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN108933107A true CN108933107A (zh) 2018-12-04

Family

ID=64450388

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710372816.0A Pending CN108933107A (zh) 2017-05-24 2017-05-24 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN108933107A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151607A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112563208A (zh) * 2019-09-26 2021-03-26 长鑫存储技术有限公司 半导体存储器及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法
CN102437088A (zh) * 2010-09-29 2012-05-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104867862A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 形成低电阻接触件的方法
CN106158747A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20160379980A1 (en) * 2004-03-30 2016-12-29 Samsung Electronics Co., Ltd. Low noise and high performance lsi device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1883040A (zh) * 2003-12-08 2006-12-20 英特尔公司 用于通过减少自对准硅化物界面电阻改善晶体管性能的方法
US20160379980A1 (en) * 2004-03-30 2016-12-29 Samsung Electronics Co., Ltd. Low noise and high performance lsi device
CN102437088A (zh) * 2010-09-29 2012-05-02 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104867862A (zh) * 2014-02-26 2015-08-26 台湾积体电路制造股份有限公司 形成低电阻接触件的方法
CN106158747A (zh) * 2015-03-30 2016-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112151607A (zh) * 2019-06-28 2020-12-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112151607B (zh) * 2019-06-28 2023-08-08 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112563208A (zh) * 2019-09-26 2021-03-26 长鑫存储技术有限公司 半导体存储器及其制备方法

Similar Documents

Publication Publication Date Title
CN105470132B (zh) 鳍式场效应管的形成方法
CN106920776B (zh) 鳍式晶体管的形成方法
CN107968118A (zh) 鳍式场效应管及其形成方法
CN104253046B (zh) 鳍式场效应晶体管及其形成方法
CN105280492B (zh) 半导体结构的形成方法
CN106486350B (zh) 半导体结构的形成方法
CN105336620B (zh) 半导体结构及其形成方法
CN106486375B (zh) 半导体结构的形成方法
CN109216454A (zh) 纳米线晶体管及其形成方法
CN106373924A (zh) 半导体结构的形成方法
CN108666219A (zh) 半导体器件及其形成方法
CN109427677A (zh) 半导体结构及其形成方法
CN102779843B (zh) 晶体管及其形成方法
CN104752216B (zh) 晶体管的形成方法
CN108933107A (zh) 半导体结构及其形成方法
CN105097537B (zh) 鳍式场效应管的形成方法
CN109727976A (zh) 半导体结构及其形成方法
CN109300845A (zh) 半导体结构及其形成方法
CN107346730A (zh) 改善半导体器件性能的方法
CN104347508B (zh) 半导体结构及其形成方法
CN109786249A (zh) 半导体器件及其形成方法
CN106158643B (zh) 晶体管的形成方法
CN109285888A (zh) 半导体结构及其形成方法
CN109728088A (zh) 半导体结构及其形成方法
CN103915344B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20181204