CN107346730A - 改善半导体器件性能的方法 - Google Patents

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Abstract

一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；形成覆盖所述栅极结构侧壁表面的第一侧墙；在所述第一侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。本发明位于栅极结构侧壁表面的第二侧墙的材料具有低k，且避免了形成源漏掺杂区的工艺对第二侧墙造成损伤，使得第二侧墙的材料性能稳定，从而形成的半导体器件的运行速率。

Description

改善半导体器件性能的方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种改善半导体器件性能的方法。
背景技术
随着半导体工艺技术的不断发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度，增加MOSFET场效应管的开关速度等好处。
然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
然而，现有技术形成的半导体器件的运行速率有待提高。
发明内容
本发明解决的问题是提供一种改善半导体器件性能的方法，提高形成的半导体器件的运行速率。
为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；形成覆盖所述栅极结构侧壁表面的第一侧墙；在所述第一侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。
可选的，所述第二侧墙还位于源漏掺杂区上方以及栅极结构顶部。
可选的，采用原子层沉积工艺形成所述第二侧墙。可选的，所述第二侧墙的材料为低k介质材料。可选的，所述第二侧墙的材料为掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。可选的，在形成所述层间介质层之前，还包括，形成覆盖所述第二侧墙表面的过渡层，所述过渡层的材料与所述第二侧墙的材料不同。
可选的，在形成所述层间介质层之前，还包括，形成覆盖所述过渡层表面的刻蚀停止层。可选的，所述过渡层的材料为氧化硅；所述刻蚀停止层的材料为氮化硅。可选的，所述第一侧墙的材料为氧化硅、氮化硅或氮氧化硅。可选的，所述第一侧墙包括偏移侧墙以及位于偏移侧墙侧壁表面的掩膜侧墙。
可选的，所述偏移侧墙的厚度为2nm～3nm；所述掩膜侧墙的厚度为3nm～6nm。
可选的，所述源漏掺杂区包括位于偏移侧墙两侧的基底内的轻掺杂源漏区、以及位于掩膜侧墙两侧的基底内的重掺杂源漏区。
可选的，形成所述源漏掺杂区以及第一侧墙的工艺步骤包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻掺源漏区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重掺杂源漏区。
可选的，所述重掺杂源漏区内形成有应力层。
可选的，所述应力层的材料为SiGe、SeGeB、SiB、SiC、SiCP或SiP。
可选的，形成所述重掺杂源漏区的工艺步骤包括：刻蚀位于所述掩膜侧墙两侧的部分厚度的基底，在所述基底内形成开口；形成填充满所述开口的应力层，在形成所述应力层的过程中采用原位自掺杂处理形成所述重掺杂源漏区；或者，在形成所述应力层后，对所述应力层进行掺杂处理形成所述重掺杂源漏区。
可选的，所述基底包括第一区域和第二区域，其中，第一区域为PMOS区域或NMOS区域，第二区域为PMOS区域或NMOS区域；所述栅极结构包括，位于第一区域基底表面的第一栅极结构，以及位于第二区域基底表面的第二栅极结构；所述源漏掺杂区包括，位于第一侧墙两侧的第一区域的基底内的第一源漏掺杂区，以及位于第一侧墙两侧的第二区域的基底内的第二源漏掺杂区。
可选的，形成所述第一侧墙、第二侧墙和第一源漏掺杂区、第二源漏掺杂区的工艺步骤包括：在所述第一栅极结构和第二栅极结构侧壁表面形成偏移侧墙；在所述偏移侧墙两侧的第一区域基底内形成第一轻掺杂源漏区；在所述偏移侧墙两侧的第二区域的基底内形成第二轻掺杂源漏区；形成覆盖所述偏移侧墙侧壁表面、第一轻掺杂源漏区表面、以及第二轻掺杂源漏区表面的掩膜层；刻蚀位于偏移侧墙两侧的第一区域的掩膜层以及部分厚度的基底的掩膜层，形成覆盖所述偏移侧墙侧壁表面的掩膜侧墙；在所述掩膜侧墙两侧的第一区域的基底内形成第一重掺杂源漏区；在所述掩膜侧墙两侧的第二区域的基底内形成第二重掺杂源漏区。
可选的，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。
可选的，所述栅极结构为伪栅；在形成所述层间介质层之后，还包括步骤，刻蚀去除所述栅极结构，在所述层间介质层内形成凹槽；形成填充满所述凹槽的实际栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的改善半导体器件性能的方法的技术方案中，在栅极结构侧壁表面形成第一侧墙，以第一侧墙为掩膜形成源漏掺杂区；在形成所述源漏掺杂区之后去除所述第一侧墙，接着在栅极结构侧壁表面形成第二侧墙，且第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数，因此形成的第二侧墙未经历前述形成源漏掺杂区的离子注入工艺或热退火处理工艺，使得第二侧墙的材料性质稳定，因此第二侧墙的材料始终具有较低的相对介电常数，因此栅极结构与位于栅极结构顶部的导电插塞构成的等效电容的电容值小，从而提高半导体器件的运行速率。
进一步，所述第二侧墙还位于源漏掺杂区上方以及栅极结构顶部，从而降低了形成第二侧墙的工艺难度，减小工艺步骤，节约了生产成本。
更进一步，采用原子层沉积工艺形成所述第二侧墙，提高第二侧墙的厚度均匀性以及台阶覆盖能力，继而提高第二侧墙对栅极结构侧壁的保护能力。
附图说明
图1至图11为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的运行速率有待提升。
经研究，半导体器件中栅极结构、位于栅极结构上方的导电插塞、以及位于栅极结构侧壁上的侧墙之间构成一个等效电容，半导体器件的运行速率与该等效电容的电容值成反比例关系。因此，降低所述等效电容的电容值，能够有效的提高半导体器件的运行速率。所述等效电容可以看作平板电容结构，侧墙为两平板之间的介电层，根据平板电容的电容值公式可知，所述等效电容的电容值与侧墙的材料的相对介电常数成正比例关系；为此，通过采用低k介质材料作为侧墙的材料，能够降低该等效电容的电容值。
进一步研究发现，由于半导体器件的形成工艺过程中包括多道离子注入工艺以及热退火工艺。在形成低k侧墙之后，所述低k侧墙暴露在多道离子注入工艺以及热退火工艺中，这将造成低k侧墙的材料性能发生变化，低k侧墙的材料的相对介电常数变大，因此上述等效电容的电容值变大，继而影响半导体器件的运行速率。
为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括，提供基底，所述基底表面形成有栅极结构；形成覆盖所述栅极结构侧壁表面的第一侧墙；在所述第一侧墙两侧的基底内形成源漏掺杂区；在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。
本发明中，在栅极结构侧壁表面形成第一侧墙，以第一侧墙为掩膜形成源漏掺杂区；在形成所述源漏掺杂区之后去除所述第一侧墙，接着在栅极结构侧壁表面形成第二侧墙，且第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数，因此形成的第二侧墙未经历前述形成源漏掺杂区的离子注入工艺或热退火处理工艺，使得第二侧墙的材料性质稳定，因此第二侧墙的材料始终具有较低的相对介电常数，因此栅极结构与位于栅极结构顶部的导电插塞构成的等效电容的电容值小，从而提高半导体器件的运行速率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11为本发明实施例提供的半导体器件形成过程的剖面结构示意图。
参考图1，提供基底。
以形成的半导体器件为CMOS器件为例，所述基底包括第一区域I和第二区域II，所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II的区域类型不同。本实施例中，所述第一区域I为NMOS区域，所述第二区域II为PMOS区域。在其他实施例中，所述第一区域为PMOS区域，第二区域为NMOS区域。在另一实施例中，所述基底还能够仅包括PMOS区域或NMOS区域，相应形成的半导体器件为PMOS管或NMOS管。
本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102。
在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。
所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。
本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。
所述基底还包括，位于衬底101表面的隔离层103，所述隔离层103覆盖鳍部102部分侧壁表面，且所述隔离层103顶部低于鳍部102顶部。所述隔离层103起到电隔离相邻鳍部102的作用，所述隔离层103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离层103的材料为氧化硅。
继续参考图1，在所述基底表面形成栅极结构。
本实施例中，在所述第一区域I基底表面形成第一栅极结构110，在所述第二区域II基底表面形成第二栅极结构120。具体的，所述第一栅极结构110位于第一区域I部分隔离层103表面，且横跨第一区域I鳍部102，还覆盖第一区域I鳍部102部分顶部表面和侧壁表面；所述第二栅极结构120位于第二区域II部分隔离层103表面，且横跨第二区域II鳍部102，还覆盖第二区域II鳍部102部分顶部表面和侧壁表面。
在一个实施例中，所述第一栅极结构110为伪栅结构(dummy gate)，后续会去除所述第一伪栅结构110，然后在所述第一栅极结构110所在的位置重新形成半导体器件的第一实际栅极结构，所述第一栅极结构110为单层结构或叠层结构，所述第一栅极结构110包括伪栅层，或者所述第一栅极结构110包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
在另一实施例中，所述第一栅极结构110还能够为半导体器件的实际栅极结构，所述第一栅极结构110包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
所述第二栅极结构120也能够为伪栅结构，或者为半导体器件的实际栅极结构。
本实施例中，以所述第一栅极结构110为伪栅结构，所述第二栅极结构120为伪栅结构作为示例。形成所述第一栅极结构110和第二栅极结构120的工艺步骤包括：在所述隔离层103表面形成伪栅膜，所述伪栅膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述伪栅膜表面形成硬掩膜层104，所述硬掩膜层104定义出待形成的第一栅极结构110和第二栅极结构120的图形；以所述硬掩膜层104为掩膜，图形化所述伪栅膜，在所述第一区域I隔离层103表面形成第一栅极结构110，在所述第二区域II隔离层103表面形成第二栅极结构120。
本实施例中，保留位于第一栅极结构110顶部表面以及第二栅极结构120顶部表面的硬掩膜层104，使得所述硬掩膜层104在后续工艺过程中相应对第一栅极结构110以及第二栅极结构120顶部起到保护作用。所述硬掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。
后续的工艺步骤包括，在所述栅极结构侧壁表面形成第一侧墙，在所述第一侧墙两侧的基底内形成源漏掺杂区。
参考图2，在所述栅极结构侧壁表面形成偏移侧墙105。
本实施例中，在所述第一栅极结构110侧壁表面以及第二栅极结构120侧壁表面形成偏移侧墙105。由于后续会刻蚀去除位于第一栅极结构110两侧的部分厚度的鳍部102，且刻蚀去除位于第二栅极结构120两侧的部分厚度的鳍部102，为此，为了节约工艺成本减小工艺步骤，所述偏移侧墙105除位于栅极结构侧壁表面外，还位于栅极结构顶部表面以及基底表面。具体的，在所述鳍部102顶部和侧壁表面、隔离层103表面、第一栅极结构110顶部和侧壁表面、以及第二栅极结构120顶部和侧壁表面形成所述偏移侧墙105。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述偏移侧墙105；所述偏移侧墙105的材料为氧化硅、氮化硅或氮氧化硅。
本实施例中，采用化学气相沉积工艺形成所述偏移侧墙105，所述偏移侧墙105的材料为氮化硅。所述偏移侧墙105的厚度为2nm～3nm。
在其他实施例中，所述偏移侧墙还可以仅覆盖于第一栅极结构和第二栅极结构侧壁表面，具体的，形成所述偏移侧墙的工艺步骤包括：形成覆盖所述栅极结构顶部和侧壁表面、以及基底表面的偏移侧墙膜；采用无掩膜刻蚀工艺回刻蚀所述偏移侧墙膜，刻蚀去除位于栅极结构顶部表面、以及基底表面的偏移侧墙膜，形成覆盖所述第一栅极结构侧壁表面和第二栅极结构侧壁表面的偏移侧墙，所述偏移侧墙还覆盖鳍部侧壁表面。
在形成所述偏移侧墙105之后，还包括步骤：对所述第一栅极结构110两侧的第一区域I鳍部102进行第一轻掺杂处理，在所述偏移侧墙105两侧的第一区域I基底内形成第一轻掺杂源漏区，所述第一轻掺杂处理的掺杂离子为N型离子；对所述第二栅极结构120两侧的第二区域II鳍部102进行第二轻掺杂处理，在所述偏移侧墙105两侧的第二区域II基底内形成第二轻掺杂源漏区，所述第二轻掺杂处理的掺杂离子为P型离子；接着，对所述基底进行热退火处理。
需要说明的是，本实施例中，位于第一区域I基底内的第一源漏掺杂区包括第一轻掺杂源漏区以及第一重掺杂源漏区，位于第二区域II基底内的第二源漏掺杂区包括第二轻掺杂源漏区以及第二重掺杂源漏区。在其他实施例中，位于第一区域基底内的第一源漏掺杂区仅包括第一重掺杂源漏区，位于第二区域基底内的第二源漏掺杂区仅包括第二重掺杂源漏区时，则可以省略前述形成偏移侧墙的工艺步骤，相应后续在栅极结构侧壁表面形成的第一侧墙为单层结构。
后续的工艺步骤包括：在所述偏移侧墙105侧壁表面形成掩膜侧墙；接着，在所述第一栅极结构110两侧的鳍部102内形成第一源漏掺杂区；在所述第二栅极结构120两侧的鳍部102内形成第二源漏掺杂区。本实施例掺杂中，以第一源漏掺杂区中形成有第一应力层，所述第二源漏掺杂区中形成有第二应力层作为示例。以下将结合附图进行详细说明。
参考图3，在所述基底上、偏移侧墙105表面以及栅极结构上形成掩膜层106。
具体到本实施例中，所述掩膜层106覆盖于偏移侧墙105表面。在其他实施例中，所述偏移侧墙仅覆盖第一栅极结构侧壁表面和第二栅极结构侧壁表面时，则所述掩膜层覆盖于鳍部表面、隔离层表面、栅极结构顶部表面以及偏移侧墙表面。
所述掩膜层106的作用包括；后续在刻蚀第一区域I部分厚度的鳍部102时，所述掩膜层106作为掩膜，使得形成的第一开口与前述形成的第一轻掺杂源漏区之间具有一定距离，避免第一轻掺杂区被完全刻蚀去除；并且，后续刻蚀第一区域I的掩膜层106形成掩膜侧墙，所述掩膜侧墙作为形成第一重掺杂源漏区的掩膜。后续在刻蚀第二区域II部分厚度的鳍部102时，所述掩膜层106作为掩膜，使得形成的第二开口与前述形成的第二轻掺杂源漏区之间具有一定距离，避免第二轻掺杂源漏区被完全刻蚀去除；并且，后续刻蚀第二区域II的掩膜层106形成掩膜侧墙，所述掩膜侧墙作为形成第二重掺杂源漏区的掩膜。
所述掩膜层106的材料与鳍部102的材料不同；所述掩膜层106的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述掩膜层106的材料为氮化硅，所述掩膜层106的厚度为3nm～6nm。
参考图4，刻蚀位于第二栅极结构120两侧的第二区域II部分厚度鳍部102，在所述第二区域II鳍部102内形成第一开口201。
本实施例中，在刻蚀形成所述第一开口201之前，还刻蚀位于第二区域II的掩膜层106，形成覆盖第二区域II偏移侧墙105侧壁的掩膜侧墙116。所述掩膜侧墙的厚度为3nm～6nm。
具体的，形成所述第一开口201的工艺步骤包括：形成覆盖第一区域I的第一图形层107，所述第一图形层107还覆盖部分第二区域II的掩膜层106，且暴露出位于第二栅极结构120两侧的部分掩膜层106表面；以所述第一图形层107为掩膜，刻蚀所述第二栅极结构120两侧的掩膜层106形成偏移侧墙116，接着刻蚀所述偏移侧墙116两侧的部分厚度的鳍部102，形成所述第一开口201。
在一个具体实施例中，采用各向异性刻蚀工艺刻蚀去除部分厚度的鳍部102，所述各向异性刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF4、SF6和Ar，CF4流量为50sccm至100sccm，SF6流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。
本实施例中，所述第一开口201的深度为10nm～40nm。
在形成所述第一开口201之后，去除所述第一图形层107。本实施例中，所述第一图形层107的材料为光刻胶，采用湿法去胶或灰化工艺去除所述第一图形层107。
参考图5，形成填充满所述第一开口201(参考图4)的第一应力层211。
本实施例中，所述第二区域II为PMOS区域，所述第一应力层211的材料为SiGe、SiB或SiGeB。
所述第一应力层211为第二区域II的沟道区提供压应力作用，从而提高第二区域II载流子迁移率。本实施例中，采用选择性外延工艺形成所述第一应力层211，在形成所述第一应力层211的过程中进行原位自掺杂处理，在掩膜侧墙116两侧的第二区域II鳍部102内形成第二重掺杂源漏区。接着，对所述基底进行热退火处理。
在其他实施例中，还可以在形成第一应力层之后，对所述第一应力层进行掺杂处理，在所述掩膜侧墙两侧的第二区域鳍部内形成第二重掺杂源漏区。
本实施例中，所述第二栅极结构侧壁的第一侧墙包括偏移侧墙105以及位于偏移侧墙105侧壁表面的掩膜侧墙116。在其他实施例中，所述第二栅极结构侧壁的第一侧墙还可以仅包括掩膜侧墙。
在形成所述第一应力层211之后，还可以对所述第一应力层211顶部表面进行氧化处理，在所述第一应力层211表面形成氧化层。
参考图6，刻蚀位于第一栅极结构110两侧的第一区域I部分厚度的鳍部102，在所述第一区域I鳍部102内形成第二开口202。
在刻蚀形成所述第二开口202之前，刻蚀位于第一区域I的掩膜层106，形成覆盖第一区域I的偏移侧墙105侧壁表面的掩膜侧墙116。
具体的，形成覆盖第二区域II的第二图形层108，所述第二图形层108还覆盖部分第一区域I的掩膜层106，且暴露出位于第一栅极结构110两侧的部分掩膜层106表面；以所述第二图形层108为掩膜，刻蚀所述第一栅极结构110两侧的掩膜层106形成掩膜侧墙116，继续刻蚀位于掩膜侧墙116两侧的部分厚度的鳍部102，形成所述第二开口202；接着，去除所述第二图形层108。
参考图7，形成填充满所述第二开口202(参考图6)的第二应力层212。
本实施例中，所述第一区域I为NMOS区域，所述第二应力层212的材料为SiCP、SiC或SiP。所述第二应力层212为第一区域I的沟道区提供拉应力作用，从而提高第一区域I载流子迁移率。本实施例中，采用选择性外延工艺形成所述第二应力层212，在形成所述第二应力层212的过程中进行原位自掺杂处理，在掩膜侧墙106两侧的第一区域I鳍部102内形成第一重掺杂源漏区。接着，对所述基底进行热退火处理。
在其他实施例中，还可以在形成第二应力层之后，对所述第二应力层进行掺杂处理，在所述掩膜侧墙两侧的第一区域鳍部内形成第一重掺杂源漏区。
本实施例中，所述第一栅极结构侧壁的第一侧墙包括偏移侧墙105以及位于偏移侧墙105侧壁表面的掩膜侧墙116。在其他实施例中，所述第一栅极结构侧壁的第一侧墙还可以仅包括掩膜侧墙。
在形成所述第二应力层212之后，还可以对所述第二应力层212顶部表面进行氧化处理，在所述第二应力层212表面形成氧化层。
参考图8，去除所述第一侧墙，暴露出栅极结构侧壁表面。
本实施例中，去除所述掩膜侧墙116(参考图7)以及偏移侧墙105(参考图7)，同时还刻蚀去除剩余掩膜层106(参考图7)，暴露出第一栅极结构110侧壁表面以及第二栅极结构120侧壁表面。
采用湿法刻蚀工艺，刻蚀去除所述掩膜侧墙116、偏移侧墙105以及剩余掩膜层106。本实施例中，所述掩膜侧墙116的材料为氮化硅，所述偏移侧墙105的材料为氮化硅，所述湿法刻蚀工艺采用的刻蚀液体为磷酸溶液。
在其他实施例中，在去除所述第一侧墙的过程中，还可以刻蚀去除位于栅极结构顶部的硬掩膜层。
参考图9，在所述暴露出的栅极结构侧壁表面形成第二侧墙301，所述第二侧墙301的材料的相对介电常数小于第一侧墙的材料的相对介电常数。
本实施例中，在所述暴露出的第一栅极结构110侧壁表面以及暴露出的第二栅极结构120侧壁表面形成第二侧墙301。
为了降低形成所述第二侧墙301的工艺难度，减少工艺步骤，本实施例中，所述第二侧墙301除位于第一栅极结构110侧壁表面和第二栅极结构120侧壁表面外，还位于源漏掺杂区上方以及栅极结构顶部上方。具体的，所述第二侧墙301位于第一源漏掺杂区表面、第一栅极结构110顶部表面、第二源漏掺杂区表面以及第二栅极结构120顶部表面。在其他实施例中，所述第二侧墙还可以仅覆盖第一栅极结构侧壁表面和第二栅极结构侧壁表面，形成所述第二侧墙的工艺步骤包括：形成覆盖第一源漏掺杂区、第二源漏掺杂区、第一栅极结构和第二栅极结构的第二侧墙膜；采用无掩膜刻蚀工艺，回刻蚀所述第二侧墙膜，刻蚀去除第一栅极结构顶部、第二栅极结构顶部、第一源漏掺杂区表面以及第二源漏掺杂区表面的第二侧墙膜，形成所述第二侧墙。
所述第二侧墙301的材料为低k介质材料，其中，低k介质材料指的是相对介电常数小于氧化硅相对介电常数的材料。所述第二侧墙301的材料为掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。
采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二侧墙301。本实施例中，采用原子层沉积工艺形成所述第二侧墙301，使得形成的第二侧墙301具有较高的台阶覆盖性(step-coverage)，第二侧墙301对第一栅极结构110与鳍部102之间拐角处、以及第二栅极结构120与鳍部102之间的拐角处的覆盖性好；并且，形成的所述第二侧墙301的厚度均匀性好，因此第一栅极结构110侧壁表面的第二侧墙301的厚度均匀，且第二栅极结构120侧壁表面的第二侧墙301的厚度均匀，使得第二侧墙301对第一栅极110以及第二栅极120的保护能力强。
所述第二侧墙301的厚度不宜过薄，否则第二侧墙301对第一栅极结构110和第二栅极结构120的保护能力弱；且为了满足器件小型化微型化的发展趋势，所述第二侧墙301的厚度也不宜过厚。本实施例中，所述第二侧墙301的厚度为2nm～6nm。
参考图10，形成覆盖所述第二侧墙301表面的过渡层302；形成覆盖所述过渡层302表面的刻蚀停止层303。
所述过渡层302的材料与所述第二侧墙301的材料不同。所述过渡层302的作用为，提高第二侧墙301与后续形成的层间介质层之间的粘附性，改善第二侧墙301与层间介质层之间的界面性能。本实施例中，所述过渡层302的材料为氧化硅，采用原子层沉积工艺形成所述过渡层302，所述过渡层302的厚度为1nm～3nm。
所述刻蚀停止层303的材料与后续形成的层间介质层的材料不同，在后续刻蚀层间介质层形成暴露出源漏掺杂区的接触通孔时，所述刻蚀停止层303起到刻蚀停止的作用，避免对源漏掺杂区造成过刻蚀损伤。本实施例中，所述刻蚀停止层303的材料为氮化硅，采用原子层沉积工艺形成所述刻蚀停止层303，所述刻蚀停止层303的厚度为3nm～10nm。
参考图11，形成覆盖所述源漏掺杂区以及第二侧墙301的层间介质层304。
本实施例中，形成所述层间介质层304的工艺步骤包括：在所述第一源漏掺杂区上方、第二源漏掺杂区上方、以及第二侧墙301上形成层间介质膜，所述层间介质膜顶部高于第一栅极结构110顶部以及第二栅极结构120顶部；对所述层间介质膜顶部表面进行平坦化处理，去除高于第一栅极结构110顶部以及第二栅极结构120顶部的层间介质膜，形成所述层间介质层304，且还去除位于第一栅极结构110顶部表面以及第二栅极结构120顶部表面的硬掩膜层104(参考图9)。
在去除高于第一栅极结构110顶部和第二栅极结构120顶部的层间介质膜时，还去除高于第一栅极结构110顶部的刻蚀停止层303、过渡层302以及第二侧墙301，去除高于第二栅极结构120顶部的刻蚀停止层303、过渡层302以及第二侧墙301。
本实施例中，所述层间介质层304的材料为氧化硅。
本实施例中，所述第一栅极结构110为伪栅结构，所述第二栅极结构120为伪栅结构，在形成所述层间介质层304之后，还包括步骤：刻蚀去除所述第一栅极结构110和第二栅极结构120，在所述第一区域I的层间介质层304内形成第一凹槽，在所述第二区域II的层间介质层304内形成第二凹槽；形成填充满所述第一凹槽的第一实际栅极结构；形成填充满所述第二凹槽的第二实际栅极结构。
后续的工艺步骤包括还包括，在所述第一实际栅极结构顶部表面形成第一导电插塞；在所述第二实际栅极结构顶部表面形成第二导电插塞。
本实施例中，在栅极结构侧壁表面形成第一侧墙，以第一侧墙为掩膜形成源漏掺杂区；在形成所述源漏掺杂区之后去除所述第一侧墙，接着在栅极结构侧壁表面形成第二侧墙，且第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数，因此形成的第二侧墙未经历前述形成源漏掺杂区的离子注入工艺或热退火处理工艺，使得第二侧墙的材料性质稳定，因此第二侧墙的材料始终具有较低的相对介电常数，因此栅极结构与位于栅极结构顶部的导电插塞构成的等效电容的电容值小，从而提高半导体器件的运行速率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种改善半导体器件性能的方法，其特征在于，包括：
提供基底，所述基底表面形成有栅极结构；
形成覆盖所述栅极结构侧壁表面的第一侧墙；
在所述第一侧墙两侧的基底内形成源漏掺杂区；
在形成所述源漏掺杂区之后，刻蚀去除所述第一侧墙，暴露出栅极结构侧壁表面；
在所述暴露出的栅极结构侧壁表面形成第二侧墙，所述第二侧墙的材料的相对介电常数小于第一侧墙的材料的相对介电常数；
形成覆盖所述源漏掺杂区以及第二侧墙的层间介质层。
2.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述第二侧墙还位于源漏掺杂区上方以及栅极结构顶部。
3.如权利要求1或2所述的改善半导体器件性能的方法，其特征在于，采用原子层沉积工艺形成所述第二侧墙。
4.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述第二侧墙的材料为低k介质材料。
5.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述第二侧墙的材料为掺碳氧化硅、掺氟氧化硅或掺硼氧化硅。
6.如权利要求1或2所述的改善半导体器件性能的方法，其特征在于，在形成所述层间介质层之前，还包括，形成覆盖所述第二侧墙表面的过渡层，所述过渡层的材料与所述第二侧墙的材料不同。
7.如权利要求6所述的改善半导体器件性能的方法，其特征在于，在形成所述层间介质层之前，还包括，形成覆盖所述过渡层表面的刻蚀停止层。
8.如权利要求7所述的改善半导体器件性能的方法，其特征在于，所述过渡层的材料为氧化硅；所述刻蚀停止层的材料为氮化硅。
9.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述第一侧墙的材料为氧化硅、氮化硅或氮氧化硅。
10.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述第一侧墙包括偏移侧墙以及位于偏移侧墙侧壁表面的掩膜侧墙。
11.如权利要求10所述的改善半导体器件性能的方法，其特征在于，所述偏移侧墙的厚度为2nm～3nm；所述掩膜侧墙的厚度为3nm～6nm。
12.如权利要求10所述的改善半导体器件性能的方法，其特征在于，所述源漏掺杂区包括位于偏移侧墙两侧的基底内的轻掺杂源漏区、以及位于掩膜侧墙两侧的基底内的重掺杂源漏区。
13.如权利要求12所述的改善半导体器件性能的方法，其特征在于，形成所述源漏掺杂区以及第一侧墙的工艺步骤包括：形成覆盖所述栅极结构侧壁表面的偏移侧墙；以所述偏移侧墙为掩膜，在所述偏移侧墙两侧的基底内形成轻掺杂源漏区；接着，在所述偏移侧墙侧壁表面形成掩膜侧墙；以所述掩膜侧墙为掩膜，在所述掩膜侧墙两侧的基底内形成重掺杂源漏区。
14.如权利要求12所述的改善半导体器件性能的方法，其特征在于，所述重掺杂源漏区内形成有应力层。
15.如权利要求14所述的改善半导体器件性能的方法，其特征在于，所述应力层的材料为SiGe、SeGeB、SiB、SiC、SiCP或SiP。
16.如权利要求14所述的改善半导体器件性能的方法，其特征在于，形成所述重掺杂源漏区的工艺步骤包括：刻蚀位于所述掩膜侧墙两侧的部分厚度的基底，在所述基底内形成开口；形成填充满所述开口的应力层，在形成所述应力层的过程中采用原位自掺杂处理形成所述重掺杂源漏区；或者，在形成所述应力层后，对所述应力层进行掺杂处理形成所述重掺杂源漏区。
17.如权利要求10所述的改善半导体器件性能的方法，其特征在于，所述基底包括第一区域和第二区域，其中，第一区域为PMOS区域或NMOS区域，第二区域为PMOS区域或NMOS区域；所述栅极结构包括，位于第一区域基底表面的第一栅极结构，以及位于第二区域基底表面的第二栅极结构；所述源漏掺杂区包括，位于第一侧墙两侧的第一区域的基底内的第一源漏掺杂区，以及位于第一侧墙两侧的第二区域的基底内的第二源漏掺杂区。
18.如权利要求17所述的改善半导体器件性能的方法，其特征在于，形成所述第一侧墙、第二侧墙和第一源漏掺杂区、第二源漏掺杂区的工艺步骤包括：在所述第一栅极结构和第二栅极结构侧壁表面形成偏移侧墙；在所述偏移侧墙两侧的第一区域基底内形成第一轻掺杂源漏区；在所述偏移侧墙两侧的第二区域的基底内形成第二轻掺杂源漏区；形成覆盖所述偏移侧墙侧壁表面、第一轻掺杂源漏区表面、以及第二轻掺杂源漏区表面的掩膜层；刻蚀位于偏移侧墙两侧的第一区域的掩膜层以及部分厚度的基底的掩膜层，形成覆盖所述偏移侧墙侧壁表面的掩膜侧墙；在所述掩膜侧墙两侧的第一区域的基底内形成第一重掺杂源漏区；在所述掩膜侧墙两侧的第二区域的基底内形成第二重掺杂源漏区。
19.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述基底包括：衬底、位于衬底表面的分立的鳍部、以及位于衬底表面以及鳍部部分侧壁表面的隔离层，其中，所述栅极结构横跨鳍部，且覆盖鳍部的部分顶部和侧壁表面，所述源漏掺杂区位于栅极结构两侧的鳍部内。
20.如权利要求1所述的改善半导体器件性能的方法，其特征在于，所述栅极结构为伪栅；在形成所述层间介质层之后，还包括步骤，刻蚀去除所述栅极结构，在所述层间介质层内形成凹槽；形成填充满所述凹槽的实际栅极结构。
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