CN113903807A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN113903807A
CN113903807A CN202010641663.7A CN202010641663A CN113903807A CN 113903807 A CN113903807 A CN 113903807A CN 202010641663 A CN202010641663 A CN 202010641663A CN 113903807 A CN113903807 A CN 113903807A
Authority
CN
China
Prior art keywords
source
material film
layer
forming
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010641663.7A
Other languages
English (en)
Inventor
韩秋华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202010641663.7A priority Critical patent/CN113903807A/zh
Publication of CN113903807A publication Critical patent/CN113903807A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种半导体结构及其形成方法，其中方法包括：刻蚀所述第二源漏掺杂材料膜，直至暴露出沟道材料膜表面，形成第二源漏掺杂层；在所述第二源漏掺杂层侧壁表面形成第二侧墙；以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜，使沟道材料膜形成初始沟道柱，使第一源漏掺杂材料膜形成初始第一源掺杂层；刻蚀暴露出的所述初始第一源漏掺杂层表面，形成第一源漏掺杂层，所述第一源漏掺杂层侧壁相对于初始沟道柱侧壁凹陷；在所述第一源漏掺杂层表面形成第一侧墙，所述第一侧墙能够对第一源漏掺杂层起到较好的保护作用，所述第二侧墙能够对第二源漏掺杂层起到较好的保护作用，从而有利于提高形成的半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体技术的发展，传统的平面式的金属-氧化物半导体场效应晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，它一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁的栅极结构，位于栅极结构两侧的鳍部中的源漏掺杂区。与平面式的金属-氧化物半导体场效应晶体管相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流。
随着半导体技术的进一步发展，集成电路器件的尺寸越来越小，传统的鳍式场效应晶体管在进一步增大工作电流方面存在限制。具体的，由于鳍部中只有靠近顶部表面和侧壁的区域用来作为沟道区，使得鳍部中用于作为沟道区的体积较小，这对增大鳍式场效应晶体管的工作电流造成限制。因此，提出了一种沟道栅极环绕(gate-all-around，简称GAA)结构的鳍式场效应晶体管，使得用于作为沟道区的体积增加，进一步的增大了沟道栅极环绕结构鳍式场效应晶体管的工作电流。
然而，现有技术中沟道栅极环绕结构鳍式场效应晶体管的性能有待提升。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。
为解决上述技术问题，本发明技术方案提供一种半导体结构，包括：基底；位于所述基底表面的第一源漏掺杂层，所述第一源漏掺杂层表面具有第一侧墙；位于所述第一源漏掺杂层顶部表面的沟道柱；位于所述沟道柱顶部表面的第二源漏掺杂层，所述第二源漏掺杂层侧壁表面具有第二侧墙。
可选的，所述第一源漏掺杂层包括：位于基底表面的第一源漏掺杂部和位于部分第一源漏掺杂部表面的第二源漏掺杂部；所述沟道柱位于所述第二源漏掺杂部顶部表面。
可选的，所述沟道柱沿垂直于沟道柱侧壁方向上具有第一宽度。
可选的，所述第二源漏掺杂层沿垂直于第二源漏掺杂层侧壁方向上具有第二宽度，且所述第一宽度小于第二宽度。
可选的，所述第二源漏掺杂部沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度，且所述第一宽度小于第三宽度。
可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
可选的，所述第一侧墙的厚度范围为5纳米至30纳米。
可选的，所述第二侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
可选的，所述第二侧墙的厚度范围为2纳米至20纳米。
可选的，所述沟道柱的材料包括：硅、硅锗或者碳化硅，所述第一源漏掺杂层的材料包括：硅、硅锗或者碳化硅，所述第二源漏掺杂层的材料包括：硅、硅锗或者碳化硅。
可选的，还包括：位于第二源漏掺杂层顶部表面的保护层。
可选的，还包括：位于沟道柱侧壁表面的栅极结构。
可选的，所述栅极结构还覆盖第一侧墙表面和第二侧墙的侧壁表面。
可选的，还包括：位于栅极结构顶部表面的第一插塞；位于第一源漏掺杂层顶部表面的第二插塞，所述第二插塞贯穿所述栅极结构；位于第二源漏掺杂层顶部表面的第三插塞。
可选的，还包括：位于第二侧墙上的介质层，所述介质层覆盖栅极结构表面，所述第一插塞位于所述介质层内，所述第二插塞位于所述介质层内，所述第三插塞位于所述介质层内。
相应的，本发明技术方案还提供一种半导体结构的形成方法，包括：提供基底；在所述基底表面形成第一源漏掺杂材料膜、位于第一源漏掺杂材料膜表面的沟道材料膜、以及位于沟道材料膜表面的第二源漏掺杂材料膜；刻蚀所述第二源漏掺杂材料膜，直至暴露出沟道材料膜表面，形成第二源漏掺杂层；在所述第二源漏掺杂层侧壁表面形成第二侧墙；以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜，使沟道材料膜形成初始沟道柱，使第一源漏掺杂材料膜形成初始第一源掺杂层；刻蚀暴露出的所述初始第一源漏掺杂层表面，形成第一源漏掺杂层，所述第一源漏掺杂层侧壁相对于初始沟道柱侧壁凹陷；在所述第一源漏掺杂层表面形成第一侧墙。
可选的，还包括：形成第二源漏掺杂材料膜之后，刻蚀所述第二源漏掺杂材料膜之前，在所述第二源漏掺杂材料膜表面形成第一硬掩膜材料膜和位于第一硬掩膜材料膜表面的第二硬掩膜材料膜；刻蚀所述第二源漏掺杂材料膜的方法包括：在所述第二硬掩膜材料膜表面形成图形化层，所述图形化层覆盖部分第二硬掩膜材料膜；以所述图形化层为掩膜，刻蚀所述第一硬掩膜材料膜、第二硬掩膜材料膜以及第二源漏掺杂材料膜，直至暴露出沟道材料膜表面，使第二硬掩膜材料膜形成第二硬掩膜层，使第一硬掩膜材料膜形成保护层，使第二源漏掺杂材料膜形成第二源漏掺杂层。
可选的，所述第二侧墙的形成方法包括：在所述沟道材料膜表面和第二源漏掺杂层表面形成第二侧墙材料膜；回刻蚀所述第二侧墙材料膜，直至暴露出第二源漏掺杂层顶部表面和的第二源漏掺杂层顶部表面，形成所述第二侧墙。
可选的，以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜的工艺为干法刻蚀工艺。
可选的，刻蚀暴露出的所述初始第一源漏掺杂层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
可选的，在所述第一源漏掺杂层表面形成第一侧墙的方法包括：在所述第一源漏掺杂层表面形成覆盖所述第一源漏掺杂层、初始沟道柱、第二源漏掺杂层、以及第二侧墙的第一侧墙材料膜；平坦化所述第一侧墙材料膜，直至暴露出保护层顶部表面，形成初始第一侧墙；刻蚀所述初始第一侧墙，暴露出初始沟道柱侧壁表面，形成所述第一侧墙。
可选的，刻蚀所述初始第一侧墙的工艺为各向同性干法刻蚀。
可选的，所述第一侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
可选的，所述第一侧墙的厚度范围为5纳米至30纳米。
可选的，所述第二侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
可选的，所述第二侧墙的厚度范围为2纳米至20纳米。
可选的，还包括：在所述第一侧墙表面形成栅极结构和介质层，所述栅极结构覆盖所述初始沟道柱侧壁表面，所述介质层覆盖所述栅极结构和第二侧墙表面。
可选的，所述栅极结构和介质层的形成方法包括：在所述第一侧墙表面形成覆盖所述初始沟道柱侧壁表面和第二源漏掺杂层表面的伪栅材料膜；刻蚀所述伪栅材料膜，直至暴露出第一侧墙表面，形成覆盖初始沟道柱的伪栅结构，所述伪栅结构的顶部表面低于所述第二源漏掺杂层的顶部表面；在所述第一侧墙表面形成介质层，所述介质层覆盖所述伪栅结构表面和第二侧墙表面；在所述介质层内形成第一开口，所述第一开口暴露出伪栅结构顶部表面；去除伪栅结构，在所述介质层内形成第二开口，所述第二开口与第一开口相连通；在所述第二开口内形成栅极结构。
可选的，在所述第二开口内形成栅极结构的方法包括：在所述第一开口和第二开口以及介质层表面形成界面材料膜；在所述界面材料膜表面形成栅介质材料膜；在所述栅介质材料膜表面形成栅极材料膜，所述栅极材料膜填充满所述第一开口和第二开口；平坦化所述界面材料膜、栅介质材料膜和栅极材料膜，直至暴露出介质层表面，在所述第一开口和第二开口内形成初始栅极结构；刻蚀所述初始栅极结构，直至暴露出第一开口底部表面，在所述第二开口内形成所述栅极结构。
可选的，还包括：形成第一侧墙之后，形成伪栅材料膜之前，在所述初始沟道柱侧壁表面形成阻挡层，所述阻挡层的材料和伪栅材料膜的材料不同；去除所述伪栅结构，在所述介质层内形成所述第二开口的过程中，所述第二开口暴露出阻挡层表面；去除所述阻挡层，暴露出所述初始沟道柱侧壁表面；刻蚀所述初始沟道柱，形成沟道柱；形成所述沟道柱之后，在所述第二开口内形成所述栅极结构。
可选的，所述阻挡层的材料为氧化硅；所述阻挡层的形成工艺为热氧化工艺。
可选的，还包括：在所述第一开口内形成第一插塞，所述第一插塞位于栅极结构顶部表面。
可选的，还包括：在所述栅极结构和介质层内形成第二插塞，所述第二插塞位于第一源漏掺杂层顶部表面；在所述介质层内形成第三插塞，所述第三插塞位于第二源漏掺杂层顶部表面与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构中，所述第一源漏掺杂层表面具有第一侧墙，所述第一侧墙能够对第一源漏掺杂层起到较好的保护作用，所述第二源漏掺杂层侧壁表面具有第二侧墙，所述第二侧墙能够对第二源漏掺杂层起到较好的保护作用，从而有利于提高形成的半导体结构的性能。
进一步，所述第一侧墙的厚度范围为5纳米至30纳米。选择所述厚度范围的第一侧墙的意义在于，若所述第一侧墙厚度小于5纳米，则所述第一侧墙不能充分对第一源漏掺杂层起到保护作用，不利于半导体结构的性能；若所述第一侧墙大于30纳米，在保证所述第一侧墙能够起到较好的保护作用的情况下，形成厚度较大的第一侧墙不利于提高器件集成度。
进一步，所述沟道柱沿垂直于沟道柱侧壁方向上具有第一宽度，所述第一源漏掺杂层沿垂直于第一源漏掺杂层侧壁方向上具有第二宽度，且所述第一宽度小于第二宽度，同时，所述第二源漏掺杂层沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度，且所述第一宽度小于第三宽度，即，所述沟道柱的尺寸较小，有利于提高栅极结构对沟道的控制，从而提高形成的半导体结构的性能。
本发明技术方案提供的半导体结构的形成方法中，通过在所述第一源漏掺杂层表面形成第一侧墙，所述第一侧墙通过沉积和刻蚀工艺，所述第一侧墙的质量较好且易于控制，使得所述第一侧墙能够对第一源漏掺杂层起到较好的保护作用，同理，通过在所述第二源漏掺杂层表面形成第二侧墙，所述第二侧墙通过沉积和刻蚀工艺，所述第二侧墙的质量较好且易于控制，使得所述第二侧墙能够对第二源漏掺杂层起到较好的保护作用，从而有利于提高形成的半导体结构的性能。
进一步，在形成伪栅材料膜之前，在所述初始沟道柱侧表面形成阻挡层，所述阻挡层用于保护初始沟道柱表面，减少在刻蚀伪栅材料膜形成伪栅结构以及在介质层内形成第一开口和第二开口的过程中，所述初始沟道柱受到刻蚀损伤，使初始沟道柱的尺寸保持较大，能够稳定位于第一源漏掺杂层和第二源漏掺杂层之间，从而提高工艺稳定性，提高良品率。
进一步，去除伪栅结构，形成第二开口之后，去除第二开口暴露出的阻挡层，暴露出初始沟道柱；刻蚀所述初始沟道柱，形成沟道柱，所述沟道柱的尺寸较小，有利于提高栅极结构对沟道的控制，从而提高形成的半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2至17是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
首先，对现有半导体结构的性能较差的原因结合附图进行详细说明，图1是一种半导体结构的结构示意图。
请参考图1，一种半导体结构包括：基底100；位于所述基底100表面的第一源漏掺杂层110；位于第一源漏掺杂层110表面的沟道柱120；位于沟道柱120表面的第二源漏掺杂层130；位于基底100表面的隔离层101，所述隔离层101覆盖部分第一源漏掺杂层110侧壁表面，第一源漏掺杂层110顶部表面高于所述隔离层101顶部表面；位于第一源漏掺杂层110暴露出的表面的第一侧墙140；位于所述第二源漏掺杂层130暴露出的表面的第二侧墙150；位于隔离层101上的栅极结构160，所述栅极结构160位于沟道柱120侧壁表面。
上述结构中，所述第一侧墙140用于保护所述第一源漏掺杂层110表面，所述第二侧墙150用于保护所述第二源漏掺杂层130表面。
然而，所述第一侧墙140是通过氧化所述第一源漏掺杂层110而形成，所述第二侧墙150是通过氧化第二源漏掺杂层130而形成。由于所述氧化过程难以精确控制，且形成的第一侧墙140和第二侧墙150的厚度较薄，质量较差，所述第一侧墙140无法对第一源漏掺杂层110起到充分的保护作用，所述第二侧墙150无法对第二源漏掺杂层130起到充分保护作用，导致所述半导体结构的性能仍较差。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：通过在所述第二源漏掺杂层侧壁表面形成第二侧墙；以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜，使沟道材料膜形成初始沟道柱，使第一源漏掺杂材料膜形成初始第一源掺杂层；在所述第一源漏掺杂层表面形成第一侧墙，所述第一侧墙和第二侧墙的质量较好且易于控制，使得第一侧墙能够对第一源漏掺杂层起到较好的保护作用，所述第二侧墙能够对第二源漏掺杂层起到较好的保护作用，从而有利于提高形成的半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至17是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
请参考图2，提供基底210。
所述基底210的材料包括硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以包括绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
在本实施例中，所述基底210的材料为硅。
请参考图3，在所述基底210表面形成第一源漏掺杂材料膜201、位于第一源漏掺杂材料膜201表面的沟道材料膜202、以及位于沟道材料膜202表面的第二源漏掺杂材料膜203。
所述第一源漏掺杂材料膜201的材料包括：硅、硅锗或者碳化硅，所述沟道材料膜202的材料包括：硅、硅锗或者碳化硅，所述第二源漏掺杂材料膜203的材料包括：硅、硅锗或者碳化硅。
在本实施例中，所述第一源漏掺杂材料膜201和沟道材料膜202的材料不同，所述第二源漏掺杂材料膜203和沟道材料膜202的材料不同。
具体的，所述第一源漏掺杂材料膜201的材料为硅锗，所述沟道材料膜202的材料为硅，所述第二源漏掺杂材料膜203为硅锗。
请继续参考图3，在所述第二源漏掺杂材料膜203表面形成第一硬掩膜材料膜211和位于第一硬掩膜材料膜表211面的第二硬掩膜材料膜212。
所述第一硬掩膜材料膜211和第二硬掩膜材料膜212的材料不同。
所述第一硬掩膜材料膜211的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅，在本实施例中，所述第一硬掩膜材料膜212的材料为氮化硅。
所述第一硬掩膜材料膜211的作用在于，一方面，后续用于形成保护层，从而保护第二源漏掺杂层的表面，一方面，用于图案转移的掩膜，提高图案转移的精确性。
所述第二硬掩膜材料膜212的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或氮氧化硅，在本实施例中，所述第二硬掩膜材料膜212的材料为氧化硅。
接着，刻蚀所述第二源漏掺杂材料膜203，直至暴露出沟道材料膜202表面，形成第二源漏掺杂层，具体形成第二源漏掺杂层的过程请参考图4至图5。
请参考图4，在所述第二硬掩膜材料膜212表面形成图形化层213，所述图形化层213覆盖部分第二硬掩膜材料膜212。
在本实施例中，所述图形化层213的材料为光刻胶。
请参考图5，以所述图形化层213为掩膜，刻蚀所述第一硬掩膜材料膜211、第二硬掩膜材料膜212以及第二源漏掺杂材料膜203，直至暴露出沟道材料膜202表面，使第二硬掩膜材料膜212形成第二硬掩膜层215，使第一硬掩膜材料膜211形成保护层214，使第二源漏掺杂材料膜203形成第二源漏掺杂层220。
刻蚀所述第一硬掩膜材料膜211、第二硬掩膜材料膜212以及第二源漏掺杂材料膜203的工艺包括：湿法刻蚀工艺和干法刻蚀工艺中的一种或者两种组合。
所述第二源漏掺杂层220沿垂直于第二源漏掺杂层220侧壁方向上具有第二宽度W2。
在本实施例中，形成所述第二源漏掺杂层220之后，去除所述图形化层213。
请参考图6，形成所述第二源漏掺杂层220之后，在所述第二源漏掺杂层220侧壁表面形成第二侧墙221。
所述第二侧墙221的形成方法包括：在所述沟道材料膜202表面和第二源漏掺杂层220表面形成第二侧墙材料膜；回刻蚀所述第二侧墙材料膜，直至暴露出沟道材料膜202顶部表面和的第二源漏掺杂层220顶部表面，形成所述第二侧墙221。
在本实施例中，所述第二源漏掺杂层220表面具有保护层214和位于保护层214表面的第二硬掩膜层215，所述第二侧墙材料膜还覆盖所述保护层214侧壁表面以及第二硬掩膜层214侧壁和顶部表面；回刻蚀所述第二侧墙材料膜，直至暴露出沟道材料膜202顶部表面和第二硬掩膜层215顶部表面。
所述述第二侧墙221的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。在本实施例中，所述第二侧墙221的材料为氮化硅。
所述第二侧墙221的厚度范围为2纳米至20纳米。
选择所述厚度范围的第二侧墙221的意义在于，若所述第二侧墙221厚度小于2纳米，则所述第二侧墙221不能充分对第二源漏掺杂层220起到保护作用，不利于半导体结构的性能；若所述第二侧墙221大于20纳米，则后续以第二侧墙221和第二源漏掺杂层220刻蚀沟道材料膜202时，形成的初始沟道柱230的宽度太大，从而加大了刻蚀初始沟道柱形成尺寸较小的沟道柱232的工艺时间。
通过在所述第二源漏掺杂层220表面形成第二侧墙221，所述第二侧墙221通过沉积和刻蚀工艺，所述第二侧墙221的质量较好且易于控制，使得所述第二侧墙221能够对第二源漏掺杂层220起到较好的保护作用，从而有利于提高形成的半导体结构的性能。
请参考图7，以所述第二侧墙221和第二源漏掺杂层220为掩膜，刻蚀所述沟道材料膜202和第一源漏掺杂材料膜201，使沟道材料膜202形成初始沟道柱230，使第一源漏掺杂材料膜201形成初始第一源掺杂层240。
以所述第二侧墙221和第二源漏掺杂层220为掩膜，刻蚀所述沟道材料膜202和第一源漏掺杂材料膜201的工艺为干法刻蚀工艺。
请参考图8，刻蚀暴露出的所述初始第一源漏掺杂层240表面，形成第一源漏掺杂层241，所述第一源漏掺杂层侧壁相对于初始沟道柱侧壁凹陷。
刻蚀暴露出的所述初始第一源漏掺杂层240的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
具体的，所述第一源漏掺杂层241包括：位于基底210表面的第一源漏掺杂部(图中未标示)和位于部分第一源漏掺杂部表面的第二源漏掺杂部(图中未标示)；所述初始沟道柱230位于所述第二源漏掺杂部顶部表面。
所述第二源漏掺杂部沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度W3。
所述第一源漏掺杂部用于通过后续形成的第二插塞与外围电路电连接。
接着，在所述第一源漏掺杂层241表面形成第一侧墙，具体形成所述第一侧墙的过程请参考图9至图10。
请参考图9，在所述第一源漏掺杂层241表面形成覆盖所述第一源漏掺杂层241、初始沟道柱230、第二源漏掺杂层220、以及第二侧墙221的第一侧墙材料膜(图中未示出)；平坦化所述第一侧墙材料膜，直至暴露出保护层214顶部表面，形成初始第一侧墙250。
所述第一侧墙材料膜为后续形成第一侧墙提供材料。
所述第一侧墙材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅，在本实施例中，所述第一侧墙材料膜的材料为氧化硅。
所述第一侧墙材料膜的形成工艺包括：第一侧墙材料膜的形成工艺包括：化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
在本实施例中，采用原子层沉积工艺形成所述第一侧墙材料膜，有利于提高形成的材料的致密性，从而有利于提高后续形成的第一侧墙的质量，使得第一侧墙能够充分对第一源漏掺杂层241起到保护作用。
请参考图10，刻蚀所述初始第一侧墙250，暴露出初始沟道柱220侧壁表面，形成所述第一侧墙251。
刻蚀所述初始第一侧墙的工艺为各向同性干法刻蚀。
所述第一侧墙251由刻蚀所述第一侧墙材料膜而形成，相应的，所述第一侧墙材料膜的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅，在本实施例中，所述第一侧墙251的材料为氧化硅。
所述第一侧墙251的厚度范围为5纳米至30纳米。
通过在所述第一源漏掺杂层241表面形成第一侧墙251，所述第一侧墙251通过沉积和刻蚀工艺，所述第一侧墙251的质量较好且易于控制，使得所述第一侧墙251能够对第一源漏掺杂层241起到较好的保护作用，有利于提高形成的半导体结构的性能。
请参考图11，形成所述第一侧墙251之后，在所述初始沟道柱230侧壁表面形成阻挡层231。
所述阻挡层231用于保护初始沟道柱230表面，保护所述初始沟道柱230受到后续刻蚀工艺的影响。
所述阻挡层231的厚度范围为1纳米至10纳米。
在本实施例中，所述阻挡层231的材料为氧化硅；所述阻挡层231的形成工艺为热氧化工艺。
所述半导体结构的形成方法还包括：形成所述第一侧墙251之后，在所述第一侧墙251表面形成栅极结构和介质层，所述栅极结构覆盖所述初始沟道柱230侧壁表面，所述介质层覆盖所述栅极结构和第二侧墙221表面。
具体的，在本实施例中，形成所述第一侧墙251和阻挡层231之后，形成所述栅极结构和介质层，具体形成所述栅极结构和介质层的过程请参考图12和图13。
请参考图12，在所述第一侧墙241表面形成覆盖所述初始沟道柱230侧壁表面和第二源漏掺杂层220表面的伪栅材料膜(图中未示出)；刻蚀所述伪栅材料膜，直至暴露出第一侧墙251表面，形成覆盖初始沟道柱230的伪栅结构260，所述伪栅结构260的顶部表面低于所述第二源漏掺杂层220的顶部表面。
具体的，在本实施例中，所述伪栅材料膜覆盖位于所述初始沟道柱230侧壁表面的阻挡层231表面，刻蚀后形成的伪栅结构260覆盖所述阻挡层231。
所述伪栅材料膜的材料和所述阻挡层231的材料不同。
所述伪栅结构为后续通过后栅工艺形成栅极结构占据空间。
在本实施例中，所述伪栅材料膜还覆盖所述第二侧墙221侧壁表面。
所述伪栅材料膜的材料包括：无定形硅、无定形碳、多晶硅、氧化硅、碳氧化硅或者碳氧氢化硅。在本实施例中，所述伪栅材料膜的材料为无定形硅。
请参考图13，形成所述伪栅结构260之后，在所述第一侧墙251表面形成介质层261，所述介质层261覆盖所述伪栅结构260表面和第二侧墙221表面。
所述介质层261为后续形成栅极结构、第一插塞、第二插塞以及第三插塞提供支撑。
所述介质层231的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅、氮氧化硅。在本实施例中，所述介质层231的材料为氧化硅。
请参考图14，在所述介质层261内形成第一开口271，所述第一开口271暴露出伪栅结构260顶部表面；去除伪栅结构260，在所述介质层261内形成第二开口272，所述第二开口272与第一开口271相连通。
所述第一开口271的形成方法包括：在所述介质层261表面形成掩膜层(图中未示出)，所述掩膜层暴露出部分介质层261表面；以所述掩膜层为掩膜，刻蚀所述介质层261，直至暴露出伪栅结构260顶部表面。
在本实施例中，去除所述伪栅结构260的工艺为湿法刻蚀工艺。
通过在形成伪栅材料膜之前，在所述初始沟道柱230侧表面形成阻挡层231，所述阻挡层231用于保护初始沟道柱230表面，减少在刻蚀伪栅材料膜形成伪栅结构260以及在介质层261内形成第一开口271和第二开口272的过程中，所述初始沟道柱230受到刻蚀损伤，使初始沟道柱230的尺寸保持较大，能够稳定位于第一源漏掺杂层241和第二源漏掺杂层220之间，从而提高工艺稳定性，提高良品率。
在本实施例中，去除所述伪栅结构260，在所述介质层261内形成所述第二开口272的过程中，所述第二开口272暴露出阻挡层231表面，后续形成栅极结构之前，还包括：形成沟道柱。
请参考图15，去除所述阻挡层231，暴露出所述初始沟道柱230侧壁表面；刻蚀所述初始沟道柱230，形成沟道柱232。
所述沟道柱232沿垂直于沟道柱232侧壁方向上具有第一宽度W1。
所述第二源漏掺杂层220沿垂直于第二源漏掺杂层220侧壁方向上具有第二宽度W2，所述第一宽度W1小于第二宽度W2。
所述第二源漏掺杂部沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度W3，所述第一宽度W1小于第三宽度W3。
所述第二开口272暴露出所述沟道柱232，从而后续在第二开口272内形成的栅极结构包围所述沟道柱232。
通过刻蚀所述初始沟道柱230，形成所述沟道柱232，所述沟道柱232的尺寸较小，有利于提高后续形成的栅极结构对沟道的控制，从而提高形成的半导体结构的性能。
请参考图16，在所述第二开口272内形成栅极结构280。
具体的，形成所述沟道柱280之后，在所述第二开口272内形成所述栅极结构280。
在所述第二开口272内形成栅极结构280的方法包括：在所述第一开口271和第二开口272以及介质层261表面形成界面材料膜(图中未示出)；在所述界面材料膜表面形成栅介质材料膜；在所述栅介质材料膜表面形成栅极材料膜，所述栅极材料膜填充满所述第一开口271和第二开口272；平坦化所述界面材料膜、栅介质材料膜和栅极材料膜，直至暴露出介质层261表面，在所述第一开口271和第二开口272内形成初始栅极结构(图中未示出)；刻蚀所述初始栅极结构，直至暴露出第一开口271底部表面，在所述第二开口272内形成所述栅极结构280。
所述界面材料膜的材料包括氧化硅。
所述栅介质材料膜的材料包括：氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝。在本实施例中，所述栅介质材料膜的材料为氧化铪。
所述栅极材料膜的材料包括：铜、钨、铝、钛、镍、氮化钛和氮化钽中的一种或多种组合。在本实施例中，所述栅介质材料膜的材料为钨。
请参考图17，在所述第一开口271内形成第一插塞291，所述第一插塞291位于栅极结构280顶部表面。
请继续参考图17，在所述栅极结构280和介质层261内形成第二插塞292，所述第二插塞292位于第一源漏掺杂层241顶部表面；在所述介质层261内形成第三插塞293，所述第三插塞293位于第二源漏掺杂层220顶部表面。
相应的，本发明实施例还提供一种采用上述方法形成的半导体结构，请继续参考图17，包括：基底210；位于所述基底210表面的第一源漏掺杂层241，所述第一源漏掺杂层241表面具有第一侧墙251；位于所述第一源漏掺杂层241顶部表面的沟道柱232；位于所述沟道柱232顶部表面的第二源漏掺杂层220，所述第二源漏掺杂层220侧壁表面具有第二侧墙221。
所述第一源漏掺杂层241表面具有第一侧墙251，所述第一侧墙251能够对第一源漏掺杂层241起到较好的保护作用，所述第二源漏掺杂层220侧壁表面具有第二侧墙221，所述第二侧墙221能够对第二源漏掺杂层220起到较好的保护作用，从而有利于提高形成的半导体结构的性能。
以下结合附图进行详细说明。
所述第一源漏掺杂层241包括：位于基底210表面的第一源漏掺杂部和位于部分第一源漏掺杂部表面的第二源漏掺杂部；所述沟道柱232位于所述第二源漏掺杂部顶部表面。
所述沟道柱232沿垂直于沟道柱232侧壁方向上具有第一宽度W1(图15中所示)。
所述第二源漏掺杂层220(图5中所示)沿垂直于第二源漏掺杂层220侧壁方向上具有第二宽度W2，且所述第一宽度W1小于第二宽度W2。
所述第二源漏掺杂部沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度W3(图8中所示)，且所述第一宽度W1小于第三宽度W3。
所述第一侧墙251的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。在本实施例中，所述第一侧墙251的材料为氧化硅。
所述第一侧墙251的厚度范围为5纳米至30纳米。
选择所述厚度范围的第一侧墙251的意义在于，若所述第一侧墙251厚度小于5纳米，则所述第一侧墙251不能充分对第一源漏掺杂层241起到保护作用，不利于半导体结构的性能；若所述第一侧墙251大于30纳米，在保证所述第一侧墙251能够起到较好的保护作用的情况下，形成厚度较大的第一侧墙251不利于提高器件集成度。
所述第二侧墙221的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。在本实施例中，所述第二侧墙221的材料为氮化硅。
所述第二侧墙221的厚度范围为2纳米至20纳米。
若所述第二侧墙221厚度小于2纳米，则所述第二侧墙221不能充分对第二源漏掺杂层220起到保护作用，不利于半导体结构的性能；若所述第二侧墙221大于20纳米，则后续以第二侧墙221和第二源漏掺杂层220刻蚀沟道材料膜202时，形成的初始沟道柱的宽度太大，从而加大了后续刻蚀初始沟道柱形成尺寸较小的沟道柱的工艺时间。
所述沟道柱232的材料包括：硅、硅锗或者碳化硅，所述第一源漏掺杂层241的材料包括：硅、硅锗或者碳化硅，所述第二源漏掺杂层220的材料包括：硅、硅锗或者碳化硅。
在本实施例中，所述沟道柱232和所述第一源漏掺杂层241的材料不同。
在本实施例中，所述第二源漏掺杂层220和所述沟道柱221的材料不同。
具体的，所述沟道柱232的材料为硅，所述第一源漏掺杂层241的材料为硅锗，所述第二源漏掺杂层220的材料为硅锗。
在本实施例中，所述半导体结构还包括：位于第二源漏掺杂层220顶部表面的保护层214。
在本实施例中，所述半导体结构还包括：位于沟道柱232侧壁表面的栅极结构280。
由于所述沟道柱232具有第一宽度W1，所述沟道柱232的尺寸较小，有利于提高栅极结构280对沟道的控制，从而提高形成的半导体结构的性能。
具体的，所述栅极结构280还覆盖第一侧墙251表面和第二侧墙221的侧壁表面。
在本实施例中，所述半导体结构还包括：位于栅极结构280顶部表面的第一插塞291；位于第一源漏掺杂层241顶部表面的第二插塞292，所述第二插塞292贯穿所述栅极结构280；位于第二源漏掺杂层220顶部表面的第三插塞293。
在本实施例中，所述半导体结构还包括：位于第一侧墙251表面的介质层261，所述介质层261覆盖栅极结构280表面，所述第一插塞291位于所述介质层261内，所述第二插塞292位于所述介质层261内，所述第三插塞位于所述介质层261内。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (33)

1.一种半导体结构，其特征在于，包括：
基底；
位于所述基底表面的第一源漏掺杂层，所述第一源漏掺杂层表面具有第一侧墙；
位于所述第一源漏掺杂层顶部表面的沟道柱；
位于所述沟道柱顶部表面的第二源漏掺杂层，所述第二源漏掺杂层侧壁表面具有第二侧墙。
2.如权利要求1所述的半导体结构，其特征在于，所述第一源漏掺杂层包括：位于基底表面的第一源漏掺杂部和位于部分第一源漏掺杂部表面的第二源漏掺杂部；所述沟道柱位于所述第二源漏掺杂部顶部表面。
3.如权利要求2所述的半导体结构，其特征在于，所述沟道柱沿垂直于沟道柱侧壁方向上具有第一宽度。
4.如权利要求3所述的半导体结构，其特征在于，所述第二源漏掺杂层沿垂直于第二源漏掺杂层侧壁方向上具有第二宽度，且所述第一宽度小于第二宽度。
5.如权利要求3所述的半导体结构，其特征在于，所述第二源漏掺杂部沿垂直于第二源漏掺杂部侧壁方向上具有第三宽度，且所述第一宽度小于第三宽度。
6.如权利要求1所述的半导体结构，其特征在于，所述第一侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
7.如权利要求1所述的半导体结构，其特征在于，所述第一侧墙的厚度范围为5纳米至30纳米。
8.如权利要求1所述的半导体结构，其特征在于，所述第二侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
9.如权利要求1所述的半导体结构，其特征在于，所述第二侧墙的厚度范围为2纳米至20纳米。
10.如权利要求1所述的半导体结构，其特征在于，所述沟道柱的材料包括：硅、硅锗或者碳化硅，所述第一源漏掺杂层的材料包括：硅、硅锗或者碳化硅，所述第二源漏掺杂层的材料包括：硅、硅锗或者碳化硅。
11.如权利要求1所述的半导体结构，其特征在于，还包括：位于第二源漏掺杂层顶部表面的保护层。
12.如权利要求1所述的半导体结构，其特征在于，还包括：位于沟道柱侧壁表面的栅极结构。
13.如权利要求12所述的半导体结构，其特征在于，所述栅极结构还覆盖第一侧墙表面和第二侧墙的侧壁表面。
14.如权利要求12所述的半导体结构，其特征在于，还包括：位于栅极结构顶部表面的第一插塞；位于第一源漏掺杂层顶部表面的第二插塞，所述第二插塞贯穿所述栅极结构；位于第二源漏掺杂层顶部表面的第三插塞。
15.如权利要求14所述的半导体结构，其特征在于，还包括：位于第二侧墙上的介质层，所述介质层覆盖栅极结构表面，所述第一插塞位于所述介质层内，所述第二插塞位于所述介质层内，所述第三插塞位于所述介质层内。
16.一种半导体结构的形成方法，其特征在于，包括：
提供基底；
在所述基底表面形成第一源漏掺杂材料膜、位于第一源漏掺杂材料膜表面的沟道材料膜、以及位于沟道材料膜表面的第二源漏掺杂材料膜；
刻蚀所述第二源漏掺杂材料膜，直至暴露出沟道材料膜表面，形成第二源漏掺杂层；
在所述第二源漏掺杂层侧壁表面形成第二侧墙；
以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜，使沟道材料膜形成初始沟道柱，使第一源漏掺杂材料膜形成初始第一源掺杂层；
刻蚀暴露出的所述初始第一源漏掺杂层表面，形成第一源漏掺杂层，所述第一源漏掺杂层侧壁相对于初始沟道柱侧壁凹陷；
在所述第一源漏掺杂层表面形成第一侧墙。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：形成第二源漏掺杂材料膜之后，刻蚀所述第二源漏掺杂材料膜之前，在所述第二源漏掺杂材料膜表面形成第一硬掩膜材料膜和位于第一硬掩膜材料膜表面的第二硬掩膜材料膜；刻蚀所述第二源漏掺杂材料膜的方法包括：在所述第二硬掩膜材料膜表面形成图形化层，所述图形化层覆盖部分第二硬掩膜材料膜；以所述图形化层为掩膜，刻蚀所述第一硬掩膜材料膜、第二硬掩膜材料膜以及第二源漏掺杂材料膜，直至暴露出沟道材料膜表面，使第二硬掩膜材料膜形成第二硬掩膜层，使第一硬掩膜材料膜形成保护层，使第二源漏掺杂材料膜形成第二源漏掺杂层。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二侧墙的形成方法包括：在所述沟道材料膜表面和第二源漏掺杂层表面形成第二侧墙材料膜；回刻蚀所述第二侧墙材料膜，直至暴露出第二源漏掺杂层顶部表面和的第二源漏掺杂层顶部表面，形成所述第二侧墙。
19.如权利要求16所述的半导体结构的形成方法，其特征在于，以所述第二侧墙和第二源漏掺杂层为掩膜，刻蚀所述沟道材料膜和第一源漏掺杂材料膜的工艺为干法刻蚀工艺。
20.如权利要求16所述的半导体结构的形成方法，其特征在于，刻蚀暴露出的所述初始第一源漏掺杂层的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
21.如权利要求17所述的半导体结构的形成方法，其特征在于，在所述第一源漏掺杂层表面形成第一侧墙的方法包括：在所述第一源漏掺杂层表面形成覆盖所述第一源漏掺杂层、初始沟道柱、第二源漏掺杂层、以及第二侧墙的第一侧墙材料膜；平坦化所述第一侧墙材料膜，直至暴露出保护层顶部表面，形成初始第一侧墙；刻蚀所述初始第一侧墙，暴露出初始沟道柱侧壁表面，形成所述第一侧墙。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，刻蚀所述初始第一侧墙的工艺为各向同性干法刻蚀。
23.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
24.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第一侧墙的厚度范围为5纳米至30纳米。
25.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二侧墙的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅或者氮氧化硅。
26.如权利要求16所述的半导体结构的形成方法，其特征在于，所述第二侧墙的厚度范围为2纳米至20纳米。
27.如权利要求16所述的半导体结构的形成方法，其特征在于，还包括：在所述第一侧墙表面形成栅极结构和介质层，所述栅极结构覆盖所述初始沟道柱侧壁表面，所述介质层覆盖所述栅极结构和第二侧墙表面。
28.如权利要求29所述的半导体结构的形成方法，其特征在于，所述栅极结构和介质层的形成方法包括：在所述第一侧墙表面形成覆盖所述初始沟道柱侧壁表面和第二源漏掺杂层表面的伪栅材料膜；刻蚀所述伪栅材料膜，直至暴露出第一侧墙表面，形成覆盖初始沟道柱的伪栅结构，所述伪栅结构的顶部表面低于所述第二源漏掺杂层的顶部表面；在所述第一侧墙表面形成介质层，所述介质层覆盖所述伪栅结构表面和第二侧墙表面；在所述介质层内形成第一开口，所述第一开口暴露出伪栅结构顶部表面；去除伪栅结构，在所述介质层内形成第二开口，所述第二开口与第一开口相连通；在所述第二开口内形成栅极结构。
29.如权利要求28所述的半导体结构的形成方法，其特征在于，在所述第二开口内形成栅极结构的方法包括：在所述第一开口和第二开口以及介质层表面形成界面材料膜；在所述界面材料膜表面形成栅介质材料膜；在所述栅介质材料膜表面形成栅极材料膜，所述栅极材料膜填充满所述第一开口和第二开口；平坦化所述界面材料膜、栅介质材料膜和栅极材料膜，直至暴露出介质层表面，在所述第一开口和第二开口内形成初始栅极结构；刻蚀所述初始栅极结构，直至暴露出第一开口底部表面，在所述第二开口内形成所述栅极结构。
30.如权利要求28所述的半导体结构的形成方法，其特征在于，还包括：形成第一侧墙之后，形成伪栅材料膜之前，在所述初始沟道柱侧壁表面形成阻挡层，所述阻挡层的材料和伪栅材料膜的材料不同；去除所述伪栅结构，在所述介质层内形成所述第二开口的过程中，所述第二开口暴露出阻挡层表面；去除所述阻挡层，暴露出所述初始沟道柱侧壁表面；刻蚀所述初始沟道柱，形成沟道柱；形成所述沟道柱之后，在所述第二开口内形成所述栅极结构。
31.如权利要求30所述的半导体结构的形成方法，其特征在于，所述阻挡层的材料为氧化硅；所述阻挡层的形成工艺为热氧化工艺。
32.如权利要求28所述的半导体结构的形成方法，其特征在于，还包括：在所述第一开口内形成第一插塞，所述第一插塞位于栅极结构顶部表面。
33.如权利要求27所述的半导体结构的形成方法，其特征在于，还包括：在所述栅极结构和介质层内形成第二插塞，所述第二插塞位于第一源漏掺杂层顶部表面；在所述介质层内形成第三插塞，所述第三插塞位于第二源漏掺杂层顶部表面。
CN202010641663.7A 2020-07-06 2020-07-06 半导体结构及其形成方法 Pending CN113903807A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010641663.7A CN113903807A (zh) 2020-07-06 2020-07-06 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010641663.7A CN113903807A (zh) 2020-07-06 2020-07-06 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN113903807A true CN113903807A (zh) 2022-01-07

Family

ID=79186623

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010641663.7A Pending CN113903807A (zh) 2020-07-06 2020-07-06 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN113903807A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107346730A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 改善半导体器件性能的方法
CN108735816A (zh) * 2017-04-19 2018-11-02 格芯公司 邻近垂直晶体管装置的底部源/漏区的气隙
CN109300789A (zh) * 2017-07-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190115479A1 (en) * 2017-10-13 2019-04-18 International Business Machines Corporation Vertical Tunnel FET with Self-Aligned Heterojunction
US20190140080A1 (en) * 2017-11-06 2019-05-09 International Business Machines Corporation Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
CN110265480A (zh) * 2019-05-28 2019-09-20 芯盟科技有限公司 半导体结构及其形成方法
CN111354641A (zh) * 2018-12-21 2020-06-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107346730A (zh) * 2016-05-05 2017-11-14 中芯国际集成电路制造(上海)有限公司 改善半导体器件性能的方法
CN108735816A (zh) * 2017-04-19 2018-11-02 格芯公司 邻近垂直晶体管装置的底部源/漏区的气隙
CN109300789A (zh) * 2017-07-25 2019-02-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20190115479A1 (en) * 2017-10-13 2019-04-18 International Business Machines Corporation Vertical Tunnel FET with Self-Aligned Heterojunction
US20190140080A1 (en) * 2017-11-06 2019-05-09 International Business Machines Corporation Fabrication of vertical field effect transistors with self-aligned bottom insulating spacers
CN111354641A (zh) * 2018-12-21 2020-06-30 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110265480A (zh) * 2019-05-28 2019-09-20 芯盟科技有限公司 半导体结构及其形成方法

Similar Documents

Publication Publication Date Title
CN113555285A (zh) 半导体结构的形成方法
CN110581173A (zh) 半导体结构及其形成方法
CN113809010A (zh) 半导体结构及其形成方法
CN113314605B (zh) 半导体结构及半导体结构的形成方法
CN113903808B (zh) 半导体结构及其形成方法
CN113838934B (zh) 半导体结构及其形成方法
CN113903807A (zh) 半导体结构及其形成方法
CN113851535A (zh) 半导体器件及其形成方法
CN113871351A (zh) 半导体结构及其形成方法
CN113363321A (zh) 半导体结构及其形成方法
CN113745112B (zh) 半导体器件的形成方法
CN113745113B (zh) 半导体器件及其形成方法
CN114068396B (zh) 半导体结构及其形成方法
CN113903805B (zh) 半导体结构及其形成方法
CN113224157B (zh) 半导体结构及其形成方法
CN114068700B (zh) 半导体结构及其形成方法
CN113314595B (zh) 半导体结构及半导体结构的形成方法
CN113113486B (zh) 半导体器件及其形成方法
US20050196912A1 (en) Planar pedestal multi gate device
CN117672974A (zh) 半导体结构的形成方法
CN117316874A (zh) 半导体结构的形成方法
CN114267593A (zh) 一种半导体结构的形成方法
CN115376921A (zh) 半导体结构及其形成方法
CN117672971A (zh) 半导体结构及其形成方法
TWI521709B (zh) 半導體結構及積體電路之製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination