CN113809010A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括分立的器件单元区，器件单元区包括多个沿第一方向间隔排布的子器件区，子器件区的基底上形成有一个或多个堆叠的沟道叠层，沟道叠层沿第二方向延伸，沿第一方向位于相邻子器件区的沟道叠层之间的基底作为边界区；在边界区的基底上，形成位于沟道叠层之间的介电墙；形成横跨沟道叠层和介电墙的伪栅；在基底上形成覆盖伪栅侧壁的层间介质层；去除伪栅形成栅极开口，并通过栅极开口去除牺牲层，形成通槽，相邻子器件区的通槽由介电墙隔离；对栅极开口和通槽进行填充，在子器件区上形成包围介电墙露出的沟道层的器件栅极。本发明实施例有利于提升半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体晶体管朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体晶体管目前正被广泛应用，因此随着半导体晶体管的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。
为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管，全包围栅极晶体管包括垂直全包围栅极晶体管和水平全包围栅极晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，利于提高半导体结构的性能和工艺制程良率。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，所述子器件区的基底上形成有一个或多个堆叠的沟道叠层，沟道叠层沿第二方向延伸，第二方向垂直于第一方向，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，沿第一方向位于相邻子器件区的沟道叠层之间的基底作为边界区；在所述边界区的基底上，形成沿第一方向位于沟道叠层之间的介电墙；形成横跨所述沟道叠层和介电墙的伪栅；在所述基底上形成覆盖所述伪栅侧壁的层间介质层；去除所述伪栅形成栅极开口，并通过所述栅极开口去除牺牲层，形成通槽，相邻所述子器件区的通槽由所述介电墙隔离；对所述栅极开口和通槽进行填充，在所述子器件区上形成包围介电墙露出的沟道层的器件栅极。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；沟道结构层，位于所述子器件区的基底上且与所述基底间隔设置，沟道结构层沿第二方向延伸，第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；沿第一方向，位于相邻所述子器件区的沟道结构层之间的基底作为边界区；介电墙，位于所述边界区的基底上，且沿第一方向位于沟道结构层之间；位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的部分顶部且包围所述子器件区的沟道层；层间介质层，位于所述基底上且覆盖所述器件栅极的侧壁。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，还在所述边界区的基底上，形成沿第一方向位于沟道叠层之间的介电墙，所述介电墙能够对相邻的子器件区的沟道叠层之间起到隔离的作用，且在通过栅极开口去除牺牲层以形成通槽的过程中，相邻的子器件区的通槽之间由所述介电墙相隔离，相邻的子器件区的沟道层之间由介电墙相隔离，从而通过形成所述介电墙，有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成所述介电墙，从而将相邻子器件区的通槽隔离、将相邻子器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔(Space)。
可选方案中，所述器件单元区包括沿第一方向间隔排布的第一子器件区和第二子器件区，第一子器件区的用于形成第一型晶体管，第二子器件区用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；形成所述器件栅极的步骤中，位于第一子器件区上的器件栅极为第一器件栅极，位于所述第二子器件区上的器件栅极为第二器件栅极；第一器件栅极和第二器件栅极用于形成不同类型的晶体管，通过形成介电墙，有利于防止形成第一器件栅极和第二器件栅极的过程互相影响，例如：形成第一器件栅极和第二器件栅极的步骤包括：形成第一功函数层，位于所述栅极开口的底部和侧壁且包围所述介电墙露出的沟道层；去除位于所述第二子器件区的第一功函数层，去除位于第二子器件区的第一功函数层的工艺包括各向同性的刻蚀工艺；所述介电墙位于所述第一子器件区和第二子器件区的沟道层之间、以及第一子器件区和第二子器件区的通槽之间，有利于防止第一子器件区的沟道层暴露在去除第二子器件区的第一功函数层的刻蚀环境中，从而有利于降低去除第二子器件区的第一功函数层的各向同性刻蚀工艺对第一子器件区的第一功函数层造成误刻蚀的概率，相应有利于保证第一子器件区的第一功函数层和第一器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙用于隔离所述第一型晶体管和第二型晶体管，还有利于使所述第一型晶体管和第二型晶体管之间实现更小的间隔。
附图说明
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，为了更好的适应晶体管尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。
但是，随着晶体管的尺寸越来越小，器件之间的间隔也越来越小，导致目前在基底上形成不同类型器件(例如：NMOS晶体管和PMOS晶体管)的全包围栅极晶体管的难度较大，工艺制程良率较低，所形成的晶体管的性能不佳。
具体地，形成NMOS晶体管的金属栅极和形成PMOS晶体管的金属栅极的步骤会互相影响，NMOS晶体管和PMOS晶体管的金属栅极采用不同类型的功函数层，NMOS晶体管采用N型功函数层，PMOS晶体管采用P型功函数层。
以先形成包围沟道层的P型功函数层为示例，在形成P型功函数层后，还需在PMOS区域上形成掩膜层，以掩膜层为掩膜去除位于NMOS区域的P型功函数层。由于P型功函数层全包围沟道层，因此通常采用各向同性的刻蚀工艺，去除位于NMOS区域的P型功函数层。当NMOS区域和PMOS区域的间隔越来越小时，PMOS区域的P型功函数层也会暴露在去除位于NMOS区域的P型功函数层的刻蚀环境中，各向同性的刻蚀工艺容易对PMOS区域的P型功函数层造成误刻蚀，这容易导致器件的性能较差，且生产制造良率低。
为了解决所述技术问题，本发明实施例提供的半导体结构的形成方法中，所述介电墙能够对相邻的子器件区的沟道叠层之间起到隔离的作用，且在通过栅极开口去除牺牲层以形成通槽的过程中，相邻的子器件区的通槽之间由所述介电墙相隔离，相邻的子器件区的沟道层之间由介电墙相隔离，从而通过形成所述介电墙，有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成所述介电墙，从而将相邻子器件区的通槽隔离、以及将相邻器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图1至图4，示出了沿第一方向的剖面示意图，提供基底10，包括分立的器件单元区，器件单元区包括多个沿第一方向间隔排布的子器件区，子器件区的基底10上形成有一个或多个堆叠的沟道叠层120(如图4所示)，沟道叠层120沿第二方向延伸，第二方向垂直于第一方向，每一个沟道叠层120包括牺牲层11和位于牺牲层11上的沟道层12，沿第一方向位于相邻子器件区的沟道叠层120之间的基底10作为边界区S。
基底10为制程提供平台。具体地，本实施例中，器件单元区包括两个子器件区，器件单元区包括沿第一方向间隔排布的第一子器件区I和第二子器件区II，也就是说，第一子器件区I的基底10用于形成第一型晶体管，第二子器件区II用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。
本实施例中，第一子器件区I的基底10用于形成第一型晶体管，第二子器件区II的基底10用于形成第二型晶体管。其中，第一型或第二型指的是晶体管的掺杂类型，也就是指晶体管中源漏掺杂层的掺杂类型。第一型晶体管和第二型晶体管的掺杂类型不同。作为一种示例，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。在其他实施例中，第二型晶体管为NMOS晶体管，第一型晶体管为PMOS晶体管。
在另一些实施例中，器件单元区还能够包括其他数量的子器件区，子器件区用于形成的器件的类型可以相同或不同，本发明在此不做限定。
本实施例中，基底10为立体型结构，基底10包括衬底100、以及分立于器件区I上的鳍部110。具体地，鳍部110分立于第一子器件区I和第二子器件区II的衬底100上。其他实施例中，基底还可以为平面型基底。
本实施例中，衬底100为硅衬底，鳍部110与衬底100的材料相同，鳍部110的材料为硅。相应地，本实施例中，沟道叠层120形成在鳍部110上，沟道叠层120与鳍部110的延伸方向相同。
一个或多个堆叠的沟道叠层120的堆叠方向垂直于衬底100表面。沟道叠层120为后续形成悬空间隔设置的沟道层12提供工艺基础。具体地，牺牲层11支撑沟道层12，从而后续去除牺牲层11后能够实现沟道层12的间隔悬空设置，牺牲层11还为形成金属栅极占据空间。沟道层12用于提供全包围栅极晶体管的导电沟道。
本实施例中，第一子器件区I和第二子器件区II的沟道层12的材料相同，第一子器件区I和第二子器件区II的牺牲层11的材料也相同。作为一种示例，沟道层12的材料为Si，牺牲层11的材料为SiGe。在后续去除牺牲层11的过程中，SiGe和Si的刻蚀选择比较高，所以通过将牺牲层11的材料设置为SiGe、将沟道层12的材料设置为Si的做法，能够有效降低牺牲层11的去除工艺对沟道层12的影响，从而提高沟道层12的质量，进而有利于改善器件性能。
其他实施例中，沟道层和牺牲层的材料还可以为其他类型的材料，例如：沟道层的材料为SiGe，牺牲层的材料为Si。在另一些实施例中，第一子器件区的沟道层和第二子器件区的沟道层的材料还能够不同，第一子器件区的牺牲层和第二子器件区的牺牲层的材料也能够不同。
本实施例中，沟道叠层120的数量为两个。在其他实施例中，沟道叠层还可以为其他数量。
边界区S用于定义相邻子器件区的边界。因此，边界区S上未设置有鳍部110和沟道叠层120。本实施例中，边界区S沿第一方向位于相邻的子器件区的沟道叠层120之间，后续在边界区S的基底10上形成介电墙，有利于使相邻的子器件区之间实现更小的间隔。
本实施例中，沿第一方向，相邻的子器件区的沟道叠层120与边界区S的基底10围成沟槽20。本实施例中，第一子器件区I的沟道叠层120、第二子器件区II的沟道叠层120与边界区S的基底10围成沟槽20。具体地，沿第一方向，第一子器件区I和第二子器件区II的沟道叠层120以及鳍部110与边界区S的衬底100围成沟槽20。
沿第一方向，相邻子器件区的沟道叠层120之间的距离不宜过小，否则边界区S的宽度过小，后续形成于边界区S的介电墙的宽度也过小，容易降低介电墙对邻子器件区的隔离作用，而且，还容易导致沟槽20的深宽比过大，容易增加后续在沟槽20中形成介电墙的难度，此外，边界区S的宽度过小，还容易增加对邻子器件区的边界进行精确控制的难度；相邻子器件区的沟道叠层120之间的距离也不宜过大，否则边界区S的宽度过大，不利用减小相邻子器件区之间的间隔，还容易占用过大的面积。为此，本实施例中，相邻子器件区的沟道叠层120之间的距离为5nm至30nm。相应地，沿第一方向，沟槽20的宽度为5nm至30nm。
以下结合附图对本实施例提供基底10的步骤进行详细说明。
如图1至图2所示，提供初始基底101(如图2所示)，包括衬底100以及凸出于衬底100的初始鳍部102，初始鳍部102上形成有一个或多个堆叠的初始沟道叠层103。本实施例中，初始鳍部102凸出于第一子器件区I、第二子器件区II和边界区S的衬底100。初始鳍部102用于经刻蚀工艺形成鳍部。
初始沟道叠层103用于经刻蚀工艺形成沟道叠层。
本实施例中，提供初始基底101的步骤包括：如图1所示，提供半导体层104、以及位于半导体层104上一个或多个堆叠的沟道材料叠层105；在沟道材料叠层105上形成硬掩膜材料层106；如图2所示，图形化硬掩膜材料层106，形成硬掩膜层107；以硬掩膜层107为掩膜，图形化沟道材料叠层105和半导体层104，使半导体层104形成衬底100和凸出于衬底100的初始鳍部102，使沟道材料叠层105形成位于初始鳍部102上的初始沟道叠层103。
作为一种示例，硬掩膜材料层106的材料为氮化硅。
硬掩膜层107用于作为图形化沟道材料叠层105和半导体层104的掩膜。
本实施例中，采用各向异性的干法刻蚀工艺，依次图形化硬掩膜材料层106、沟道材料叠层105和半导体层104。
如图3和图4所示，刻蚀位于边界区S的初始沟道叠层103和初始鳍部102，形成鳍部110和沟道叠层120。本实施例中，依次刻蚀位于边界区S的硬掩膜层107、初始沟道叠层103和初始鳍部102，形成鳍部110和沟道叠层120。
本实施例中，采用各向异性干法刻蚀工艺，刻蚀位于边界区S的初始沟道叠层103和初始鳍部102。各向异性的刻蚀工艺具有各向异性刻蚀的特性，有利于提高刻蚀的剖面控制性，相应有利于提高沟槽20的剖面形貌质量；而且，采用各向异性的干法刻蚀工艺，有利于进一步提高刻蚀的精度和效率，此外，还有利于使边界区S的宽度满足设计的要求。
以上形成衬底100、鳍部110和沟道叠层120的步骤仅作为一种示例。在其他实施例中，还能够采用其他的工艺步骤形成衬底、鳍部和沟道叠层，例如：提供基底的步骤包括：提供初始基底、以及位于初始基底上一个或多个堆叠的初始沟道叠层；图形化初始基底和初始沟道叠层，形成衬底和鳍部以及沟道叠层。通过在同一图形化步骤中，形成衬底和鳍部以及沟道叠层，有利于提高工艺整合度和工艺兼容性。
在另一些实施例中，形成方法还包括：提供基底的步骤中，沟道叠层的顶部上还形成有顶部牺牲层。通过使沟道叠层的顶部上形成有顶部牺牲层，从而使后续介电墙还形成于相邻子器件区的顶部牺牲层之间，使得介电墙的顶面高于沟道叠层的顶面，且在后续去除牺牲层的过程中还去除顶部牺牲层，从而在去除牺牲层和顶部牺牲层后，介电墙的顶面高于沟道层的顶部，介电墙高于沟道层的顶部的部分用于隔离后续形成的相邻器件栅极。顶部牺牲层的材料与牺牲层的材料相同。
如图3所示，本实施例中，在提供初始基底101后，刻蚀位于边界区S的初始沟道叠层103和初始鳍部102之前，半导体结构的形成方法还包括：在衬底100上形成初始隔离层125，覆盖初始鳍部102和初始沟道叠层103的侧壁。
初始隔离层125用于经后续刻蚀工艺形成隔离层。而且，本实施例中，在刻蚀位于边界区S的初始沟道叠层103和初始鳍部102之前，形成初始隔离层125，从而使得初始隔离层125能够对初始鳍部102和初始沟道叠层103的侧壁起到保护的作用。此外，后续步骤还包括：在边界区S的基底10上，形成沿第一方向位于沟道叠层120之间的介电墙；初始隔离层125覆盖初始鳍部102和初始沟道叠层103的侧壁，还有利于防止后续介电墙的材料形成第一子器件区I和第二子器件区II的衬底100上。综上，通过形成初始隔离层125，有利于将形成隔离层和形成沟道叠层120、鳍部110、以及形成介电墙的工艺步骤相整合，从而提高工艺整合度和工艺兼容性，还有利于简化工艺流程、缩短工艺周期。
作为一种示例，初始隔离层125的材料为氧化硅。
本实施例中，形成初始隔离层125的步骤包括：在衬底100上形成覆盖初始鳍部102、初始沟道叠层103和硬掩膜层107侧壁的隔离材料层(图未示)，隔离材料层还位于硬掩膜层107上；去除高于硬掩膜层107顶面的隔离材料层，剩余的隔离材料层用于作为初始隔离层125。
采用沉积工艺(例如：FCVD)，形成隔离材料层。本实施例中，采用平坦化工艺，例如：化学机械研磨工艺，去除高于硬掩膜层107顶面的隔离材料层。
参考图5至图6，在边界区S的基底10上，形成沿第一方向位于沟道叠层120之间的介电墙140。本实施例中，介电墙140形成于第一子器件区I的沟道叠层120和第二子器件区II的沟道叠层120之间。
介电墙140能够对相邻子器件区的沟道叠层120之间起到隔离的作用，且在后续通过栅极开口去除牺牲层11以形成通槽的过程中，相邻子器件区的通槽之间由介电墙140相隔离，相邻的子器件区的沟道层11之间由介电墙140相隔离，从而通过形成介电墙140，有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成介电墙140，从而将相邻子器件区的通槽隔离、将相邻子器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙140用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔。
具体地，介电墙140能够对第一子器件区I和第二子器件区II的沟道叠层120之间起到隔离的作用，且在后续通过栅极开口去除牺牲层11以形成通槽的过程中，第一子器件区I的通槽和第二子器件区II的通槽由介电墙140相隔离，第一子器件区I的沟道层12和第二子器件区II的沟道层12由介电墙140相隔离。而且，介电墙140用于隔离第一型晶体管和第二型晶体管，还有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
本实施例中，介电墙140形成在边界区S的衬底100上，且沿第一方向，介电墙140还形成于相邻子器件区的鳍部110之间。介电墙140还用于隔离相邻子器件区的鳍部110。
为此，介电墙140的材料为介电材料，从而保证介电墙140能够起到隔离的作用；而且，介电墙140选用与牺牲层11以及初始隔离层125具有刻蚀选择性的材料，从而在后续回刻蚀部分厚度的初始隔离层125的步骤中，初始隔离层125与介电墙140具有较大的刻蚀选择比，在后续去除牺牲层11的步骤中，牺牲层11与介电墙140具有较大的刻蚀选择比，有利于降低介电墙140受损的几率。介电墙140的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种。本实施例中，介电墙140的材料为氮化硅。
本实施例中，介电墙140填充于沟槽20中，沿第一方向，介电墙140的宽度为5nm至30nm。
作为一种示例，形成介电墙140的过程中，介电墙140的顶面与沟道叠层120的顶面相齐平。其他实施例中，介电墙顶面高于沟道叠层顶面。例如：当沟道叠层的顶部还形成有顶部牺牲层时，形成介电墙的步骤中，介电墙还形成于相邻子器件区的顶部牺牲层之间。相应地，在该实施例中，介电墙的顶面与顶部牺牲层的顶面相齐平。又例如：在提供基底的步骤中，沟道叠层的顶部上形成有硬掩膜层；形成介电墙的步骤中，介电墙还形成于相邻子器件区的硬掩膜层之间；形成方法还包括：在形成介电墙后，形成伪栅之前，去除硬掩膜层。
作为一种示例，形成介电墙140的步骤包括：如图5所示，在沟槽20中填充介电材料层135，介电材料层135还位于沟道叠层120的顶部上；如图6所示，去除位于沟道叠层120顶部上的介电材料层135，位于沟槽20中的剩余介电材料层135用于作为介电墙140。
形成介电材料层135的工艺包括化学气相沉积工艺和原子层沉积工艺中的一种或两种。本实施例中，介电材料层135还位于硬掩膜层170的顶部上。
本实施例中，去除位于沟道叠层120顶部上的介电材料层135的步骤中，去除硬掩膜层107和高于沟道叠层120顶部的初始隔离层125。去除硬掩膜层107，暴露出沟道叠层120顶面，为后续形成横跨沟道叠层120的伪栅做准备。
本实施例中，依次采用平坦化工艺(例如：化学机械研磨工艺)和刻蚀工艺，去除位于硬掩膜层107和高于沟道叠层120顶部的介电材料层135。其中，刻蚀工艺包括干法刻蚀和湿法刻蚀中的一种或两种工艺。
其他实施例中，在去除位于沟道叠层顶部上的介电材料层的步骤中，还可以不去除硬掩膜层。在该实施例中，以硬掩膜层顶面为停止位置，去除高于硬掩膜层的介电材料层。相应的，介电墙的顶面与硬掩膜层的顶面相齐平，硬掩膜层的顶面相应高于沟道叠层的顶面。
结合参考图7，在形成介电墙140后，形成伪栅之前，形成方法还包括：回刻蚀部分厚度的初始隔离层125，形成隔离层130，覆盖鳍部110的侧壁且露出沟道叠层120的侧壁。隔离层130用于隔离相邻鳍部110。隔离层130还用于隔离后续的器件栅极与衬底100。隔离层130露出沟道叠层120的侧壁，从而后续伪栅能够覆盖沟道叠层120的部分侧壁。
参考图8，形成横跨沟道叠层120和介电墙140的伪栅145。具体地，伪栅145覆盖沟道叠层120和介电墙140的部分顶部、以及介电墙140露出的沟道叠层120的部分侧壁。伪栅145用于为后续形成金属栅极占据空间位置。
本实施例中，伪栅145包括伪栅层。伪栅层的材料包括多晶硅。
伪栅145为条型结构，伪栅145沿第一方向延伸方向。本实施例中示意出的是在伪栅145的位置处，沿第一方向的剖面图示意图。
本实施例中，形成伪栅145的步骤包括：在沟道叠层120上形成栅极材料层(图未示)；在栅极材料层上形成栅极掩膜层(图未示)；以栅极掩膜层为掩膜，图形化栅极材料层，位于沟道叠层120的部分顶部和部分侧壁上的剩余栅极材料层作为伪栅145。其中，栅极掩膜层用于作为图形化栅极材料层的掩膜。本实施例中，栅极掩膜层的材料为氮化硅。
本实施例中，在形成伪栅145之前，形成方法还包括：在沟道叠层120的顶面和侧壁形成伪栅氧化层141。伪栅氧化层141用于保护沟道叠层120，伪栅氧化层141能够在后续去除伪栅145的步骤中作为停止层，有利于减小去除伪栅145的工艺对沟道叠层120造成的损伤，尤其是减小对沟道层12的损伤。
本实施例中，在形成伪栅145之后，形成方法还包括：在伪栅145侧壁形成侧墙150。侧墙150用于定义源漏掺杂层的形成区域，侧墙150还用于保护伪栅145侧壁。本实施例中，侧墙150为单层结构，侧墙150的材料为氮化硅。
在形成侧墙150后，形成方法还包括：在伪栅145两侧的子器件区的沟道叠层120中形成源漏掺杂层。本实施例中，第一子器件区I和第二子器件区II用于形成不同掺杂类型的晶体管，因此，在伪栅145两侧的第一子器件区I的沟道叠层120中形成第一源漏掺杂层(图未示)，在伪栅145两侧的第二子器件区II的沟道叠层120中形成第二源漏掺杂层(图未示)。相应地，沿第一方向，第一源漏掺杂层与第二源漏掺杂层被介电墙140相隔离。
第一源漏掺杂层和第二源漏掺杂层用于在器件工作时为沟道提供应力，从而提高载流子的迁移率。作为一种示例，第一子器件区I用于形成PMOS晶体管，第一源漏掺杂层包括掺杂有P型离子的应力层，应力层的材料为Si或SiGe；第二子器件区II用于形成NMOS晶体管，第二源漏掺杂层包括掺杂有N型离子的应力层，应力层的材料为Si或SiC。
本实施例中，第一源漏掺杂层和第二源漏掺杂层的材料不同，掺杂离子类型也不同，因此，分别在不同步骤中形成第一源漏掺杂层和第二源漏掺杂层。
继续参考图8，在基底10上形成覆盖伪栅145侧壁的层间介质层160。具体地，层间介质层160覆盖侧墙150的侧壁、第一源漏掺杂层和第二源漏掺杂层。层间介质层160用于实现相邻器件之间的电隔离。
本实施例中，层间介质层160的材料为氧化硅。本实施例中，形成层间介质层160的步骤包括：在伪栅145侧部的基底上形成介质材料层(图未示)，介质材料层还覆盖栅极掩膜层的顶部；去除高于伪栅145顶部的介质材料层，形成层间介质层160。其中，在去除高于伪栅145顶部的介质材料层的步骤中，还去除栅极掩膜层，从而暴露出伪栅145的顶部，为后续去除伪栅145做准备。
参考图9至图10，去除伪栅145形成栅极开口30，并通过栅极开口30去除牺牲层11，形成通槽40，相邻子器件区的通槽40由介电墙140隔离。从而后续在通槽40中形成器件栅极后，介电墙140能够隔离位于相邻子器件区的通槽40中的器件栅极。
本实施例中，第一子器件区I的通槽40和第二子器件区II的通槽40由介电墙140隔离。栅极开口30和通槽40用于为后续形成金属栅极提供空间位置。
本实施例中，形成通槽40后，第一子器件区I的通槽40和第二子器件区II的通槽40由介电墙140相隔离，第一子器件区I的沟道层12和第二子器件区II的沟道层12由介电墙140相隔离。后续形成位于第一子器件区I的第一器件栅极和位于第二子器件区II的第二器件栅极，从而通过形成介电墙140，有利于防止形成第一器件栅极和形成第二器件栅极的过程互相影响。
去除伪栅145的工艺包括干法刻蚀和湿法刻蚀中的一种或两种工艺。
本实施例中，在去除伪栅145后，去除牺牲层11之前，还去除伪栅氧化层141，从而暴露出沟道叠层120的顶面和侧壁，为去除牺牲层11做准备。
通槽40由相邻的沟道层12与介电墙140的侧壁围成，或者，通槽40由鳍部110、介电墙140的侧壁和与鳍部110相邻的沟道层12围成。
通槽40与栅极开口30相连通。本实施例中，采用湿法刻蚀工艺去除牺牲层11。具体的，沟道层12的材料为Si，牺牲层11的材料为SiGe，因此通过HCl蒸汽去除栅极开口30露出的牺牲层11，湿法刻蚀工艺对牺牲层11的刻蚀速率远大于对沟道层12和鳍部110的刻蚀速率。
牺牲层11在形成源漏掺杂层之后去除，去除牺牲层11后，沿沟道层12的延伸方向，沟道层12的两端与源漏掺杂层相连且悬空于栅极开口30内，为后续金属栅极能够包围沟道层12提供基础。去除牺牲层11后，沟道层12间隔设置，一个或多个间隔设置的沟道层12构成沟道结构层122，沟道结构层122位于基底10上且与基底10间隔设置。具体地，沟道结构层122位于鳍部110上且与鳍部110间隔设置。相邻子器件区的沟道结构层122由介电墙140隔离。
其他实施例中，当沟道叠层顶部上还形成有顶部牺牲层时，在去除牺牲层的步骤中，还去除顶部牺牲层。去除顶部牺牲层后，介电墙的顶部高于沟道结构层的顶部，介电墙高于沟道结构层的部分用于隔离相邻子器件区的器件栅极。另一些实施例中，当第一子器件区和第二子器件区的牺牲层材料不同时，相应在不同步骤中，分别去除第一子器件区的牺牲层和第二子器件区的牺牲层。
参考图11至14，对栅极开口30和通槽40进行填充，在子器件区上形成包围介电墙140露出的沟道层12的器件栅极。
本实施例中，沿第一方向，还在边界区S的基底10上形成介电墙140，介电墙140位于相邻子器件区的通槽40之间、以及相邻子器件区的沟道层12之间，有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成介电墙，从而将相邻子器件区的通槽隔离、以及将相邻器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙140用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔。
具体地，本实施例中，位于第一子器件区I上且包围介电墙140露出的沟道层12的器件栅极为第一器件栅极170，位于第二子器件区II上且包围介电墙140露出的沟道层12的器件栅极为第二器件栅极180。
介电墙140位于第一子器件区I和第二子器件区II的通槽40之间、位于第一子器件区I和第二子器件区II的沟道结构层122之间，有利于防止形成第一器件栅极170和形成第二器件栅极180的工艺步骤互相影响，有利于保证第一器件栅极170或第二器件栅极180的完整性，有利于提高生产良率和半导体结构的性能。
在器件工作时，器件栅极用于控制对应器件的导电沟道的开启或关断。本实施例中，第一器件栅极170用于控制第一型晶体管的导电沟道的开启或关断；第二器件栅极180用于控制第二型晶体管的导电沟道的开启或关断。
作为一种示例，介电墙140的顶面与沟道结构层122的顶面相齐平；形成器件栅极的过程中，器件栅极还延伸覆盖于介电墙140的部分顶面，相邻的器件栅极在介电墙140的上方相接触。具体地，第一器件栅极170还延伸覆盖于介电墙140的部分顶面，第二器件栅极180还延伸覆盖介电墙140的部分顶面，且第一器件栅极170和第二器件栅极180在介电墙140的上方相接触。
其他实施例中，当介电墙顶面高于沟道结构层顶面时，器件栅极覆盖沟道层露出的介电墙侧壁，且相邻器件栅极之间由介电墙隔离。具体地，第一器件栅极和第二器件栅极覆盖沟道层露出的介电墙侧壁，且第一器件栅极和第二器件栅极由介电墙隔离。另一些实施例中，当介电墙的顶面高于沟道结构层的顶面时，第一器件栅极还延伸覆盖于介电墙的部分顶面，第二器件栅极还延伸覆盖介电墙的部分顶面，且第一器件栅极和第二器件栅极在介电墙的上方相接触。
作为一种示例，器件单元区包括第一子器件区I和第二子器件区II，形成第一器件栅极170和第二器件栅极180的步骤包括：
如图11所示，形成第一功函数层75，位于栅极开口30的底部和侧壁且包围介电墙140露出的沟道层12。第一功函数层75用于调节第一型晶体管的功函数。本实施例中，第一型晶体管为PMOS晶体管，第一功函数层75材料为P型功函数材料，包括Ta、TiN、TaN、TaSiN和TiSiN中的一种或几种。
本实施例中，在形成第一功函数层75之前，形成方法还包括：形成栅介质层70，位于栅极开口30的底部和侧壁且包围介电墙140露出的沟道层12。
第一子器件区I的栅介质层70用于电隔离第一子器件区I的沟道层12与第一功函数层75、以及电隔离第一子器件区I的基底10与第一功函数层75。
本实施例中，栅介质层70的材料包括高k介质材料，例如：HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3。第一功函数层75形成在栅介质层70上。
如图12所示，去除位于第二子器件区II的第一功函数层75。本实施例中，采用各向同性的干法刻蚀工艺，去除位于第二子器件区II的第一功函数层75。由于第一功函数层75包围第二子器件区II的沟道层12，各向同性的干法刻蚀工艺具有各向同性刻蚀的特性，通过采用各向同性的刻蚀工艺，从而能够将包围第二子器件区II的沟道层12的第一功函数层75去除，且干法刻蚀工艺的刻蚀精度高、刻蚀控制性高。
去除位于第二子器件区II的第一功函数层75的步骤中，介电墙140位于第一子器件区I和第二子器件区II的沟道层12之间、以及第一子器件区I和第二子器件区II的通槽40之间，有利于防止第一子器件区I的沟道层12暴露在去除第二子器件区II的第一功函数层75的刻蚀环境中，从而有利于降低去除第二子器件区II的第一功函数层75的各向同性刻蚀工艺对第一子器件区I的第一功函数层75造成误刻蚀的概率，相应有利于保证第一子器件区I的第一功函数层75和第一器件栅极的完整性。
本实施例中，去除位于第二子器件区II的第一功函数层75的步骤包括：在第一功函数层75上形成填充第一子器件区I的栅极开口30和通槽40的掩膜层，作为第一掩膜层(图未示)，第一掩膜层露出位于第二子器件区II的第一功函数层75；以第一掩膜层为掩膜，去除位于第二子器件区II的第一功函数层75；去除第一掩膜层。
本实施例中，通过第一掩膜层和介电墙140，使第一子器件区I的栅极开口30和通槽40相对于第二子器件区II密封，从而有利于防止第一子器件区I的第一功函数层75暴露在去除第二子器件区II的第一功函数层75的环境中。
第一掩膜层的材料包括旋涂碳(Spin-On carbon，SOC)。旋涂碳的填充性能较好。去除第一掩膜层的工艺包括灰化工艺。
如图13所示，去除位于第二子器件区II的第一功函数层75后，形成第二功函数层85，位于第二子器件区II的栅极开口30侧壁和底部且包围第二子器件区II的沟道层12。第二功函数层85用于调节第二型晶体管的功函数。本实施例中，第二型晶体管为NMOS晶体管，第二功函数层85的材料为N型功函数材料，包括TiAl、TaAlN、TiAlN、MoN、TaCN和AlN中的一种或几种。
作为一种示例，形成第二功函数层85的步骤包括：形成功函数膜(图未示)，位于第二子器件区II的栅极开口30侧壁和底部且包围第二子器件区II的沟道层12，功函数膜还位于第一功函数层75上；在第一子器件区I上形成第二掩膜层(图未示)；以第二掩膜层为掩膜，去除位于第一子器件区I的功函数膜，形成第二功函数层85；去除第二掩膜层。
相应地，通过形成介电墙140和第二掩膜层，能够降低去除位于第一子器件区I的功函数膜的工艺对第二子器件区II的功函数膜造成误刻蚀的概率。
在其他实施例中，还能够不去除第一子器件区的功函数膜，相应的，第二功函数层还位于第一功函数层上。
如图14所示，在栅极开口30和通槽40中填充栅电极层90，第一子器件区I的栅电极层90和第一功函数层75用于形成第一器件栅极170，第二子器件区II的栅电极层90和第二功函数层85用于形成第二器件栅极180。
栅电极层90作为电极，用于实现第一器件栅极170与外部电路或其他互连结构之间的电连接，以及实现第二器件栅极180与外部电路或其他互连结构之间的电连接。栅电极层90的材料包括W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
相应的，本发明还提供一种半导体结构。参考图14，示出了本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底10，包括分立的器件单元区，器件单元区包括多个沿第一方向间隔排布的子器件区；沟道结构层122，位于子器件区的基底10上且与基底10间隔设置，沟道结构层122沿第二方向延伸，第二方向垂直于第一方向，沟道结构层122包括一个或多个间隔设置的沟道层12；沿第一方向，位于相邻子器件区的沟道结构层122之间的基底10作为边界区S；介电墙140，位于边界区S的基底10上，且沿第一方向位于沟道结构层122之间；位于子器件区的器件栅极，覆盖子器件区的沟道结构层122的部分顶部且包围子器件区的沟道层12；层间介质层160，位于基底10上且覆盖器件栅极的侧壁。
通过在半导体结构中设置介电墙140，介电墙140能够对相邻子器件区的沟道结构层122之间起到隔离的作用。而且，形成器件栅极的过程包括：对栅极开口和通槽进行填充，在子器件区上形成包围子器件区的沟道层12的器件栅极；通过形成介电墙140，还有利于防止在不同子器件区上形成对应的器件栅极的过程互相影响，例如：器件栅极包括功函数层，当不同子器件区用于形成不同类型的器件时，不同子器件区对应的器件栅极中的功函数层的材料不同，因此半导体结构的形成过程还包括去除一子器件区上的功函数层的步骤，通过形成介电墙140，从而将相邻子器件区的通槽隔离、将相邻子器件区的沟道层隔离，有利于降低在去除一子器件区上的功函数层的工艺对另一子器件区的沟道层或功函数层造成损伤的概率，相应有利于保证不同器件栅极的完整性，进而有利于提高半导体结构的性能和工艺制程良率；而且，介电墙用于隔离相邻的子器件区，还有利于使相邻的子器件之间实现更小的间隔(Space)。
基底10为形成Forksheet晶体管提供平台。本实施例中，器件单元区包括两个子器件区，即沿第一方向间隔排布的第一子器件区I和第二子器件区II，第一子器件区I的基底10用于形成第一型晶体管，第二子器件区II的基底10用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同。
作为一种示例，第一型晶体管为PMOS晶体管，第二型晶体管为NMOS晶体管。在其他实施例中，器件单元区还能够包括其他数量的子器件区，子器件区用于形成的器件类型可以相同或不同，本发明在此不做限定。
本实施例中，基底10包括衬底100以及分立于子器件区衬底100上的鳍部110。本实施例中，衬底100为硅衬底，鳍部110的材料为硅。
本实施例中，沟道结构层122位于鳍部110上且与鳍部110间隔设置。沟道结构层122的延伸方向与鳍部110的延伸方向相同。沟道层12用于提供全包围栅极晶体管的导电沟道。作为一种示例，第一子器件区I和第二子器件区II的沟道层12的材料相同。本实施例中，沟道层12的材料为Si。
边界区S用于定义相邻子器件区的边界。因此，本实施例中，边界区S上未设置有鳍部110和沟道结构层122。
半导体结构还包括：隔离层130，位于鳍部110侧部的衬底100上，隔离层130露出沟道结构层122。隔离层130用于对相邻鳍部110起到隔离作用。隔离层130还用于隔离器件栅极与衬底100。
介电墙140隔离相邻子器件区的沟道层12。本实施例中，介电墙140能够对第一子器件区I和第二子器件区II的沟道结构层122之间起到隔离的作用。
本实施例中，介电墙140用于隔离第一型晶体管和第二型晶体管，有利于使第一型晶体管和第二型晶体管之间实现更小的间隔。
本实施例中，介电墙140位于边界区S的衬底100上，且沿第一方向，介电墙140还位于相邻子器件区的鳍部110之间。介电墙140还用于隔离相邻子器件区的鳍部110。具体地，介电墙140还用于隔离第一子器件区I和第二子器件区I的鳍部110。
介电墙140的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅中的一种或多种。作为一种示例，介电墙140的材料为氮化硅。
本实施例中，沿第一方向，介电墙140的宽度为5nm至30nm。
作为一种示例，介电墙140的顶面与沟道结构层122的顶面相齐平。其他实施例中，介电墙顶面高于沟道结构层顶面。该实施例中，介电墙高于沟道结构层的部分位于相邻的器件栅极之间，从而隔离相邻的器件栅极。
本实施例中，位于第一子器件区I且包围沟道层12的器件栅极为第一器件栅极170，位于第二子器件区II上且沟道层12的器件栅极为第二器件栅极180。
在器件工作时，第一器件栅极170用于控制第一型晶体管的导电沟道的开启或关断；第二器件栅极180用于控制第二型晶体管的导电沟道的开启或关断。
具体地，本实施例中，第一器件栅极170和第二器件栅极180用于形成不同类型的晶体管，从而通过设置介电墙140，有利于防止形成第一器件栅极170和形成第二器件栅极180的过程互相影响。
作为一种示例，介电墙140的顶面与沟道结构层122的顶面相齐平；器件栅极还延伸覆盖于介电墙140的部分顶面，相邻的器件栅极在介电墙140的上方相接触。具体地，第一器件栅极170还延伸覆盖于介电墙140的部分顶面，第二器件栅极180还延伸覆盖介电墙140的部分顶面，且第一器件栅极170和第二器件栅极180在介电墙140的上方相接触。
在其他实施例中，当介电墙的顶面高于沟道结构层的顶面时，器件栅极覆盖介电墙的侧壁且露出介电墙的顶部，从而使相邻子器件区的器件栅极通过介电墙隔离。具体地，第一器件栅极和第二器件栅极覆盖沟道层露出的介电墙侧壁，且露出介电墙的顶部；第一器件栅极和第二器件栅极由介电墙隔离。在另一些实施例中，当介电墙的顶面高于沟道结构层的顶面时，器件栅极还能够延伸覆盖于介电墙的部分顶面，相邻子器件区的器件栅极在介电墙的上方相接触。具体地，第一器件栅极和第二器件栅极还能够分别延伸覆盖于介电墙的部分顶面，第一器件栅极和第二器件栅极还能够在介电墙的上方相接触。
第一器件栅极170包括第一功函数层75，位于第一子器件区I的基底10上且包围介电墙140露出的沟道层12。
第一功函数层75用于调节第一型晶体管的功函数。本实施例中，第一型晶体管为PMOS晶体管，第一功函数层75的材料为P型功函数材料。
第二器件栅极180包括第二功函数层85，位于第二子器件区II的基底10上且包围介电墙14露出的沟道层12。
第二功函数层85用于调节第二型晶体管的功函数。本实施例中，第二型晶体管为NMOS晶体管，第二功函数层85的材料为N型功函数材料。
半导体结构还包括：栅介质层70，位于基底10的顶面与第一功函数层75之间、沟道层12与第一功函数层75之间、基底10的顶面与第二功函数层85之间、以及沟道层12与第二功函数层85之间。栅介质层70用于电隔离第一子器件区I的沟道层12与第一功函数层75、以及电隔离第一子器件区I的基底10与第一功函数层75，栅介质层70还用于隔离第二子器件区I的沟道层12与第二功函数层85、以及第二子器件区I的基底10与第二功函数层85。
半导体结构还包括：栅电极层90，位于第一子器件区I的第一功函数层75上以及第二子器件区I的第二功函数层85上。
第一子器件区I的栅电极层90和第一功函数层75用于形成第一器件栅极170，第二子器件区II的栅电极层90和第二功函数层85用于形成第二器件栅极180。栅电极层90作为电极，用于实现器件栅极(第一器件栅极170或第二器件栅极180)与外部电路或其他互连结构之间的电连接。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区，子器件区的基底上形成有一个或多个堆叠的沟道叠层，沟道叠层沿第二方向延伸，第二方向垂直于第一方向，每一个沟道叠层包括牺牲层和位于牺牲层上的沟道层，沿第一方向位于相邻子器件区的沟道叠层之间的基底作为边界区；
在所述边界区的基底上，形成沿第一方向位于沟道叠层之间的介电墙；
形成横跨所述沟道叠层和介电墙的伪栅；
在所述基底上形成覆盖所述伪栅侧壁的层间介质层；
去除所述伪栅形成栅极开口，并通过所述栅极开口去除牺牲层，形成通槽，相邻所述子器件区的通槽由所述介电墙隔离；
对所述栅极开口和通槽进行填充，在所述子器件区上形成包围介电墙露出的沟道层的器件栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述器件单元区包括沿第一方向间隔排布的第一子器件区和第二子器件区，第一子器件区的基底用于形成第一型晶体管，第二子器件区的基底用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；
形成所述器件栅极的步骤中，位于第一子器件区上且包围介电墙露出的沟道层的器件栅极为第一器件栅极，位于第二子器件区上且包围介电墙露出的沟道层的器件栅极为第二器件栅极。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述基底包括衬底、以及分立于子器件区的衬底上的鳍部；
所述沟道叠层形成在所述鳍部上；
所述介电墙形成在所述边界区的衬底上，且沿第一方向，所述介电墙还形成于相邻所述子器件区的鳍部之间。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：提供初始基底，包括衬底以及凸出于所述衬底的初始鳍部，所述初始鳍部上形成有一个或多个堆叠的初始沟道叠层；刻蚀位于所述边界区的初始沟道叠层和初始鳍部，形成所述鳍部和沟道叠层。
或者，提供基底的步骤包括：提供初始基底、以及位于所述初始基底上的一个或多个堆叠的初始沟道叠层；图形化所述初始基底和初始沟道叠层，形成衬底和鳍部、以及沟道叠层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，提供基底的步骤包括：提供初始基底，包括衬底以及凸出于所述衬底的初始鳍部，所述初始鳍部上形成有一个或多个堆叠的初始沟道叠层；刻蚀位于所述边界区的初始沟道叠层和初始鳍部，形成所述鳍部和沟道叠层；
在提供初始基底后，刻蚀位于所述边界区的初始沟道叠层和初始鳍部之前，所述半导体结构的形成方法还包括：在所述衬底上形成初始隔离层，覆盖所述初始鳍部和初始沟道叠层的侧壁；
在形成所述介电墙后，形成所述伪栅之前，所述半导体结构的形成方法还包括：回刻蚀部分厚度的所述初始隔离层，形成隔离层，覆盖所述鳍部的侧壁且露出所述沟道叠层的侧壁。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，沿第一方向，相邻所述子器件区的沟道叠层与边界区的基底围成沟槽；
形成所述介电墙的步骤包括：在所述沟槽中填充介电材料层，所述介电材料层还位于所述沟道叠层的顶部上；去除位于所述沟道叠层顶部上的所述介电材料层，位于沟槽中的剩余介电材料层用于作为所述介电墙。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介电墙的过程中，所述介电墙的顶面与所述沟道叠层的顶面相齐平；
形成所述子器件栅极的过程中，子器件栅极还延伸覆盖于所述介电墙的部分顶面，相邻的子器件栅极在所述介电墙的上方相接触。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介电墙的步骤中，所述介电墙的顶面高于所述沟道叠层的顶面；
形成所述器件栅极的步骤中，所述器件栅极覆盖所述沟道层露出的所述介电墙侧壁，且相邻的器件栅极之间由所述介电墙隔离。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：提供基底的步骤中，所述沟道叠层的顶部上还形成有顶部牺牲层；形成所述介电墙的步骤中，所述介电墙还形成于相邻所述子器件区的顶部牺牲层之间；在去除所述牺牲层的步骤中，还去除所述顶部牺牲层；
或者，提供基底的步骤中，所述沟道叠层的顶部上还形成有硬掩膜层；形成所述介电墙的步骤中，所述介电墙还形成于相邻所述子器件区的硬掩膜层之间；所述半导体结构的形成方法还包括：在形成介电墙之后，形成伪栅之前，去除所述硬掩膜层。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述第一器件栅极和第二器件栅极的步骤包括：形成第一功函数层，位于所述栅极开口的底部和侧壁且包围所述介电墙露出的沟道层；
去除位于所述第二子器件区的第一功函数层；
去除位于所述第二子器件区的第一功函数层后，形成第二功函数层，位于所述第二子器件区的栅极开口侧壁和底部且包围所述第二子器件区的沟道层；
在所述栅极开口和通槽中填充栅电极层，所述第一子器件区的栅电极层和第一功函数层用于形成所述第一器件栅极，所述第二子器件区的栅电极层和第二功函数层用于形成所述第二器件栅极。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，去除位于所述第二子器件区的第一功函数层的步骤包括：在所述第一功函数层上形成填充所述第一子器件区的栅极开口和通槽的掩膜层，所述掩膜层露出位于所述第二子器件区的第一功函数层；
以所述掩膜层为掩膜，去除位于所述第二子器件区的第一功函数层；去除所述掩膜层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用各向同性的干法刻蚀工艺，去除位于所述第二子器件区的第一功函数层。
13.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介电墙的工艺包括化学气相沉积工艺和原子层沉积工艺中的一种或两种。
14.一种半导体结构，其特征在于，包括：
基底，包括分立的器件单元区，所述器件单元区包括多个沿第一方向间隔排布的子器件区；
沟道结构层，位于所述子器件区的基底上且与所述基底间隔设置，沟道结构层沿第二方向延伸，第二方向垂直于第一方向，所述沟道结构层包括一个或多个间隔设置的沟道层；沿第一方向，位于相邻所述子器件区的沟道结构层之间的基底作为边界区；
介电墙，位于所述边界区的基底上，且沿第一方向位于沟道结构层之间；
位于所述子器件区的器件栅极，覆盖所述子器件区的沟道结构层的部分顶部且包围所述子器件区的沟道层；
层间介质层，位于所述基底上且覆盖所述器件栅极的侧壁。
15.如权利要求14所述的半导体结构，其特征在于，所述器件单元区包括沿第一方向间隔排布的第一子器件区和第二子器件区，第一子器件区的基底用于形成第一型晶体管，第二子器件区的基底用于形成第二型晶体管，第一型晶体管和第二型晶体管的掺杂类型不同；
位于第一子器件区上且包围沟道层的器件栅极为第一器件栅极，位于第二子器件区上且沟道层的器件栅极为第二器件栅极。
16.如权利要求14或15所述的半导体结构，其特征在于，所述基底包括衬底以及分立于所述子器件区的衬底上的鳍部；
所述沟道结构层位于所述鳍部上且与所述鳍部间隔设置；
所述介电墙位于所述边界区的衬底上，且沿第一方向，介电墙还位于相邻所述子器件区的鳍部之间。
17.如权利要求14所述的半导体结构，其特征在于，所述介电墙的顶面与所述沟道结构层的顶面相齐平；所述器件栅极还延伸覆盖于所述介电墙的部分顶面，相邻的器件栅极在所述介电墙的上方相接触。
或者，所述介电墙的顶面高于所述沟道结构层的顶面，沿第一方向，所述介电墙高于所述沟道结构层的部分位于相邻的所述器件栅极之间；所述器件栅极覆盖所述介电墙的侧壁且露出所述介电墙的顶部。
18.如权利要求15所述的半导体结构，其特征在于，所述第一器件栅极包括第一功函数层，位于第一子器件区的基底上且包围沟道层；
所述第二器件栅极包括第二功函数层，位于第二子器件区的基底上且包围沟道层。
19.如权利要求14所述的半导体结构，其特征在于，所述介电墙的材料包括氮化硅、氮氧化硅、碳化硅、碳氮氧化硅、碳氮化硅和碳氮硼化硅一种或多种。
20.如权利要求14所述的半导体结构，其特征在于，沿第一方向，所述介电墙的宽度为5nm至30nm。
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