CN102543745A - 半导体器件的形成方法 - Google Patents
半导体器件的形成方法 Download PDFInfo
- Publication number
- CN102543745A CN102543745A CN2010106174193A CN201010617419A CN102543745A CN 102543745 A CN102543745 A CN 102543745A CN 2010106174193 A CN2010106174193 A CN 2010106174193A CN 201010617419 A CN201010617419 A CN 201010617419A CN 102543745 A CN102543745 A CN 102543745A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- insulating barrier
- grid
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 168
- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000010410 layer Substances 0.000 claims abstract description 334
- 239000011241 protective layer Substances 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000002347 injection Methods 0.000 claims abstract description 6
- 239000007924 injection Substances 0.000 claims abstract description 6
- 230000004888 barrier function Effects 0.000 claims description 88
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 238000005516 engineering process Methods 0.000 claims description 14
- 238000000137 annealing Methods 0.000 claims description 10
- 239000007943 implant Substances 0.000 claims description 10
- 125000001475 halogen functional group Chemical group 0.000 claims description 5
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 8
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 239000000463 material Substances 0.000 description 20
- 230000009286 beneficial effect Effects 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 150000002500 ions Chemical class 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910004491 TaAlN Inorganic materials 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
一种半导体器件的形成方法，包括：在第一绝缘层上顺序形成半导体基体、栅堆叠层及第二保护层；在确定栅极区域并去除栅极区域以外的第二保护层及栅堆叠层后，对半导体层执行离子注入操作以形成源漏区，并在栅极区域以外保留停止层、半导体层和覆盖半导体层的侧壁的第二绝缘层及暴露牺牲层；在形成第二侧墙以至少覆盖暴露的部分牺牲层后，去除第一保护层和第二保护层以暴露半导体层和栅堆叠层；并在暴露的半导体层和栅堆叠层上形成接触层；执行平坦化操作以暴露第一保护层，再以第一侧墙和第二侧墙为掩膜，去除第一保护层、牺牲层、停止层和半导体层以形成空腔，空腔暴露第一绝缘层。利于减小短沟道效应、源漏区电阻及寄生电容。
Description
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种半导体器件的形成方法。
背景技术
随着MOSFET(金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应会使得器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。
为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；其次，传统的SiGe PMOS应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应力；再者，栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极长度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，将导致源漏区电阻的不断增大和器件的功耗越来越大。
目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区-这便是所谓的全耗尽型(Fully Depleted：FD)器件，而传统的平面型器件则属于部分耗尽型(Partially Depleted：PD)器件。
不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI(绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。
立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFet(鳍式场效应晶体管)结构。
转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。
当前，已提出的立体型半导体器件如图33所示，所述半导体器件包括，半导体基体20，所述半导体基体20位于绝缘层10上；源漏区30，所述源漏区30接于所述半导体基体20中相对的第一侧面22；栅极40，所述栅极40位于所述半导体基体20中与所述第一侧面22相邻的第二侧面24上(图中未示出所述栅极40及所述半导体基体20间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区30的边缘部分可被扩展，即，所述源漏区30的宽度(沿xx’方向)大于所述半导体基体20的厚度。由此，随着所述源漏区30的宽度(d)的增加，所述源漏区30与所述栅极40和所述半导体基体20之间的寄生电容的增加，因此，增加电阻电容延迟或降低器件交流性能。
发明内容
为了解决上述问题，本发明提供了一种半导体器件的形成方法，利于减小短沟道效应、源漏区电阻及寄生电容。
本发明提供的一种半导体器件的形成方法，包括：
a)在第一绝缘层上顺序形成半导体基体、栅堆叠层及第二保护层，所述第二保护层经所述栅堆叠层覆盖所述半导体基体和所述第一绝缘层，所述半导体基体包括堆叠的图形化的半导体层、停止层、牺牲层和第一保护层、环绕图形化的所述牺牲层和第一保护层的第一侧墙以及覆盖所述图形化的半导体层的侧壁的第二绝缘层；
b)在确定栅极区域并去除所述栅极区域以外的所述第二保护层及所述栅堆叠层后，对所述半导体层执行离子注入操作以形成源漏区，并在所述栅极区域以外保留所述停止层、所述半导体层和覆盖所述半导体层的侧壁的第二绝缘层及暴露所述牺牲层；
c)在形成第二侧墙以至少覆盖暴露的部分所述牺牲层后，去除所述第一保护层和所述第二保护层以暴露所述半导体层和所述栅堆叠层；并在暴露的所述半导体层和所述栅堆叠层上形成接触层；
d)执行平坦化操作以暴露所述第一保护层，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
本发明还提供的一种半导体器件的形成方法，包括：
a)在第一绝缘层上顺序形成半导体基底、第二绝缘层、栅堆叠层及第二保护层，所述第二保护层经所述栅堆叠层和所述第二绝缘层覆盖所述半导体基底和所述第一绝缘层，所述半导体基底包括堆叠的图形化的半导体层、停止层、牺牲层和第一保护层以及环绕图形化的所述牺牲层和第一保护层的第一侧墙；
b)在确定栅极区域并去除所述栅极区域以外的所述第二保护层及所述栅堆叠层后，对所述半导体层执行离子注入操作以形成源漏区，并在所述栅极区域以外保留所述第一保护层、所述半导体层和覆盖所述半导体层的侧壁的所述第二绝缘层及暴露所述牺牲层；
c)在形成第二侧墙以至少覆盖暴露的部分所述牺牲层后，去除所述第一保护层和所述第二保护层以暴露所述半导体层和所述栅堆叠层；并在暴露的所述半导体层和所述栅堆叠层上形成接触层；
d)执行平坦化操作以暴露所述第一保护层，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
通过在所述半导体基体中形成空腔，可在提供与现有技术相比具有相同沟道区厚度的半导体基体中，使形成于所述半导体基体第二侧面上的各栅极间的距离增加，进而使所述栅极与所述源漏区之间的距离增加，利于减小寄生电容；此外，由于引入所述空腔，在所述半导体基体高度不变的前提下，与现有技术相比具有相同沟道区厚度的所述半导体基体的外围面积增加，接于所述半导体基体的所述源漏区的截面积随之增加(因为所述源漏区的宽度增加)，利于进一步减小所述源漏区的电阻；再者，引入所述空腔，在源漏区之间形成隔断区，利于减小短沟道效应；
通过在位于所述第一绝缘层上的半导体层上形成牺牲层及环绕所述牺牲层的第一侧墙和第二侧墙，继而以所述第一侧墙和第二侧墙为硬掩膜，采用自对准技术形成所述半导体基体，既利于减少应用掩模版的数目，也利于工艺精化；
通过在所述空腔中填充第三介质层，利于减少在所述空腔中引入沾污的可能性。
附图说明
图1为半导体器件的形成方法实施例中形成堆叠的半导体层、停止层、牺牲层和第一保护层后的结构剖示图；
图2为半导体器件的形成方法实施例中形成第一侧墙后的结构剖示图；
图3为半导体器件的形成方法实施例中图形化半导体层后的结构剖示图；
图4为半导体器件的形成方法实施例中形成第二绝缘层后的结构剖示图；
图5为半导体器件的形成方法实施例中形成栅堆叠层和第二保护层后的结构剖示图；
图6至图8分别为半导体器件的形成方法实施例中去除栅极区域外的第二保护层和栅堆叠层后的俯视图和沿AA’和BB’的剖示图；
图9和图10分别为半导体器件的形成方法实施例中对半导体层进行离子注入操作时的沿AA’和BB’的剖示图；
图11和图12分别为本发明半导体器件的形成方法实施例中去除栅极区域以外的第一保护层、牺牲层和第一侧墙后的沿AA’和BB’的剖示图；
图13至图16分别为半导体器件的形成方法实施例中形成分立的栅堆叠层和半导体层后的俯视图和沿AA’、BB’和CC’的剖示图；
图17为半导体器件的形成方法实施例中形成第二侧墙后的俯视图；
图18和图19分别为半导体器件的形成方法实施例中暴露半导体层和栅堆叠层后的沿AA’和BB’的剖示图；
图20和图21分别为半导体器件的形成方法实施例中形成接触层后的沿AA’和BB’的剖示图；
图22和图23分别为半导体器件的形成方法实施例中形成第一介质层后的沿AA’和BB’的剖示图；
图24和图25分别为半导体器件的形成方法实施例中经历平坦化操作暴露第一保护层、栅堆叠层和部分接触层后的沿AA’和BB’的剖示图；
图26为半导体器件的形成方法实施例中形成沟槽后的沿AA’的剖示图；
图27为半导体器件的形成方法实施例中以第二介质层填充沟槽后的沿AA’的剖示图；
图28和图30分别为半导体器件的形成方法的不同实施例中形成空腔后的沿AA’的剖示图；
图29为半导体器件的形成方法实施例中形成辅助接触层后的沿AA’的剖示图；
图31和图32分别为半导体器件的形成方法的不同实施例中以第三介质层填充空腔后的沿AA’的剖示图；
图33所示为现有技术中半导体器件的结构示意图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
本发明提供了一种半导体器件的形成方法，具体包括：
首先，如图1所示，在第一绝缘层102上形成半导体层120、停止层122、牺牲层140和第一保护层160。所述半导体层120可以为硅，如绝缘体上硅(silicon on insulator)，所述半导体层120也可以为其他半导体材料，所述第一绝缘层102可形成于衬底100上，所述衬底100优选为硅衬底。所述停止层122可为氧化硅，所述牺牲层140可为非晶硅，所述第一保护层160可为氮化硅或碳化硅。
随后，如图2所示，图形化所述第一保护层160和所述牺牲层140，再在图形化后的所述第一保护层160和所述牺牲层140的侧壁上形成第一侧墙142。可采用刻蚀工艺执行所述图形化操作，所述刻蚀操作终止于所述停止层122。所述第一侧墙142材料可为氮化硅，可采用回刻(etchback)工艺形成所述第一侧墙142。
再后，如图3所示，以所述第一侧墙142为掩膜，图形化所述停止层122和所述半导体层120。所述图形化操作终止于所述第一绝缘层102。
然后，如图4所示，在图形化的所述半导体层120的侧壁上形成第二绝缘层124。本实施例中，可以采用热氧化工艺形成所述第二绝缘层124，此时，所述第二绝缘层124为氧化硅。在其他实施例中，也可以采用淀积工艺形成所述第二绝缘层124，此时，所述第二绝缘层124可以为高介电常数材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、La2O3、ZrO2或LaAlO中的一种或其组合；所述第二绝缘层124为高介电常数材料时，所述第二绝缘层124既可以覆盖所述第一侧墙142、所述半导体层120的侧壁和所述第一绝缘层102；所述第二绝缘层124也可以只覆盖所述第一侧墙142和所述半导体层120的侧壁(此时，覆盖所述第一绝缘层102的所述第二绝缘层124可经由刻蚀工艺被去除)。完成本步骤后，即形成半导体基体。
随后，如图5所示，顺序形成栅堆叠层110及第二保护层162。本实施例中，所述第二保护层162经所述栅堆叠层110覆盖所述半导体基体和所述第一绝缘层102。在其他实施例中，所述第二绝缘层124覆盖所述第一侧墙142、所述半导体层120的侧壁和所述第一绝缘层102时，所述第二保护层162经所述栅堆叠层110和所述第二绝缘层124覆盖所述半导体基体和所述第一绝缘层102。
本实施例中，所述栅堆叠层110材料可为掺杂或未掺杂的多晶硅(其中，在选用未掺杂的多晶硅时，随后的离子注入还要考虑多晶硅的离子注入，以便使多晶硅能导电)；在其他实施例中，所述栅堆叠层110也可包括顺次累积的功函数金属层和栅极材料层(图未示)，所述功函数金属层可以包括TiN、TiAlN、TaN或TaAlN中的一种或其组合；所述栅极材料层可为金属。所述第二保护层162材料可为氧化硅或其他合适的材料。
其中，所述半导体层120的厚度可为30nm～60nm，如35nm、40nm、45nm或50nm；所述停止层122的厚度可为5nm～20nm，如8nm、10nm、15nm或18nm；所述牺牲层140的厚度可为30nm～80nm，如40nm、50nm、60nm或70nm；所述第一保护层160的厚度可为20nm～50nm，如25nm、30nm、35nm或40nm；在平行于所述第一绝缘层102的方向上，所述第一侧墙142的厚度可为5nm～40nm，如10nm、20nm、25nm或30nm。
所述第二绝缘层124的厚度可为1nm～4nm，如2nm、2.5nm或3nm，此外，在所述第二绝缘层124为高介电常数材料时，在形成所述第二绝缘层124之前，还可形成交界氧化层，所述交界氧化层的厚度可为0.2nm～0.7nm，如0.5nm，图中均未示出；所述功函数金属层的厚度可为3nm～10nm，如5nm或8nm；所述栅极材料层的厚度可为40nm～150nm，如60nm、80nm、100nm或120nm，其中，所述栅极材料层的厚度较薄(如40nm～70nm)时，利于在利用所述栅极材料层形成栅极后，在不同的半导体器件中的栅极之间提供较大的间距，利于进行后续步骤；所述第二保护层162的厚度可为10nm～40nm，如20nm或30nm。
再后，如图6至图8所示，确定栅极区域(如图6中以“a、b、c、d”为端点的区域)并去除所述栅极区域以外的所述第二保护层162及所述栅堆叠层110。可采用干法刻蚀工艺执行所述去除操作。
然后，如图9至图10所示，对所述半导体层120执行离子注入操作以形成源漏区(S/D)；在执行所述离子注入操作后，在所述半导体层120中还形成晕环(halo)和源漏延伸区(extension)。所述离子注入操作可包含多个离子注入过程。需说明的是，图9和图10中标示的箭头仅为示意离子注入的方向，不代表离子注入的实际方向；作为示例，为形成源漏区和源漏延伸区而进行的离子注入的方向可平行于图9和图10所示的平面，具体的离子注入方向可与所述第一绝缘层102成适当的夹角；为形成晕环而进行的离子注入的方向可与图9和图10所示的平面成一确定的夹角，各夹角可根据工艺条件及产品要求灵活确定，不再赘述。
随后，如图11至图12所示，去除所述栅极区域以外的所述第一保护层160、所述牺牲层140和所述第一侧墙142，并暴露所述栅极区域内的所述牺牲层140(暴露的是所述牺牲层140的侧壁)。完成此步骤后，可继续执行退火操作，在经历所述退火操作后，所述半导体层120中的注入离子被激活。退火温度可为900°-1100°，如1000°。此外，执行所述退火操作后，在选用非晶硅作为所述牺牲层140时，所述非晶硅将变为多晶硅(所述所述牺牲层140改记为140’)。
再后，如图13至图16所示，去除远离所述栅极区域的所述停止层122、所述半导体层120和覆盖所述半导体层120的侧壁的第二绝缘层124，以及远离所述半导体层120的所述第二保护层162及所述栅堆叠层110，以暴露所述第一绝缘层102。可采用光刻工艺确定需去除的部分，再采用刻蚀工艺执行所述去除操作。在其他实施例中，也可以去除远离所述栅极区域的所述停止层122、所述半导体层120和覆盖所述半导体层120的侧壁的第二绝缘层124，或者，去除远离所述半导体层120的所述第二保护层162及所述栅堆叠层110，以暴露所述第一绝缘层102。甚至，不需要此去除步骤，在需形成分立的器件时，现行切断远离所述栅极区域的所述停止层122、所述半导体层120和覆盖所述半导体层120的侧壁的第二绝缘层124，和/或，远离所述半导体层120的所述第二保护层162及所述栅堆叠层110。可根据工艺要求灵活选择。
需强调的是，在其他实施例中，也可以先去除所述半导体基体中远离所述栅极区域的部分(即去除远离所述栅极区域的所述第一保护层160、所述牺牲层140、所述第一侧墙142、所述停止层122、所述半导体层120和覆盖所述半导体层120的侧壁的第二绝缘层124)，和/或远离所述半导体层120的所述第二保护层162及所述栅堆叠层110，以暴露所述第一绝缘层102(在所述第二绝缘层124覆盖所述第一绝缘层102时，在远离所述栅极区域处和远离所述半导体层120处可以暴露所述第一绝缘层102或所述第二绝缘层124)；再去除所述栅极区域以外的所述第一保护层160、所述牺牲层140和所述第一侧墙142，并暴露所述栅极区域内的所述牺牲层140(暴露的是所述牺牲层140的侧壁)。即，先形成分立的所述半导体基体和/或所述栅堆叠层，再暴露位于所述栅极区域外的所述停止层122。
此外，所述退火操作也可以在暴露所述第一绝缘层102或所述第二绝缘层124之后进行。利于利用所述退火操作修复经历刻蚀操作后获得的表面。
随后，如图17所示，形成第二侧墙164(在平行于所述第一绝缘层102的方向上，所述第二侧墙164的厚度可为5nm～40nm，如10nm、20nm、25nm或30nm，所述第二侧墙164可采用淀积-刻蚀工艺形成，不再赘述)，所述第二侧墙164至少覆盖暴露的部分所述牺牲层140。其中，考虑到所述第一保护层160的高度的影响，所述第二侧墙164可以不覆盖全部的形成于所述第一绝缘层102上的栅堆叠层110的侧壁，而只覆盖暴露的至少部分所述牺牲层140以及覆盖所述半导体基体的所述栅堆叠层110中与所述第一绝缘层102相接的部分，以利于暴露所述栅堆叠层110中的更大面积，进而后续在所述栅堆叠层110上形成接触层(如金属硅化物)时，利于形成更大面积的接触层，利于减小器件电阻。
然后，如图18至图19所示，去除所述第一保护层160和所述第二保护层162以暴露所述半导体层120和所述栅堆叠层110；再后，在所述栅堆叠层110材料为多晶硅时，如图20至图21所示，在暴露的所述半导体层120和所述栅堆叠层110上形成接触层166(本实施例中，接于所述第一绝缘层102且远离所述半导体基体的所述栅堆叠层110可完全被反应生成接触层166，如金属硅化物层，所述金属硅化物层可采用任何本领域技术人员公知的工艺形成，不再赘述；在其他实施例中，接于所述第一绝缘层102且远离所述半导体基体的所述栅堆叠层110也可只有表层部分被反应生成接触层166)，以减小器件电阻；在其他实施例中，在所述栅堆叠层110材料为金属时，则无需此步骤。
随后，如图22至图23所示，形成第一介质层180(如氧化硅)，所述第一介质层180覆盖所述接触层166；再后，如图24至图25所示，执行平坦化操作(如CMP，化学机械研磨)以暴露所述第一保护层160、所述栅堆叠层110和部分所述接触层166；然后，如图26所示，去除适当高度的所述栅堆叠层110(此时，部分所述接触层166也可能被去除)，以暴露部分所述第一侧墙142并形成沟槽182；再后，如图27所示，以第二介质层184(如氧化硅)填充所述沟槽182后，再执行平坦化操作(如CMP)以暴露所述第一保护层160；最后，如图28所示，以所述第一侧墙142和所述第二侧墙164为掩膜，去除所述第一保护层160、所述牺牲层140、所述停止层122和所述半导体层120以形成空腔200，所述空腔200暴露所述第一绝缘层102。此时，所述第二介质层184可保护所述栅堆叠层在去除所述牺牲层140’时不受损伤，利于保证所述栅堆叠层高于所述半导体层120，利于在利用确定厚度的所述半导体层120提供沟道区时，能够尽可能充分地提供沟道区。
此外，在其他实施例中，在形成所述沟槽182后，还可在暴露的所述栅堆叠层110上形成辅助接触层，所述辅助接触层可与所述接触层材料相同，如，也可为金属硅化物层。
再后，如图22至图23所示，形成第一介质层180(如氧化硅)，所述第一介质层180覆盖所述接触层166；然后，如图24至图25所示，执行平坦化操作以暴露所述第一保护层160、所述栅堆叠层110和部分所述接触层166；随后，如图29所示，在暴露的所述栅堆叠层110上形成辅助接触层186；如图30所示，以所述第一侧墙142和所述第二侧墙164为掩膜，去除所述第一保护层160、所述牺牲层140、所述停止层122和所述半导体层120以形成空腔200，所述空腔200暴露所述第一绝缘层102。利于增加接触层的面积，利于减小器件电阻。
然后，如图31至图32所示，形成第三介质层188(如氧化硅)，以填充所述空腔200，继而，再在所述第三介质层188中形成接触孔190，所述接触孔190接于所述接触层166。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
Claims (19)
1.一种半导体器件的形成方法，包括：
a)在第一绝缘层上顺序形成半导体基体、栅堆叠层及第二保护层，所述第二保护层经所述栅堆叠层覆盖所述半导体基体和所述第一绝缘层，所述半导体基体包括堆叠的图形化的半导体层、停止层、牺牲层和第一保护层、环绕图形化的所述牺牲层和第一保护层的第一侧墙以及覆盖所述图形化的半导体层的侧壁的第二绝缘层；
b)在确定栅极区域并去除所述栅极区域以外的所述第二保护层及所述栅堆叠层后，对所述半导体层执行离子注入操作以形成源漏区，并在所述栅极区域以外保留所述停止层、所述半导体层和覆盖所述半导体层的侧壁的第二绝缘层及暴露所述牺牲层；
c)在形成第二侧墙以至少覆盖暴露的部分所述牺牲层后，去除所述第一保护层和所述第二保护层以暴露所述半导体层和所述栅堆叠层；并在暴露的所述半导体层和所述栅堆叠层上形成接触层；
d)执行平坦化操作以暴露所述第一保护层，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
2.根据权利要求1所述的方法，其特征在于，步骤a)包括：
在第一绝缘层上形成半导体层、停止层、图形化的牺牲层和第一保护层以及环绕所述图形化的牺牲层和第一保护层的第一侧墙；
以所述第一侧墙为掩膜，形成图形化的所述停止层和所述半导体层；
在图形化的所述半导体层的侧壁上形成第二绝缘层，以形成半导体基体；
顺序形成栅堆叠层及第二保护层，所述第二保护层经所述栅堆叠层覆盖所述半导体基体和所述第一绝缘层。
3.根据权利要求2所述的方法，其特征在于：以热氧化工艺形成所述第二绝缘层。
4.根据权利要求1所述的方法，其特征在于：在执行离子注入操作后，在所述半导体层中还形成晕环和源漏延伸区。
5.根据权利要求1所述的方法，其特征在于，步骤b)还包括：执行退火操作，在经历所述退火操作后，所述半导体层中的注入离子被激活。
6.根据权利要求1所述的方法，其特征在于，在步骤b)和步骤c)之间还包括：在远离所述栅极区域处和/或远离所述半导体层处暴露所述第一绝缘层。
7.根据权利要求6所述的方法，其特征在于，暴露所述第一绝缘层的步骤包括：去除远离所述栅极区域的所述停止层、所述半导体层和覆盖所述半导体层的侧壁的第二绝缘层，和/或，去除远离所述半导体层的所述第二保护层及所述栅堆叠层。
8.根据权利要求1所述的方法，其特征在于，步骤d)包括：
形成第一介质层，所述第一介质层覆盖所述接触层；
执行平坦化操作以暴露所述第一保护层、所述栅堆叠层和部分所述接触层；
去除适当高度的所述栅堆叠层，以暴露部分所述第一侧墙并形成沟槽；
以第二介质层填充所述沟槽后，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
9.根据权利要求1所述的方法，其特征在于，步骤d)包括：
形成第一介质层，所述第一介质层覆盖所述接触层；
执行平坦化操作以暴露所述第一保护层、所述栅堆叠层和部分所述接触层；
在暴露的所述栅堆叠层上形成辅助接触层；
以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
10.根据权利要求1所述的方法，其特征在于，还包括：形成第三介质层，以填充所述空腔。
11.一种半导体器件的形成方法，包括：
a)在第一绝缘层上顺序形成半导体基底、第二绝缘层、栅堆叠层及第二保护层，所述第二保护层经所述栅堆叠层和所述第二绝缘层覆盖所述半导体基底和所述第一绝缘层，所述半导体基底包括堆叠的图形化的半导体层、停止层、牺牲层和第一保护层以及环绕图形化的所述牺牲层和第一保护层的第一侧墙；
b)在确定栅极区域并去除所述栅极区域以外的所述第二保护层及所述栅堆叠层后，对所述半导体层执行离子注入操作以形成源漏区，并在所述栅极区域以外保留所述第一保护层、所述半导体层和覆盖所述半导体层的侧壁的所述第二绝缘层及暴露所述牺牲层；
c)在形成第二侧墙以至少覆盖暴露的部分所述牺牲层后，去除所述第一保护层和所述第二保护层以暴露所述半导体层和所述栅堆叠层；并在暴露的所述半导体层和所述栅堆叠层上形成接触层；
d)执行平坦化操作以暴露所述第一保护层，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
12.根据权利要求11所述的方法，其特征在于，步骤a)包括：
在第一绝缘层上形成半导体层、停止层、图形化的牺牲层和第一保护层以及环绕所述图形化的牺牲层和第一保护层的第一侧墙；
以所述第一侧墙为掩膜，形成图形化的所述停止层和所述半导体层，以形成半导体基底；
顺序形成第二绝缘层、栅堆叠层及第二保护层，所述第二保护层经所述第二绝缘层和所述栅堆叠层覆盖所述半导体基底和所述第一绝缘层。
13.根据权利要求11所述的方法，其特征在于：在执行离子注入操作后，在所述半导体层中还形成晕环和源漏延伸区。
14.根据权利要求11所述的方法，其特征在于，步骤b)还包括：执行退火操作，在经历所述退火操作后，所述半导体层中的注入离子被激活。
15.根据权利要求11所述的方法，其特征在于，在步骤b)和步骤c)之间还包括：在远离所述栅极区域处和/或远离所述半导体层处暴露所述第一绝缘层或所述第二绝缘层。
16.根据权利要求15所述的方法，其特征在于，暴露所述第二绝缘层的步骤包括：
去除远离所述栅极区域的所述第一保护层、所述半导体层和覆盖所述半导体层的侧壁的第二绝缘层，和/或，去除远离所述半导体层的所述第二保护层及所述栅堆叠层。
17.根据权利要求11所述的方法，其特征在于，步骤d)包括：
形成第一介质层，所述第一介质层覆盖所述接触层；
执行平坦化操作以暴露所述第一保护层、所述栅堆叠层和部分所述接触层；
去除适当高度的所述栅堆叠层，以暴露部分所述第一侧墙并形成沟槽；
以第二介质层填充所述沟槽后，再以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
18.根据权利要求11所述的方法，其特征在于，步骤d)包括：
形成第一介质层，所述第一介质层覆盖所述接触层；
执行平坦化操作以暴露所述第一保护层、所述栅堆叠层和部分所述接触层；
在暴露的所述栅堆叠层上形成辅助接触层；
以所述第一侧墙和所述第二侧墙为掩膜，去除所述第一保护层、所述牺牲层、所述停止层和所述半导体层以形成空腔，所述空腔暴露所述第一绝缘层。
19.根据权利要求11所述的方法，其特征在于，还包括：形成第三介质层，以填充所述空腔。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010617419.3A CN102543745B (zh) | 2010-12-31 | 2010-12-31 | 半导体器件的形成方法 |
| US13/201,109 US8247278B2 (en) | 2010-12-31 | 2011-03-03 | Method for manufacturing semiconductor device |
| PCT/CN2011/071488 WO2012088796A1 (zh) | 2010-12-31 | 2011-03-03 | 半导体器件的形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010617419.3A CN102543745B (zh) | 2010-12-31 | 2010-12-31 | 半导体器件的形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102543745A true CN102543745A (zh) | 2012-07-04 |
| CN102543745B CN102543745B (zh) | 2014-09-17 |
Family
ID=46350324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010617419.3A Active CN102543745B (zh) | 2010-12-31 | 2010-12-31 | 半导体器件的形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102543745B (zh) |
| WO (1) | WO2012088796A1 (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347704A (zh) * | 2013-07-25 | 2015-02-11 | 中国科学院微电子研究所 | 遂穿场效应晶体管及其制造方法 |
| CN104900501A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104051340B (zh) * | 2013-03-13 | 2017-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种采用应力接近技术的晶体管的制作方法 |
| CN107346730A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 改善半导体器件性能的方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1967874A (zh) * | 2005-11-15 | 2007-05-23 | 国际商业机器公司 | 场效应晶体管及其形成方法 |
| US7282766B2 (en) * | 2005-01-17 | 2007-10-16 | Fujitsu Limited | Fin-type semiconductor device with low contact resistance |
| CN101366122A (zh) * | 2004-09-23 | 2009-02-11 | 英特尔公司 | U栅晶体管和制造方法 |
| US7732859B2 (en) * | 2007-07-16 | 2010-06-08 | International Business Machines Corporation | Graphene-based transistor |
-
2010
- 2010-12-31 CN CN201010617419.3A patent/CN102543745B/zh active Active
-
2011
- 2011-03-03 WO PCT/CN2011/071488 patent/WO2012088796A1/zh active Application Filing
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101366122A (zh) * | 2004-09-23 | 2009-02-11 | 英特尔公司 | U栅晶体管和制造方法 |
| US7282766B2 (en) * | 2005-01-17 | 2007-10-16 | Fujitsu Limited | Fin-type semiconductor device with low contact resistance |
| CN1967874A (zh) * | 2005-11-15 | 2007-05-23 | 国际商业机器公司 | 场效应晶体管及其形成方法 |
| US7732859B2 (en) * | 2007-07-16 | 2010-06-08 | International Business Machines Corporation | Graphene-based transistor |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104051340B (zh) * | 2013-03-13 | 2017-02-08 | 中芯国际集成电路制造(上海)有限公司 | 一种采用应力接近技术的晶体管的制作方法 |
| CN104347704A (zh) * | 2013-07-25 | 2015-02-11 | 中国科学院微电子研究所 | 遂穿场效应晶体管及其制造方法 |
| CN104347704B (zh) * | 2013-07-25 | 2018-01-30 | 中国科学院微电子研究所 | 隧穿场效应晶体管及其制造方法 |
| CN104900501A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN104900501B (zh) * | 2014-03-04 | 2017-11-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107346730A (zh) * | 2016-05-05 | 2017-11-14 | 中芯国际集成电路制造(上海)有限公司 | 改善半导体器件性能的方法 |
| CN107346730B (zh) * | 2016-05-05 | 2019-09-27 | 中芯国际集成电路制造(上海)有限公司 | 改善半导体器件性能的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102543745B (zh) | 2014-09-17 |
| WO2012088796A1 (zh) | 2012-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20240047461A1 (en) | Semiconductor device with fin transistors and manufacturing method of such semiconductor device | |
| CN102117750B (zh) | Mosfet结构及其制作方法 | |
| TWI733704B (zh) | 半導體裝置及其製造方法 | |
| US8722498B2 (en) | Self-aligned fin transistor formed on a bulk substrate by late fin etch | |
| US6548361B1 (en) | SOI MOSFET and method of fabrication | |
| US8237197B2 (en) | Asymmetric channel MOSFET | |
| CN102315269B (zh) | 一种半导体器件及其形成方法 | |
| US8575708B2 (en) | Structure of field effect transistor with fin structure | |
| CN102263131B (zh) | 一种半导体器件及其形成方法 | |
| CN103311247A (zh) | 半导体器件及其制造方法 | |
| CN103779226A (zh) | 准纳米线晶体管及其制造方法 | |
| US7265424B2 (en) | Fin Field-effect transistor and method for producing a fin field effect-transistor | |
| CN106158857B (zh) | 半导体元件及其制作方法 | |
| US9876089B2 (en) | High-k and p-type work function metal first fabrication process having improved annealing process flows | |
| CN102479821B (zh) | 半导体器件及其形成方法 | |
| CN102569395B (zh) | 半导体器件及其形成方法 | |
| CN102543745B (zh) | 半导体器件的形成方法 | |
| CN103579314A (zh) | 半导体器件及其制造方法 | |
| CN102315267B (zh) | 一种半导体器件及其形成方法 | |
| EP3282486A1 (en) | Semiconductor structure and fabrication method thereof | |
| CN103378129B (zh) | 一种半导体结构及其制造方法 | |
| US20120171833A1 (en) | Method for manufacturing semiconductor device | |
| CN104576376A (zh) | 一种mosfet结构及其制造方法 | |
| CN102956700B (zh) | 一种半导体结构及其制造方法 | |
| CN103779227A (zh) | 鳍型场效应晶体管的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |