CN104752205A - 半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件及其形成方法，其中，半导体器件的形成方法包括：提供半导体衬底；对所述半导体衬底进行第一掺杂，形成第一掺杂区；在所述半导体衬底表面形成图形化的掩膜层，所述图形化的掩膜层内具有开口，所述开口暴露出半导体衬底表面；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的半导体衬底，在所述半导体衬底内形成凹槽；对所述凹槽底部进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接。本发明提高了半导体器件的开启电流，且降低了漏电流，改善半导体器件的电学性能。
Description
技术领域
本发明涉及半导体制造领域技术，特别涉及半导体器件及其形成方法。
背景技术
随着超大规模集成电路（ULSI：Ultra Large Scale Integration）的快速发展，集成电路制造工艺变得越来越复杂和精细。为了提高集成度，降低制造成本，半导体器件的关键尺寸不断变小，芯片单位面积内的半导体器件数量不断增加，在半导体器件关键尺寸减小的同时，半导体器件图形也不断地细微化。
随着半导体器件关键尺寸的不断减小，半导体器件的源漏之间的距离越来越短，随着漏电压的不断增大，漏端耗尽层宽度不断向沟道展宽，极限的情况是源漏之间的耗尽层将连接在一起，发生源漏穿通（Source to Drain Punchthrough）。源漏穿通时，泄漏电流激增，从而使栅电极对沟道失去控制。此外，漏端边界的高电场还会引起热载流子效应，降低半导体器件器件的可靠性，并且降低了半导体器件的开启电流。
因此，提高半导体器件的开启电流且降低漏电流是目前急需解决的问题。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，提高半导体器件的开启电流，且降低半导体器件的漏电流，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供半导体衬底；对所述半导体衬底进行第一掺杂，形成第一掺杂区；在所述半导体衬底表面形成图形化的掩膜层，所述图形化的掩膜层内具有开口，所述开口暴露出半导体衬底表面；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的半导体衬底，在所述半导体衬底内形成凹槽；对所述凹槽底部进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；形成栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满所述凹槽的栅导电层；去除所述图形化的掩膜层；在所述栅极结构两侧的半导体衬底表面形成主侧墙；以所述主侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第三掺杂，形成第三掺杂区，所述第三掺杂与第一掺杂的掺杂类型相反，且第三掺杂区底部低于第一掺杂区底部。
可选的，在形成主侧墙之前，还包括步骤：在栅极结构两侧的半导体衬底表面形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第四掺杂，形成第四掺杂区，所述第四掺杂与第三掺杂的掺杂类型相同，且第四掺杂的掺杂浓度小于第三掺杂的掺杂浓度。
可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部与第一掺杂区底部齐平。
可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部位于第一掺杂区内。
可选的，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部低于第一掺杂区底部。
可选的，所述掩膜层为氮化硅层和氧化硅层的叠层结构。
可选的，采用湿法刻蚀工艺去除所述图形化的掩膜层。
可选的，去除氮化硅层的湿法刻蚀的刻蚀液体为磷酸溶液，去除氧化硅层的湿法刻蚀的刻蚀液体为氢氟酸溶液。
可选的，所述第一掺杂、第二掺杂、第三掺杂和第四掺杂的工艺为离子注入。
可选的，形成的半导体器件为NMOS晶体管。
可选的，所述第一掺杂和第二掺杂的掺杂离子为P型离子；所述第三掺杂和第四掺杂的掺杂离子为N型离子。
可选的，所述第一掺杂工艺的工艺参数为：注入离子为B，离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E12atom/cm2；所述第二掺杂工艺的工艺参数为：注入离子为B，注入能量为10kev至50kev，注入剂量为5E12atom/cm2至1E14atom/cm2；所述第三掺杂工艺的工艺参数为：注入离子为P，注入能量为50kev至250kev，注入剂量为5E17atom/cm2至1E20atom/cm2；所述第四掺杂工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E15atom/cm2至5E17atom/cm2。
可选的，形成的半导体器件为PMOS晶体管。
可选的，所述第一掺杂和第二掺杂的掺杂离子为N型离子；所述第三掺杂和第四掺杂的掺杂离子为P型离子。
可选的，所述第一掺杂工艺的工艺参数为：注入离子为P，离子注入能量为5kev至20kev，离子注入剂量为1E11atom/cm2至5E13atom/cm2；所述第二掺杂工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E13atom/cm2至1E15atom/cm2；所述第三掺杂工艺的工艺参数为：注入离子为B，注入能量为50kev至250kev，注入剂量为1E17atom/cm2至5E21atom/cm2；所述第四掺杂工艺的工艺参数为：注入离子为B，注入能量为10kev至100kev，注入剂量为1E15atom/cm2至1E17atom/cm2。
本发明还提供一种半导体器件，包括：半导体衬底；位于所述半导体衬底内的第一掺杂区，且所述第一掺杂区顶部与半导体衬底表面齐平；位于第一掺杂区内的凹槽；位于凹槽下方的第二掺杂区，所述第二掺杂区与第一掺杂区的掺杂离子类型相同，第二掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、以及位于栅介质层表面且填充满所述凹槽的栅导电层，且所述栅导电层顶部高于半导体衬底表面；位于所述栅极结构侧壁且位于半导体衬底表面的主侧墙；位于所述主侧墙两侧半导体衬底内的第三掺杂区，所述第三掺杂区的掺杂离子类型与第一掺杂区的掺杂离子类型相反，且第三掺杂区底部低于第一掺杂区底部。
可选的，，所述凹槽底部位于第一掺杂区内、或与第一掺杂区底部齐平、或低于第一掺杂区底部。
可选的，还包括：位于栅极结构两侧半导体衬底表面的偏移侧墙；位于所述偏移侧墙两侧半导体衬底内的第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型相同，且第四掺杂区的掺杂浓度小于第三掺杂区的掺杂浓度。
可选的，所述半导体器件为NMOS晶体管或PMOS晶体管。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体器件的形成方法，在栅极结构下方形成了第二掺杂区作为沟道区，栅极结构两侧形成了第一掺杂区，且第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，第一掺杂区的浓度小于第二掺杂区的浓度；当向栅极结构施加电压使半导体器件处于开启状态时，第一掺杂区在施加电压的作用下发生反型，使得第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相反，即，第一掺杂区的掺杂类型与第三掺杂区的掺杂类型相同，从而使第一掺杂区作为半导体器件源漏区的一部分，半导体器件的沟道区长度为第二掺杂区的长度（即凹槽底部长度）；而现有技术中，沟道区的长度为栅介质层的长度，本发明沟道区的长度明显小于栅介质层的长度，因此，本发明半导体器件处于开启状态时的沟道区长度更短，从而使半导体器件的开启电流到增加。
并且，当半导体器件处于关断状态时，第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，半导体器件的沟道区由第一掺杂区和第二掺杂区共同形成，沟道区的长度为第一掺杂区和第二掺杂区的长度之和；而现有技术中，形成相同体积的半导体器件时，沟道区长度最大时也只能为本发明凹槽底部和侧壁的长度之和，因此，本发明明显增加了关断状态时的沟道长度，从而减小半导体器件的漏电流。
同时，形成的栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满凹槽的栅导电层，在不增加半导体器件面积的条件下，增加了栅介质层的长度，满足半导体器件小型化、微型化的发展趋势，并且增加了栅介质层控制沟道区的有效长度，提高了栅极结构对沟道区的控制能力，优化半导体器件的电学性能。
进一步，在形成第三掺杂区之前，在栅极结构两侧的半导体衬底内形成第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型形同，且第四掺杂区的掺杂浓度小于第三掺杂的掺杂浓度，所述第四掺杂区的形成有利于降低热载流子效应，且避免了源漏穿通问题。
本发明还提供一种结构性能优越的半导体器件，其中，位于第一掺杂区内的凹槽，且凹槽下方具有第二掺杂区，第二掺杂区与第一掺杂区的掺杂离子类型相同，第二掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；在半导体器件处于开启状态时，第一掺杂区发生反型，第一掺杂区类型与第三掺杂区的掺杂类型相同，因此，半导体器件的沟道区长度为第二掺杂区长度，从而减小有效沟道区长度，进而提高半导体器件的开启电流；在半导体器件处于关断状态时，第一掺杂区与第二掺杂区的掺杂类型相同，因此，半导体器件沟道区长度为第一掺杂区和第二掺杂区的长度之和，从而增加半导体器件有效沟道区长度，进而减小半导体器件的漏电流，优化半导体器件的电学性能。
同时，栅极结构位于凹槽底部和侧壁，栅介质层的长度为凹槽底部和侧壁长度之和，在不增加半导体器件面积的条件下，增加了栅介质层的长度，提高栅介质层控制沟道区的能力，满足半导体器件小型化微型化的发展趋势。
进一步，本发明在栅极结构两侧的半导体衬底内具有第四掺杂区，且第四掺杂区与第三掺杂区的掺杂类型形同，第四掺杂区的掺杂浓度小于第三掺杂区的掺杂浓度；第四掺杂区有利于降低半导体器件热载流子效应，改善源漏穿通问题。
附图说明
图1是本发明一实施例提供的半导体器件形成方法的流程示意图；
图2至图14为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，提高半导体器件的开启电流且降低漏电流是急需解决的问题。
为解决上述问题，针对半导体器件的形成方法进行研究，半导体器件的形成方法包括以下步骤，请参考图1：步骤S1、提供半导体衬底，所述半导体衬底表面形成有栅极结构；步骤S2、在所述栅极结构两侧的半导体衬底表面形成偏移侧墙；步骤S3、以所述偏移侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第一掺杂，形成第一掺杂区；步骤S4、在所述偏移侧墙的侧壁形成主侧墙；步骤S5、以所述主侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的类型相同，且第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度。
当半导体器件的体积不断缩小时，上述方法形成的半导体器件的开启电流（Ion）小且漏电流（Ioff）大，难以满足器件需求。
针对半导体器件的形成方法进行进一步研究发现，半导体器件处于开启状态时，半导体器件的开启电流与有效沟道长度L成反比，有效沟道长度越小，半导体器件的开启电流越大；半导体器件处于关断状态时，半导体器件的漏电流与有效沟道长度L成正比，有效沟道越长，半导体器件的漏电流越小。
为此，本发明提供一种半导体器件的形成方法，对半导体衬底进行第一掺杂形成第一掺杂区；刻蚀去除部分厚度的第一掺杂区形成凹槽；对凹槽底部进行第二掺杂形成第二掺杂区，第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接。本发明形成的半导体器件为EJ（Electrically Induced Junction）-MOSFET，能有效提高半导体器件的开启电流，且减小半导体器件的漏电流，优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图14为本发明另一实施例提供的半导体器件的形成过程的剖面结构示意图。
请参考图2，提供半导体衬底200。
所述半导体衬底200用于为后续工艺提供平台。所述半导体衬底200为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述半导体衬底200也可以为Si衬底、Ge衬底、GeSi衬底或GaAs衬底。
所述半导体衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。在所述半导体衬底200内还可以形成隔离结构，防止相邻有源区之间电学连接。
本实施例中，所述半导体衬底200为硅衬底。
请参考图3，对所述半导体衬底200进行第一掺杂201，形成第一掺杂区202。
本实施例以形成的半导体器件为NMOS晶体管作示范性说明。第一掺杂201的掺杂离子为P型离子，所述P型离子为B、Ga或In。
所述第一掺杂201的工艺为离子注入。作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B，离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E12atom/cm2。
在半导体器件处于开启状态时，通过后续形成的栅极结构向第一掺杂区202施加电压，位于栅介质层附近区域的第一掺杂区202施加电压的作用下发生反型，第一掺杂区202的掺杂类型由P型掺杂转化为N型掺杂，使得位于栅介质层附近区域的第一掺杂区202转化为轻掺杂区的一部分，从而使得栅介质层控制沟道区的长度变短，进而使得半导体器件的开启电流得到增加；在半导体器件处于关断状态时，位于栅介质层附近区域的第一掺杂区202仍然为P型掺杂，第一掺杂区202为沟道区的一部分，从而使得栅介质层控制沟道区的长度变长，进而减小半导体器件的漏电流，优化半导体器件的电学性能。
在本发明其他实施例中，形成的半导体器件为PMOS晶体管，第一掺杂的掺杂离子为N型离子，所述N型离子为P、As或Sb。所述第一掺杂的工艺为离子注入，作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为P，离子注入能量为5kev至20kev，离子注入剂量为1E11atom/cm2至5E13atom/cm2。
在形成第一掺杂区202之后，还可以对半导体衬底200进行退火处理，修复第一掺杂201工艺对半导体衬底200造成的晶格损伤，激活第一掺杂201的掺杂离子。作为一个实施例，所述退火处理的工艺参数为：退火温度为500度至850度，退火时长为0.01毫秒至10毫秒。
请参考图4，在所述半导体衬底200表面形成掩膜层。
所述掩膜层为单层结构或多层结构。
本实施例中，所述掩膜层为多层结构，所述掩膜层包括位于半导体衬底200表面的氧化硅层203、位于氧化硅层203表面的氮化硅层204。
采用氧化层203和氮化硅层204叠层结构的掩膜层，可以提高后续刻蚀工艺的刻蚀选择比。
请参考图5，在所述掩膜层表面形成图形化的光刻胶层205，所述图形化的光刻胶层205内具有第一开口206。
所述图形化的光刻胶层205的作用为：通过图形化的光刻胶层205内的第一开口206，定义出后续形成第二掺杂区的位置和宽度。所述第一开口206的位置和宽度可以根据实际工艺需要来确定。
所述图形化的光刻胶层205的形成步骤包括：在所述掩膜层表面形成初始光刻胶层；对所述初始光刻胶层进行曝光、显影等工艺，形成图形化的光刻胶层205，所述图形化的光刻胶层205内具有第一开口206。
请参考图6，以所述图形化的光刻胶层205（请参考图5）为掩膜，沿所述第一开口206刻蚀掩膜层，形成图形化的掩膜层，所述图形化的掩膜层内具有第二开口207。
具体的，沿第一开口206刻蚀掩膜层，直至暴露出半导体衬底200表面，在图形化的掩膜层内形成第二开口207。
采用干法刻蚀工艺刻蚀所述掩膜层。作为一个实施例，所述干法刻蚀工艺为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：刻蚀气体包括HBr、He和O2，其中，HBr流量为100sccm至500sccm，He流量为100sccm至500sccm，O2流量为1sccm至20sccm，刻蚀腔室压强为1托至50托，刻蚀腔室偏压为10V至300V。
在形成图形化的掩膜层后，去除所述图形化的光刻胶层205。作为一个实施例，采用灰化工艺去除所述图形化的光刻胶层205，所述灰化工艺的工艺参数为：灰化气体包括O2，O2流量为50sccm至200sccm，灰化温度为100度至300度。
在本发明其他实施例中，以可以采用干法刻蚀或湿法刻蚀工艺去除图形化的光刻胶层。
请参考图7，以所述图形化的掩膜层为掩膜，沿第二开口207（请参考图6）刻蚀去除部分厚度的半导体衬底200，在所述半导体衬底200内形成凹槽208。
采用干法刻蚀工艺刻蚀所述半导体衬底。作为一个实施例，所述干法刻蚀工艺为等离子体刻蚀，所述等离子体刻蚀工艺的工艺参数为：刻蚀气体包括CF4、CHF3和O2，CF4流量为10sccm至50sccm，CHF3流量为20sccm至40sccm，O2流量为1sccm至20sccm，刻蚀腔室压强为0.1托至10托，射频功率为500瓦至3000瓦，腔室温度为200度至350度。
在本实施例中，对所述半导体衬底200进行刻蚀形成凹槽208，使得凹槽208底部与第一掺杂区202底部齐平。
在本发明其他实施例中，也可以对半导体衬底进行刻蚀形成凹槽，使得凹槽底部位于第一掺杂区内，高于第一掺杂区底部；或对半导体衬底进行刻蚀形成凹槽，使得凹槽底部低于第一掺杂区底部。
需要说明的是，若凹槽底部低于第一掺杂区底部，则形成的凹槽底部与第一掺杂区底部的距离不应过大。这是由于，若凹槽底部与第一掺杂区底部的距离过大，则后续对凹槽底部进行第二掺杂形成第二掺杂区时，即使经过退火处理，第二掺杂区也难以与第一掺杂区进行连接，可能导致形成的半导体器件失效。
请参考图8，对所述凹槽208底部进行第二掺杂209，在半导体衬底200内形成第二掺杂区210。
第二掺杂209与第一掺杂201（请参考图3）的掺杂类型相同，第二掺杂209的掺杂浓度大于第一掺杂201的掺杂浓度，且所述第二掺杂区210与第一掺杂区202（请参考图3）相连接。
所述第二掺杂区210为半导体器件的主沟道区。当半导体器件处于开启状态时，形成的半导体器件的沟道区为主沟道区，即第二掺杂区210为半导体器件的沟道区；当半导体器件处于关断状态时，形成的半导体器件的沟道区为第二掺杂区210和后续形成的栅介质层附近区域的第一掺杂区202共同形成的掺杂区域。
本实施例以形成的半导体器件为NMOS晶体管做示范性说明，第二掺杂209的掺杂离子为P型离子，所述P型离子为B、Ga或In。
所述第二掺杂209的工艺为离子注入。作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B，注入能量为10kev至50kev，注入剂量为5E12atom/cm2至1E14atom/cm2。
在本发明其他实施例中，当形成的半导体器件为PMOS晶体管时，第二掺杂的掺杂离子为N型离子，所述N型离子为P、As或Sb，第二掺杂的工艺为离子注入。作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E13atom/cm2至1E15atom/cm2。
在形成第二掺杂区210之后，还可以对半导体衬底200进行退火处理，既修复第二掺杂209工艺对半导体衬底200造成的晶格损伤，又可以激活第二掺杂209的掺杂离子。作为一个实施例，所述退火处理的工艺参数为：退火温度为500度至850度，退火时长为0.01毫秒至10毫秒。
请参考图9，形成栅极结构，所述栅极结构包括位于凹槽208（请参考图8）底部和侧壁的栅介质层211、位于栅介质层211表面且填充满所述凹槽208的栅导电层212，且所述栅导电层212顶部高于半导体衬底200表面。
具体的，本实施例中，所述栅导电层212顶部与图形化的掩膜层顶部齐平。
采用化学气相沉积、热氧化、物理气相沉积或原子层沉积工艺形成所述栅介质层211和栅导电层212。
所述栅介质层211的材料为氧化硅或高k介质材料（高k介质材料指相对介电常数大于3.9（氧化硅的相对介电常数）的介质材料）。所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述栅导电层212的材料为多晶硅或导电金属。所述导电金属为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi中的一种或多种。
本实施例中，采用热氧化工艺形成栅介质层211，所述栅介质层211的材料为氧化硅，厚度为50埃至200埃；所述栅导电层212的材料为多晶硅，厚度为1000埃至10000埃。
需要说明的是，本实施例中，所述栅介质层211的长度为凹槽208的宽度和高度之和，在不增加芯片面积的条件下，本实施例形成的栅介质层211的长度得到了增加，满足器件小型化和微型化的发展趋势。
请参考图10，去除所述图形化的掩膜层。
本实施例中，去除所述图形化的氮化硅层204（请参考图9）和氧化硅层203（请参考图9）。
采用湿法刻蚀工艺去除所述图形化的掩膜层。具体的，去除图形化的氮化硅层204的湿法刻蚀的刻蚀液体为磷酸溶液，其中，溶液温度为120度至200度，磷酸质量百分比为65%至85%；去除图形化的氧化硅层203的湿法刻蚀的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为1:300至1:700。
请参考图11，在所述栅极结构两侧的半导体衬底200表面形成偏移侧墙213。
所述偏移侧墙213作为后续形成第四掺杂区（轻掺杂区）的掩膜。
所述偏移侧墙213的形成步骤包括：形成覆盖栅极结构和半导体衬底200表面的偏移侧墙层；回刻蚀去除位于栅极结构顶部和半导体衬底200表面的偏移侧墙层，在栅极结构侧壁形成偏移侧墙213。
所述偏移侧墙213的材料为氧化硅、氮化硅；所述偏移侧墙213为单层结构或叠层结构。
本实施例中，所述偏移侧墙213的材料为氮化硅。
请参考图12，以所述偏移侧墙213为掩膜，对栅极结构两侧的半导体衬底200进行第四掺杂214，形成第四掺杂区215。
所述第四掺杂214与第一掺杂201、第二掺杂209的掺杂类型相反。本实施例以形成的半导体器件为NMOS晶体管做示范性说明，第四掺杂214的掺杂离子为N型离子，所述N型离子为P、As或Sb；第四掺杂214的工艺为离子注入，作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E15atom/cm2至5E17atom/cm2。
本实施例中，对栅极结构两侧的半导体衬底200进行第四掺杂214后，位于栅极结构两侧的第一掺杂区202被部分转化为第四掺杂区215，且第四掺杂区215底部高于第一掺杂区202底部。
第四掺杂区215为半导体器件的主轻掺杂区，可以缓解半导体器件的热载流子效应，且改善源漏穿通问题。
当半导体器件处于开启状态时，位于栅介质层211附近区域的第一掺杂区202被反型，第一掺杂区202的掺杂类型与第四掺杂区215的掺杂类型相同，从而使得半导体器件的轻掺杂区由第三掺杂区215和第一掺杂区202共同构成，相邻轻掺杂区之间的沟道区长度变短，进而使得半导体器件的开启电流增加；当半导体器件处于关断状态时，位于栅介质层211附近区域的第一掺杂区202掺杂类型保持不变，半导体器件的轻掺杂区为第四掺杂区215，相邻轻掺杂区之间的沟道区长度变长，进而使得半导体器件的漏电流减小。
在本发明其他实施例中，当形成的半导体器件为PMOS晶体管时，第四掺杂的掺杂离子为P型离子，所述P型离子为B、Ga或In；第四掺杂的工艺为离子注入，作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B，注入能量为10kev至100kev，注入剂量为1E15atom/cm2至1E17atom/cm2。
请参考图13，在所述偏移侧墙213的侧壁形成主侧墙216，所述主侧墙216还位于半导体衬底200表面。
所述主侧墙216作为后续形成第三掺杂区的掩膜。
所述主侧墙216的形成步骤和材料可参考本实施例提供的偏移侧墙213的形成步骤和材料，在此不再赘述。
本实施例中，所述主侧墙216的材料为氮化硅。
请参考图14，以所述主侧墙216为掩膜，对栅极结构两侧的半导体衬底200进行第三掺杂217，形成第三掺杂区218，且第三掺杂区218底部低于第一掺杂区202底部。
所述第三掺杂217与第四掺杂214的掺杂类型相同，且第三掺杂的掺杂浓度大于第四掺杂的掺杂浓度。
本实施例以形成的半导体器件为NMOS晶体管做示范性说明，第三掺杂217的掺杂离子为N型离子，所述N型离子为P、As或Sb；所述第三掺杂217的工艺为离子注入，作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为P，注入能量为50kev至250kev，注入剂量为5E17atom/cm2至1E20atom/cm2。
在本发明其他实施例中，形成的半导体器件为PMOS晶体管，第三掺杂的掺杂离子为P型离子，第三掺杂的工艺为离子注入，作为一个实施例，所述离子注入工艺的工艺参数为：注入离子为B，注入能量为50kev至250kev，注入剂量为1E17atom/cm2至5E21atom/cm2。
本发明形成的半导体器件为EJ(Electrically Induced Junction)-MOSFET，即电诱导结-MOS晶体管，在开启状态时，位于栅极结构附近区域的第一掺杂区202发生反型，成为半导体器件轻掺杂区的一部分；在关断状态时，位于栅极结构附近区域的第一掺杂区202为沟道区的一部分。形成的电诱导结-MOS晶体管增加了半导体器件的开启电流，且减小了漏电流，优化半导体器件的电学性能。
综上，本发明提供的半导体器件的形成方法的技术方案具有以下优点：
首先，本发明在栅极结构下方形成了第二掺杂区作为沟道区，栅极结构两侧形成了第一掺杂区，且第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，第一掺杂区的浓度小于第二掺杂区的浓度；当向栅极结构施加电压使半导体器件处于开启状态时，第一掺杂区在施加电压的作用下发生反型，使得第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相反，即，第一掺杂区的掺杂类型与第三掺杂区的掺杂类型相同，从而使第一掺杂区作为半导体器件源漏区的一部分，半导体器件的沟道区长度为第二掺杂区的长度（即凹槽底部长度）；而现有技术中，沟道区的长度为栅介质层的长度，本发明沟道区的长度明显小于栅介质层的长度，因此，本发明半导体器件处于开启状态时的沟道区长度更短，从而使半导体器件的开启电流到增加。
其次，当半导体器件处于关断状态时，第一掺杂区的掺杂类型与第二掺杂区的掺杂类型相同，半导体器件的沟道区由第一掺杂区和第二掺杂区共同形成，沟道区的长度为第一掺杂区和第二掺杂区的长度之和；而现有技术中，形成相同体积的半导体器件时，沟道区长度最大时也只能为本发明凹槽底部和侧壁的长度之和（栅介质层长度），因此，本发明明显增加了关断状态时的沟道长度，从而减小半导体器件的漏电流。
再次，本发明的形成的栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满凹槽的栅导电层，在不增加半导体器件面积的条件下，增加了栅介质层的长度，满足半导体器件小型化、微型化的发展趋势，并且增加了栅介质层控制沟道区的有效长度，提高了栅极结构对沟道区的控制能力，优化半导体器件的电学性能。
最后，在形成第三掺杂区之前，在栅极结构两侧的半导体衬底内形成第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型形同，且第四掺杂区的掺杂浓度小于第三掺杂的掺杂浓度，所述第四掺杂区的形成有利于降低热载流子效应，且避免了源漏穿通问题。
请继续参考图14，本发明还提供一种半导体器件，包括：
半导体衬底200；
位于所述半导体衬底200内的第一掺杂区202，且所述第一掺杂区202顶部与半导体衬底200表面齐平；
位于半导体衬底200内的凹槽；
位于凹槽下方的第二掺杂区210，所述第二掺杂区210与第一掺杂区202的掺杂离子类型相同，第二掺杂区210的掺杂浓度大于第一掺杂区202的掺杂浓度，且所述第二掺杂区210与第一掺杂区202相连接；
栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层211、以及位于栅介质层211表面且填充满所述凹槽的栅导电层212，且所述栅导电层212顶部高于半导体衬底200表面；
位于所述栅极结构侧壁且位于半导体衬底200表面的主侧墙216；
位于主侧墙216两侧半导体衬底200内的第三掺杂区218，所述第三掺杂区218的掺杂离子类型与第一掺杂区202的掺杂离子类型相反。
本实施例中，半导体器件还包括：位于栅极结构两侧半导体衬底200表面的偏移侧墙213；位于所述偏移侧墙213两侧半导体衬底200内的第四掺杂区215，所述第四掺杂区215与第三掺杂区218的掺杂类型相同，且第四掺杂区215的掺杂浓度小于第三掺杂区218的掺杂浓度。所述第四掺杂区215有利于改善热载流子效应，且防止源漏穿通问题。
所述半导体衬底200为硅衬底、锗衬底、锗化硅衬底、碳化硅衬底或砷化镓衬底。本实施例中，所述半导体衬底200为硅衬底。
本实施例中，所述凹槽底部与第一掺杂区202底部齐平。在本发明其他实施例中，所述凹槽底部位于第一掺杂区202内或凹槽底部低于第一掺杂区202底部。
本实施例中，以所述半导体器件为NMOS晶体管做示范性说明，第一掺杂区202、第二掺杂区210的掺杂离子为P型离子，第三掺杂区218、第四掺杂区215的掺杂离子为N型离子。作为一个实施例，第一掺杂区202的掺杂离子为B，B离子浓度为1E10atom/cm2至5E12atom/cm2；所述第二掺杂区210的掺杂离子为B，B离子浓度为5E12atom/cm2至1E14atom/cm2；所述第三掺杂区215的掺杂离子为P，P离子浓度为5E17atom/cm2至1E20atom/cm2；所述第四掺杂区218的掺杂离子为P，P离子浓度为5E15atom/cm2至5E17atom/cm2。
当半导体器件处于开启状态时，向栅极结构施加电压，在施加电压的作用下，第一掺杂区202发生反型，第一掺杂区202的掺杂类型由P型转化为N型，因此，第一掺杂区202转化为半导体器件的轻掺杂区的一部分，从而使半导体器件的沟道区长度减小，进而增加半导体器件的开启电流。当半导体器件处于关断状态时，第一掺杂区202的掺杂类型保持不变，第一掺杂区202和第二掺杂区210的掺杂类型为P型掺杂，因此第一掺杂区202和第二掺杂区210共同构成半导体器件的沟道区，与现有技术的沟道区长度为栅介质层长度相比，本发明沟道区的长度得到增加，从而减小半导体器件的漏电流。
在本发明其他实施例中，半导体器件为PMOS晶体管时，第一掺杂区、第二掺杂区的掺杂离子为N型离子，第三掺杂区、第四掺杂区的掺杂离子为P型离子。作为一个实施例，第一掺杂区的掺杂离子为P，P离子浓度为1E11atom/cm2至5E13atom/cm2；所述第二掺杂区210的掺杂离子为P，P离子浓度为5E13atom/cm2至1E15atom/cm2；所述第三掺杂区218的掺杂离子为B，B离子浓度为1E17atom/cm2至5E21atom/cm2；所述第四掺杂区215的掺杂离子为B，B离子浓度为1E15atom/cm2至1E17atom/cm2。
所述栅介质层211的材料为氧化硅或高k介质材料（高k介质材料指相对介电常数大于3.9（氧化硅的相对介电常数）的介质材料）。所述高k介质材料为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述栅导电层212的材料为多晶硅或导电金属。所述导电金属为Al、Cu、Ag、Au、Pt、Ni、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN或WSi中的一种或多种。
本实施例中，所述栅介质层211的材料为氧化硅，厚度为50埃至200埃；所述栅导电层212的材料为多晶硅，厚度为1000埃至10000埃。
综上，本发明提供的半导体器件的技术方案具有以下优点：
首先，半导体器件包括位于第一掺杂区内的凹槽，且凹槽下方具有第二掺杂区，第二掺杂区与第一掺杂区的掺杂离子类型相同，第二掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；在半导体器件处于开启状态时，第一掺杂区发生反型，第一掺杂区类型与第三掺杂区的掺杂类型相同，因此，半导体器件的沟道区长度为第二掺杂区长度，从而减小有效沟道区长度，进而提高半导体器件的开启电流；在半导体器件处于关断状态时，第一掺杂区与第二掺杂区的掺杂类型相同，因此，半导体器件沟道区长度为第一掺杂区和第二掺杂区的长度之和，从而增加半导体器件有效沟道区长度，进而减小半导体器件的漏电流，优化半导体器件的电学性能。
其次，栅极结构位于凹槽底部和侧壁，栅介质层的长度为凹槽底部和侧壁长度之和，在不增加半导体器件面积的条件下，增加了栅介质层的长度，提高栅介质层控制沟道区的能力，满足半导体器件小型化微型化的发展趋势。
再次，本发明在栅极结构两侧的半导体衬底内具有第四掺杂区，且第四掺杂区与第三掺杂区的掺杂类型形同，第四掺杂区的掺杂浓度小于第三掺杂区的掺杂浓度；第四掺杂区有利于降低半导体器件热载流子效应，改善源漏穿通问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体器件的形成方法，其特征在于，包括：
提供半导体衬底；
对所述半导体衬底进行第一掺杂，形成第一掺杂区；
在所述半导体衬底表面形成图形化的掩膜层，所述图形化的掩膜层内具有开口，所述开口暴露出半导体衬底表面；
以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的半导体衬底，在所述半导体衬底内形成凹槽；
对所述凹槽底部进行第二掺杂，形成第二掺杂区，所述第二掺杂与第一掺杂的掺杂类型相同，第二掺杂的掺杂浓度大于第一掺杂的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；
形成栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、位于栅介质层表面且填充满所述凹槽的栅导电层；
去除所述图形化的掩膜层；
在所述栅极结构两侧的半导体衬底表面形成主侧墙；
以所述主侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第三掺杂，形成第三掺杂区，所述第三掺杂与第一掺杂的掺杂类型相反，且第三掺杂区底部低于第一掺杂区底部。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成主侧墙之前，还包括步骤：在栅极结构两侧的半导体衬底表面形成偏移侧墙；以所述偏移侧墙为掩膜，对所述栅极结构两侧的半导体衬底进行第四掺杂，形成第四掺杂区，所述第四掺杂与第三掺杂的掺杂类型相同，且第四掺杂的掺杂浓度小于第三掺杂的掺杂浓度。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部与第一掺杂区底部齐平。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部位于第一掺杂区内。
5.根据权利要求1所述的半导体器件的形成方法去，其特征在于，对所述半导体衬底进行刻蚀形成凹槽，使得凹槽底部低于第一掺杂区底部。
6.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述掩膜层为氮化硅层和氧化硅层的叠层结构。
7.根据权利要求6所述的半导体器件的形成方法，其特征在于，采用湿法刻蚀工艺去除所述图形化的掩膜层。
8.根据权利要求7所述的半导体器件的形成方法，其特征在于，去除氮化硅层的湿法刻蚀的刻蚀液体为磷酸溶液，去除氧化硅层的湿法刻蚀的刻蚀液体为氢氟酸溶液。
9.根据权利要求2所述的半导体器件的形成方法，其特征在于，所述第一掺杂、第二掺杂、第三掺杂和第四掺杂的工艺为离子注入。
10.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成的半导体器件为NMOS晶体管。
11.根据权利要求10所述的半导体器件的形成方法，其特征在于，所述第一掺杂和第二掺杂的掺杂离子为P型离子；所述第三掺杂和第四掺杂的掺杂离子为N型离子。
12.根据权利要求11所述的半导体器件的形成方法，其特征在于，所述第一掺杂工艺的工艺参数为：注入离子为B，离子注入能量为1kev至10kev，离子注入剂量为1E10atom/cm2至5E12atom/cm2；所述第二掺杂工艺的工艺参数为：注入离子为B，注入能量为10kev至50kev，注入剂量为5E12atom/cm2至1E14atom/cm2；所述第三掺杂工艺的工艺参数为：注入离子为P，注入能量为50kev至250kev，注入剂量为5E17atom/cm2至1E20atom/cm2；所述第四掺杂工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E15atom/cm2至5E17atom/cm2。
13.根据权利要求2所述的半导体器件的形成方法，其特征在于，形成的半导体器件为PMOS晶体管。
14.根据权利要求13所述的半导体器件的形成方法，其特征在于，所述第一掺杂和第二掺杂的掺杂离子为N型离子；所述第三掺杂和第四掺杂的掺杂离子为P型离子。
15.根据权利要求14所述的半导体器件的形成方法，其特征在于，所述第一掺杂工艺的工艺参数为：注入离子为P，离子注入能量为5kev至20kev，离子注入剂量为1E11atom/cm2至5E13atom/cm2；所述第二掺杂工艺的工艺参数为：注入离子为P，注入能量为10kev至50kev，注入剂量为5E13atom/cm2至1E15atom/cm2；所述第三掺杂工艺的工艺参数为：注入离子为B，注入能量为50kev至250kev，注入剂量为1E17atom/cm2至5E21atom/cm2；所述第四掺杂工艺的工艺参数为：注入离子为B，注入能量为10kev至100kev，注入剂量为1E15atom/cm2至1E17atom/cm2。
16.一种半导体器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底内的第一掺杂区，且所述第一掺杂区顶部与半导体衬底表面齐平；
位于第一掺杂区内的凹槽；
位于凹槽下方的第二掺杂区，所述第二掺杂区与第一掺杂区的掺杂离子类型相同，第二掺杂区的掺杂浓度大于第一掺杂区的掺杂浓度，且所述第二掺杂区与第一掺杂区相连接；
栅极结构，所述栅极结构包括位于凹槽底部和侧壁的栅介质层、以及位于栅介质层表面且填充满所述凹槽的栅导电层，且所述栅导电层顶部高于半导体衬底表面；
位于所述栅极结构侧壁且位于半导体衬底表面的主侧墙；
位于所述主侧墙两侧半导体衬底内的第三掺杂区，所述第三掺杂区的掺杂离子类型与第一掺杂区的掺杂离子类型相反，且第三掺杂区底部低于第一掺杂区底部。
17.根据权利要求16所述的半导体器件，其特征在于，所述凹槽底部位于第一掺杂区内、或与第一掺杂区底部齐平、或低于第一掺杂区底部。
18.根据权利要求16所述的半导体器件，其特征在于，还包括：位于栅极结构两侧半导体衬底表面的偏移侧墙；位于所述偏移侧墙两侧半导体衬底内的第四掺杂区，所述第四掺杂区与第三掺杂区的掺杂类型相同，且第四掺杂区的掺杂浓度小于第三掺杂区的掺杂浓度。
19.根据权利要求16所述的半导体器件，其特征在于，所述半导体器件为NMOS晶体管或PMOS晶体管。
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