CN116504612A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开是关于半导体技术领域，涉及一种半导体结构及其形成方法，该形成方法包括：提供衬底，衬底包括待掺杂区；在衬底表面依次形成保护层、阻挡层以及光阻层；保护层的电子密度小于光阻层的电子密度，阻挡层的电子密度大于光阻层的电子密度；以保护层为蚀刻停止层对阻挡层和光阻层进行蚀刻，以形成露出保护层的表面的半导体图案，半导体图案在衬底上的正投影与待掺杂区至少部分重合；通过半导体图案对待掺杂区进行离子注入，以形成掺杂区。本公开的形成方法可降低半导体图案的形貌发生异常的概率，提高产品良率。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种半导体结构及其形成方法。
背景技术
存储器因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。随着产品尺寸的减小，在制程过程中，需要在其有源区内注入更深的能量来维持可存储的电子数量。
在进行离子注入的过程中，常以光阻层作为阻挡层，为了保证阻挡效果，需要较高厚度的光阻层，但由于光阻层厚度较大，在其内形成的开口易发生形貌异常，导致通过开口进行离子注入形成的掺杂区的结构发生异常，产品良率较低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
有鉴于此，本公开提供一半导体结构及其形成方法，可降低半导体图案的形貌发生异常的概率，提高产品良率。
根据本公开的一个方面，提供一种半导体结构的形成方法，包括：
提供衬底，所述衬底包括待掺杂区；
在所述衬底表面依次形成保护层、阻挡层以及光阻层；所述保护层的电子密度小于所述光阻层的电子密度，所述阻挡层的电子密度大于所述光阻层的电子密度；
以所述保护层为蚀刻停止层对所述阻挡层和所述光阻层进行蚀刻，以形成露出所述保护层的表面的半导体图案，所述半导体图案在所述衬底上的正投影与所述待掺杂区至少部分重合；
通过所述半导体图案对所述待掺杂区进行离子注入，以形成掺杂区。
在本公开的一种示例性实施例中，所述阻挡层的电子密度大于或等于9.0g/cm3。
在本公开的一种示例性实施例中，所述光阻层的材料为光刻胶，所述阻挡层的材料为钨和/或硅化钨。
在本公开的一种示例性实施例中，所述保护层、所述阻挡层以及所述光阻层的总厚度小于所述掺杂区内离子注入的深度。
在本公开的一种示例性实施例中，所述掺杂区内离子注入深度大于或等于2微米。
在本公开的一种示例性实施例中，所述光阻层的厚度小于或等于1微米，所述阻挡层的厚度小于或等于1微米。
在本公开的一种示例性实施例中，所述保护层的厚度小于或等于0.1微米。
在本公开的一种示例性实施例中，所述保护层的材料为多晶硅、氧化硅、氮化硅中至少一种。
在本公开的一种示例性实施例中，形成所述半导体图案包括：
对所述光阻层进行曝光并显影，以形成显影区，所述显影区在所述衬底上的正投影与所述待掺杂区至少部分重合；
在所述显影区对所述阻挡层进行蚀刻，以形成所述半导体图案。
在本公开的一种示例性实施例中，所述形成方法还包括：
形成所述掺杂区后，去除所述保护层、所述阻挡层以及所述光阻层。
在本公开的一种示例性实施例中，去除所述保护层、所述阻挡层以及所述光阻层，包括：
采用灰化工艺去除所述光阻层；
采用干法蚀刻工艺去除所述阻挡层及所述保护层。
在本公开的一种示例性实施例中，采用干法蚀刻工艺去除所述阻挡层及所述保护层，包括：
采用第一蚀刻气体去除刻所述阻挡层；
采用第二蚀刻气体去除所述保护层，所述第二蚀刻气体与所述第一蚀刻气体的气体类型不同。
在本公开的一种示例性实施例中，所述阻挡层的材料为钨，所述第一蚀刻气体为三氟化氮和氯气的混合气体。
在本公开的一种示例性实施例中，所述保护层的材料为多晶硅，所述第二蚀刻气体为HCl或Br2。
根据本公开的一个方面，提供一种半导体结构，所述半导体结构由上述任意一项所述的半导体结构的形成方法形成。
本公开的半导体结构及其形成方法，一方面，由于阻挡层的电子密度相对较大，使得在离子注入的过程中，离子在阻挡层内的穿透深度较浅，阻挡层与光阻层的配合形成的叠层结构的整体厚度可小于使用单一光阻层作为离子阻挡层时光阻层的厚度。另一方面，形成半导体图案的过程中，由于光阻层与阻挡层的整体厚度减小，形成的半导体图案的深宽比也相应减小，可降低半导体图案的形貌发生异常的风险，提高半导体图案与待掺杂区的对准精度，改善曝光质量，进而提高产品良率；与此同时，在离子注入过程中，由于保护层的电子密度相对较小，离子可以穿过保护层进入衬底内，在此过程中，可通过保护层对衬底表面进行保护，即便在离子注入过程中会对半导体图案底部表面的膜层造成损伤或污染，其损伤或污染的也是保护层，不会损伤或污染衬底表面，可进一步提高产品良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开实施例中半导体结构的形成方法的流程图。
图2为本公开实施例中衬底、保护层、阻挡层以及光阻层的示意图。
图3为本公开实施例中完成步骤S130后的结构示意图。
图4为本公开实施例中完成步骤S210后的结构示意图。
图5为本公开实施例中完成步骤S140后的结构示意图。
图6为本公开实施例中完成步骤S150后的结构示意图。
图7为本公开实施例中完成步骤S321后的结构示意图。
图8为本公开实施例中CIS芯片的示意图。
附图标记说明：
1、衬底；11、掺杂区；2、保护层；201、污染区；3、阻挡层；4、光阻层；401、显影区；100、半导体图案；103、第一深度；200、n阱；300、钉扎光电二极管区；400、隔离阱区；500、传输栅结构；600、源漏极。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。
本公开实施例提供了一种半导体结构的形成方法，图1示出了本公开实施例中的半导体结构的形成方法的流程图，参见图1所示，该形成方法可包括步骤S110-步骤S140，其中：
步骤S110，提供衬底，所述衬底包括待掺杂区；
步骤S120，在所述衬底表面依次形成保护层、阻挡层以及光阻层；所述保护层的电子密度小于所述光阻层的电子密度，所述阻挡层的电子密度大于所述光阻层的电子密度；
步骤S130，以所述保护层为蚀刻停止层对所述阻挡层和所述光阻层进行蚀刻，以形成露出所述保护层的表面的半导体图案，所述半导体图案在所述衬底上的正投影与所述待掺杂区至少部分重合；
步骤S140，通过所述半导体图案对所述待掺杂区进行离子注入，以形成掺杂区。
本公开的半导体结构的形成方法，一方面，由于阻挡层的电子密度相对较大，使得在离子注入的过程中，离子在阻挡层内的穿透深度较浅，阻挡层与光阻层的配合形成的叠层结构的整体厚度可小于使用单一光阻层作为离子阻挡层时光阻层的厚度。另一方面，形成半导体图案的过程中，由于光阻层与阻挡层的整体厚度减小，形成的半导体图案的深宽比也相应减小，可降低半导体图案的形貌发生异常的风险，提高半导体图案与待掺杂区的对准精度，改善曝光质量，进而提高产品良率；与此同时，在离子注入过程中，由于保护层的电子密度相对较小，离子可以穿过保护层进入衬底内，在此过程中，可通过保护层对衬底表面进行保护，即便在离子注入过程中会对半导体图案底部表面的膜层造成损伤或污染，其损伤或污染的也是保护层，不会损伤或污染衬底表面，可进一步提高产品良率。
下面对本公开的半导体结构的形成方法的各步骤及其具体细节进行详细说明：
如图1所示，在步骤S110中，提供衬底，所述衬底包括待掺杂区。
如图2所示，衬底1可呈平板结构，其可为矩形、圆形、椭圆形、多边形或不规则图形，在本公开的一些实施例中，衬底1可为硅衬底，其内部形成有浅沟槽隔离结构（图中未示出），浅沟槽隔离结构能在衬底1上分隔出若干个有源区，有源区可包括至少一个待掺杂区。可选的，每个有源区可包括两个待掺杂区。
如图1所示，在步骤S120中，在所述衬底1表面依次形成保护层2、阻挡层3以及光阻层4；所述保护层2的电子密度小于所述光阻层4的电子密度，所述阻挡层3的电子密度大于所述光阻层4的电子密度；
继续参见图2所示，保护层2可铺满衬底1表面，可通过保护层2对衬底1的表面进行保护，进而避免后续离子注入过程中对衬底1表面造成损伤或污染。保护层2可以是覆盖于衬底1表面的薄膜，也可以是覆盖于衬底1表面的涂层，在此不对保护层2的具体形式做特殊限定。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在衬底1的表面形成保护层2，当然，也可通过其他方式形成保护层2，在此不对保护层2的形成方式做特殊限定。
继续参见图2所示，阻挡层3可覆盖于保护层2的表面，其可铺满保护层2的表面。阻挡层3可以是覆盖于保护层2表面的薄膜，也可以是覆盖于保护层2表面的涂层，在此不对阻挡层3的具体形式做特殊限定。可通过化学气相沉积、物理气相沉积或原子层沉积等方式在保护层2的表面形成阻挡层3，当然，也可通过其他方式形成阻挡层3，在此不对阻挡层3的形成方式做特殊限定。
继续参见图2所示，可在阻挡层3的表面形成光阻层4，光阻层4可铺满阻挡层3的表面。在本公开的一种示例性实施例中，光阻层4的材料可为光刻胶，其可以是正性光刻胶，也可以是负性光刻胶，在此不做特殊限定。可通过旋涂或其他方式在阻挡层3的表面形成光阻层4。
在本公开的一些实施例中，在离子注入过程中，离子在膜层中的注入深度与膜层中的材料的阻挡机制密切相关。在离子注入能量相同的情况下，离子在不同的材料中的穿透深度会表现出不同的特性。举例而言，离子在薄膜中的注入深度受电子阻挡机制的影响，即，构成薄膜的材料的电子密度越大，其阻挡能力越强，离子注入过程中，离子穿透深度越浅。在本公开中，阻挡层3的电子密度可大于光阻层4的电子密度。由于阻挡层3的电子密度相对较大，使得在离子注入的过程中，离子在阻挡层3内的穿透深度较浅，阻挡层3与光阻层4的配合形成的叠层结构的整体厚度可小于使用单一光阻层4作为离子阻挡层时的光阻层4的厚度。
在本公开的一种示例性实施例中，阻挡层3的电子密度可大于或等于9.0 g/cm3，例如，其可为9.8 g/cm3、12.5 g/cm3、15.6 g/cm3、19.3 g/cm3，进一步地，在离子注入的能量为100KeV时，阻挡层3的离子注入深度可小于1500埃（Å）。本公开实施例中，使用硅衬底时，硅衬底的电子密度为2.33 g/cm3，此时，在离子注入的能量为100KeV时，硅衬底1的离子注入深度约2900埃（Å），也即，在离子注入的能量为100KeV时，阻挡层3的离子注入深度远小于在硅中的注入深度，在本公开的一些实施方式中，在离子注入过程中，可将离子加速弹射到需要注入能量的薄膜的表面，在此过程中，注入的离子会与薄膜中的材料发生碰撞，导致薄膜中的原子脱离。脱离后的原子可能进入衬底1中，进而在衬底1中形成阱，影响衬底1的基本功能。在本公开中，可通过保护层2以及阻挡层3的设计，降低离子注入过程中阻挡层3中脱离的原子进入衬底1的可能性，有助于提高产品良率。
举例而言，阻挡层3的材料可为电子密度相对较大的材料，由于离子注入过程中，在钨或硅化钨中离子注入的深度比在硅材料中的注入深度浅，因此，在离子注入过程中可采用钨或硅化钨作为阻挡层3的材料，即，阻挡层3的材料可为钨或硅化钨，当然，阻挡层3还可以是其他材料，在此不再一一列举。举例而言，以钨作为阻挡层3的材料时，在离子注入的能量为100KeV时，离子注入深度为824埃；以硅化钨作为阻挡层3的材料时，离子注入深度为1440埃。
当阻挡层3的材料为钨时，在离子注入过程中，注入的离子与阻挡层3中的钨发生碰撞，进而出现钨原子，由于离子在钨中的注入深度较浅，即便在离子注入过程中在阻挡层3中会出现钨原子，钨原子也不会与衬底1的表面直接接触，可降低钨原子向衬底1中扩散的概率，同时，由于在衬底1表面设置了保护层2，即便有个别钨原子扩散至阻挡层3的底部，其接触的也是保护层2，因此，可通过保护层2的设置进一步避免钨原子与衬底1直接接触，有助于提高产品良率。
在本公开的一种示例性实施例中，光阻层4的厚度可小于或等于1微米，例如，其厚度可为0.2微米、0.4微米、0.6微米、0.8微米或1微米，当然，光阻层4的厚度也可为其他数值，在此不再一一列举。阻挡层3的厚度可小于或等于1微米，例如，其厚度可为0.2微米、0.4微米、0.6微米、0.8微米或1微米，当然，阻挡层3的厚度也可为其他数值，在此不再一一列举。本公开中采用光阻层4和阻挡层3共同作为离子阻挡层的方案中光阻层4和阻挡层3的整体厚度至少降低了1微米。由于光阻层4与阻挡层3的整体厚度减小，使得后续在其内形成的半导体图案的深宽比也相应减小，可降低半导体图案的形貌发生异常的风险，提高半导体图案与待掺杂区的对准精度，进而提高产品良率。
在本公开的一种示例性实施例中，保护层2的厚度相对较小，举例而言，保护层2的厚度可远小于阻挡层3和/或光阻层4的厚度。由于保护层2的厚度远小于光阻层4和/或阻挡层3的厚度，使得保护层2的设置不会对衬底1表面的膜层的高度造成明显影响，进而可以有效降低厚度。
在本公开的一种示例性实施例中，保护层2的厚度可小于或等于0.1微米。例如，保护层2的厚度可为0.02微米、0.04微米、0.06微米、0.08微米或0.1微米，当然，保护层2的厚度也可为其他数值，在此不再一一列举。
在本公开的一种示例性实施例中，保护层2的电子密度可小于光阻层4的电子密度，进而在后续对衬底1进行离子注入的过程中，离子可以穿过保护层2进入衬底1内，在此过程中，可通过保护层2对衬底1表面进行保护，降低离子注入过程中对衬底1的表面造成污染或损伤的概率，有助于提高产品良率。即便在后续离子注入过程中会对半导体图案100底部的膜层造成损伤或污染，其损伤或污染的也是保护层2，对衬底1的表面影响较小。
在本公开的一些实施例中，保护层2的材料可为多晶硅、氧化硅、氮化硅中至少一种，举例而言，保护层2的材料可为多晶硅，或者，保护层2的材料可为多晶硅与其他介电材料的组合。例如，保护层2可包括多晶硅层与氮化硅层形成的叠层结构；又如，保护层2可包括多晶硅层与氧化硅层形成的叠层结构。在离子注入的能量为100KeV时，在多晶硅（Si）中的离子注入深度为2968埃，在氧化硅（SiO2）中的离子注入深度为3068埃，在氮化硅（Si3N4）中的离子注入深度为1883埃。在保护层2的厚度小于或等于0.1微米的情况下，离子可穿透保护层2进入衬底1内，进而完成对待掺杂区的离子注入过程。
如图1所示，在步骤S130中，以所述保护层2为蚀刻停止层对所述阻挡层3和所述光阻层4进行蚀刻，以形成露出所述保护层2的表面的半导体图案100，所述半导体图案100在所述衬底1上的正投影与所述待掺杂区至少部分重合。
可形成贯穿阻挡层3和光阻层4的半导体图案100，该半导体图案100可露出保护层2的表面。半导体图案100的形状可为圆形、矩形、多边形或不规则图形，在此不对半导体图案100的形状做特殊限定。半导体图案100的数量可为一个，也可以为多个，在此不做特殊限定。在本公开的一些实施例中，半导体图案100的数量可为多个，且每一个有源区可至少对应一个半导体图案100，且半导体图案100在衬底1上的正投影可与有源区内的待掺杂区至少部分重合。可选的，每一个有源区可分别对应两个间隔分布的半导体图案100，且两个半导体图案100在衬底1上的正投影的边界可与有源区内的两个待掺杂区的边界分别重合。在本公开实施例中，完成步骤S130后的结构如图3所示。
在本公开的一种示例性实施例中，形成半导体图案100（即，步骤S130）可包括步骤S210及步骤S220，其中：
步骤S210，对所述光阻层4进行曝光并显影，以形成显影区401，所述显影区401在所述衬底1上的正投影与所述待掺杂区至少部分重合。
可采用掩膜版对光阻层4进行曝光，该掩膜版的图案可与半导体图案100所需的图案匹配。随后，可对曝光后的光阻层4进行显影，从而形成显影区401。需要说明的是，当待掺杂区的数量为多个时，显影区401的数量也可为多个，且显影区401的数量与待掺杂区的数量相同，各显影区401均可露出阻挡层3的表面，且各显影区401在衬底1上的正投影的边界分别与不同的待掺杂区的边界重合，显影区401的图案可与半导体图案100所需的图案相同，显影区401的尺寸可与半导体图案100所需的尺寸相同。在本公开实施例中，完成步骤S210后的结构如图4所示。
步骤S220，在所述显影区401对所述阻挡层3进行蚀刻，以形成所述半导体图案100。
继续参见图3所示，可通过非等向蚀刻工艺在显影区401对阻挡层3进行蚀刻，进而形成半导体图案100，半导体图案100可露出保护层2的表面。举例而言，可采用干法蚀刻工艺在显影区401对阻挡层3进行蚀刻，以阻挡层3的材料为钨为例，蚀刻气体可为三氟化氮和氯气的混合气体，当然，蚀刻气体也可为其他气体，只要能将显影区401中露出的阻挡层3去除，且不损伤光阻层4及周围其他结构即可，在此不对阻挡层3的蚀刻气体做特殊限定。
如图1所示，在步骤S140中，通过所述半导体图案100对所述待掺杂区进行离子注入，以形成掺杂区11。
如图5所示，可通过半导体图案100对衬底1中的待掺杂区进行离子注入，进而形成掺杂区11，图中箭头所示方向为离子注入的方向。在此过程中，离子进入待掺杂区之后可沿衬底1的厚度方向由待掺杂区的表面向其内部渗透。在本公开的一些实施例中，在离子注入过程中，可进行多次循环注入，例如，对待掺杂区的离子注入次数可为2次、3次、4次或5次，当然，也可以是其他次数，在此不再一一列举。
下面，以对待掺杂区进行3次循环注入为例，对离子注入过程进行详细说明：
在一些实施例中，3次循环注入的过程中，每次注入的深度均可相同，例如，在第1次离子注入时，可将离子注入至第一深度103；离子进入衬底1之后可在其内部进行局部扩散，在第2次离子注入时，可继续将离子注入至第一深度103处，待其扩散后，可继续进行第3次离子注入，第3次离子注入的深度还可以是第一深度103。
在本公开的另一些实施例中，3次循环注入的过程中，每次注入的深度可不同，例如，在第1次离子注入时，可将离子注入至第一深度；离子进入衬底1之后可在其内部进行局部扩散；在第2次离子注入时，可将离子注入至第二深度，待其扩散后，可继续进行第3次离子注入，第3次离子注入的深度可为第三深度。其中，第一深度、第二深度以及第三深度互不相同，在不同次离子注入的过程中需要的离子注入能量也各不相同，需要说明的是，在上述不同次的离子注入过程中，阻挡层3中的注入深度都比较浅，可在降低阻挡层3和光阻层4的整体厚度的情况下满足不同注入深度以及不同注入能量的需求。
需要说明的是，在上述离子注入过程中，虽然待掺杂区表面覆盖有保护层2，但由于保护层2的厚度较小，且离子在保护层2中的注入深度较大，在离子注入过程中，离子可穿过保护层2进入衬底1内，在此过程中，可通过保护层2对衬底1表面进行保护，即便在离子注入过程中会对半导体图案100底部表面的膜层造成损伤或污染，其损伤或污染的也是保护层2，不会损伤或污染衬底1表面，可进一步提高产品良率。
需要说明的是，在上述过程中，为了工艺方便，可对衬底1、保护层2、阻挡层3以及光阻层4共同构成的结构同时进行离子注入，在此过程中，由于保护层2中未被半导体图案100露出的部分的表面均被阻挡层3及光阻层4覆盖，在离子注入过程中，在阻挡层3及光阻层4的阻挡作用下离子不会渗透到衬底1内部，进而可以保证衬底1中与半导体图案100对应的区域以外的区域内不会注入离子，可有效控制掺杂区11的尺寸，提高产品可靠性。
在本公开的一些实施例中，可通过控制离子注入的能量来控制离子在待掺杂区中注入的深度。举例而言，在保护层2的材料、衬底1的材料以及注入的离子确定的情况下，离子注入能量越大，其在待掺杂区内注入的离子的深度越大，每一个离子注入能量都可对应一个离子注入深度。
在本公开的一些实施例中，可对待掺杂区进行n型掺杂，进而形成n型掺杂区。举例而言，可向待掺杂区内掺杂n型掺杂材料，该n型掺杂材料可包括元素周期表中位于第V主族的元素。例如，其可以是磷或砷，当然，还可以是其他元素的材料，在此不再一一列举。在一实施例中，可采用离子注入的方式向待掺杂区注入磷离子或砷离子，当然，也可采用其他工艺对待掺杂区进行掺杂，在此不做特殊限定。
在本公开的另一些实施例中，可对待掺杂区进行p型掺杂，进而形成p型掺杂区。举例而言，可向待掺杂区内掺杂p型掺杂材料，该p型掺杂材料可包括元素周期表中位于第III主族的元素。例如，其可以是硼，当然，还可以是其他元素的材料，在此不再一一列举。即，掺杂区11可为n型掺杂区，也可为p型掺杂区，在此不对掺杂区11的类型做具体限定。在一实施例中，可采用离子注入的方式向待掺杂区注入硼离子，当然，也可采用其他工艺对待掺杂区进行掺杂，在此不做特殊限定。
在本公开的一种示例性实施例中，保护层2、阻挡层3以及光阻层4的总厚度可小于掺杂区11内离子注入的深度。例如，掺杂区11内的离子注入深度可大于或等于2微米，保护层2、阻挡层3以及光阻层4的总厚度可小于2微米。
在本公开的一些实施例中，掺杂区11可作为CIS芯片（CMOS Image Sensor，CMOS图像传感器）中的隔离阱，例如P型隔离阱，可以防止相邻钉扎光电二极管之间发生信号串扰。
在本公开的一种示例性实施例中，本公开的半导体结构的形成方法还可包括：
步骤S150，形成所述掺杂区11后，去除所述保护层2、所述阻挡层3以及所述光阻层4。
在形成掺杂区11后，可去除保护层2、阻挡层3以及光阻层4，进而将衬底1的表面露出。举例而言，可通过不同的工艺分别去除保护层2、阻挡层3以及光阻层4。在本公开实施例中，完成步骤S150后的结构如图6所示。
在本公开的一种示例性实施例中，去除保护层2、阻挡层3以及光阻层4（即，步骤S150）可包括步骤S310及步骤S320，其中：
步骤S310，采用灰化工艺去除所述光阻层4。
可通过灰化、湿法蚀刻或干法蚀刻等方式去除光阻层4，进而将阻挡层3的表面露出。当然，也可通过其他方式去除光阻层4，在此不对光阻层4的去除方式做特殊限定。
步骤S320，采用干法蚀刻工艺去除所述阻挡层3及所述保护层2。
在去除光阻层4之后，可通过干法蚀刻的方式去除阻挡层3和保护层2。蚀刻过程中的蚀刻气体可根据阻挡层3和保护层2的具体材料类型进行设定，只要能够将阻挡层3和保护层2去除，且不损伤周围其他结构即可，在此不对去除阻挡层3和保护层2的蚀刻气体做特殊限定。
在本公开的一种示例性实施例中，采用干法蚀刻工艺去除所述阻挡层3及所述保护层2（即，步骤S320）可包括步骤S321及步骤S322，其中：
步骤S321，采用第一蚀刻气体去除刻所述阻挡层3。
由于阻挡层3和保护层2的材料不同，因而需要采用不同的蚀刻气体分别对阻挡层3和保护层2进行蚀刻。举例而言，可先采用第一蚀刻气体对阻挡层3进行蚀刻，进而去除阻挡层3，并将保护层2的表面露出。第一蚀刻气体对阻挡层3的蚀刻速率远大于其对周围其他结构的蚀刻速率。例如，当阻挡层3的材料为钨时，第一蚀刻气体可为三氟化氮和氯气的混合气体，当然，第一蚀刻气体也可以是其他气体，只要能将阻挡层3去除，且不损伤周围其他结构即可。
需要说明的是，也可通过湿法蚀刻工艺去除阻挡层3，其蚀刻溶液可根据阻挡层3的具体材料进行设定，只要能将阻挡层3去除，且不损伤周围其他结构即可。在本公开实施例中，完成步骤S321后的结构如图7所示。
步骤S322，采用第二蚀刻气体去除所述保护层2，所述第二蚀刻气体与所述第一蚀刻气体的气体类型不同。
在去除阻挡层3后，可切换蚀刻气体，进而对保护层2进行蚀刻。举例而言，在去除阻挡层3后可将蚀刻气体切换为第二蚀刻气体，采用第二蚀刻气体进行蚀刻，进而去除保护层2，并将衬底1的表面露出。在此过程中，可一并去除离子注入过程中对保护层2造成损伤或污染进而形成的污染区201。第二蚀刻气体对保护层2的蚀刻速率远大于其对周围其他结构的蚀刻速率。例如，当保护层2的材料为多晶硅时，第二蚀刻气体可为非碳氟类的气体，例如，第二蚀刻气体可为HCl或者Br2等。当然，第二蚀刻气体也可以是其他气体，只要能将保护层2去除，且不损伤衬底1及周围其他结构即可。
需要说明的是，也可通过湿法蚀刻工艺去除保护层2，其蚀刻溶液可根据保护层2的具体材料进行设定，只要能将保护层2去除，且不损伤周围其他结构即可。例如，当保护层2的材料为氧化硅时，蚀刻溶液可以是氢氟酸，例如，其可以是缓冲氢氟酸（BHF）、浓度为49%的氢氟酸或稀氢氟酸(DHF)，当采用DHF作为酸性溶液时，氢氟酸与去离子水的配制比例可以是1:1~1:10，在此不对酸性溶液的配比及浓度做特殊限定。
在本公开的一种示例性实施例中，如图8所示，可以用于制作CIS芯片，CIS芯片可包括衬底，衬底可为n型衬底。例如，可对衬底底部进行n型（例如，磷离子）掺杂，进而在衬底的底部形成n阱200（Deep N+Well, DNW），在衬底底部形成n阱200的过程中，离子注入深度可大于3微米。
衬底还可包括钉扎光电二极管区300（Pinned Photodiode,PPD）和位于钉扎光电二极管区300（PPD）两侧的隔离阱区400（Deep P+Well for Isolation，DPI），其中，钉扎光电二极管区300（PPD）用于形成钉扎光电二极管，隔离阱区400（DPI）用于形成隔离阱，相邻两个钉扎光电二极管之间通过隔离阱隔离开,以防发生信号串扰。
在本公开的一些实施例中，钉扎光电二极管区300（PPD）和隔离阱区400（DPI）的掺杂类型相反。举例而言，钉扎光电二极管区300（PPD）可为n型掺杂区，可通过上述任一实施例中的半导体结构的形成方法向该区域进行磷离子注入，其离子注入深度可约为1.51微米；隔离阱区400（DPI）可为P型掺杂区，例如，可通过上述任一实施例中的半导体结构的形成方法向该区域进行硼离子注入，其离子注入深度可为0.5微米~2.5微米。需要说明的是，在向隔离阱区400（DPI）注入硼离子的过程中，可使用较高的植入能量，例如，当隔离阱区400（DPI）的硼离子注入深度大于或等于2微米时，所需的离子注入能量大于或等于1.3MeV，但小于或等于5MeV，此时，可以保证硼离子的注入深度小于或等于5微米。
在形成钉扎光电二极管和隔离阱之后，可在钉扎光电二极管区300（PPD）的表面形成传输栅结构500，同时，还可在传输栅结构500的两侧分别形成源漏极600，钉扎光电二极管、隔离阱、传输栅结构500、源漏极600可共同构成CIS芯片。
需要说明的是，上述实施例中的衬底中可包括多个间隔分布的钉扎光电二极管，每一钉扎光电二极管的两侧均可分别设有一个隔离阱，且相邻的钉扎光电二极管可共用同一个隔离阱。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的形成方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施还提供一种半导体结构，该半导体结构可由上述任一实施例的半导体结构的形成方法形成。
上述半导体结构中各部分的具体细节及制造工艺已经在对应的半导体结构的形成方法中进行了详细描述，因此，此处不再赘述。
举例而言，该半导体结构可以是动态随机存取存储器（Dynamic Random AccessMemory，DRAM）、静态随机存取存储器（static random access memory，SRAM）等。当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底，所述衬底包括待掺杂区；
在所述衬底表面依次形成保护层、阻挡层以及光阻层；所述保护层的电子密度小于所述光阻层的电子密度，所述阻挡层的电子密度大于所述光阻层的电子密度；
以所述保护层为蚀刻停止层对所述阻挡层和所述光阻层进行蚀刻，以形成露出所述保护层的表面的半导体图案，所述半导体图案在所述衬底上的正投影与所述待掺杂区至少部分重合；
通过所述半导体图案对所述待掺杂区进行离子注入，以形成掺杂区。
2.根据权利要求1所述的形成方法，其特征在于，所述阻挡层的电子密度大于或等于9.0g/cm3。
3.根据权利要求1或2所述的形成方法，其特征在于，所述光阻层的材料为光刻胶，所述阻挡层的材料为钨和/或硅化钨。
4.根据权利要求1所述的形成方法，其特征在于，所述保护层、所述阻挡层以及所述光阻层的总厚度小于所述掺杂区内离子注入的深度。
5.根据权利要求1所述的形成方法，其特征在于，所述掺杂区内离子注入深度大于或等于2微米。
6.根据权利要求1所述的形成方法，其特征在于，所述光阻层的厚度小于或等于1微米，所述阻挡层的厚度小于或等于1微米。
7.根据权利要求1-6任一项所述的形成方法，其特征在于，所述保护层的厚度小于或等于0.1微米。
8.根据权利要求7所述的形成方法，其特征在于，所述保护层的材料为多晶硅、氧化硅、氮化硅中至少一种。
9.根据权利要求7所述的形成方法，其特征在于，形成所述半导体图案包括：
对所述光阻层进行曝光并显影，以形成显影区，所述显影区在所述衬底上的正投影与所述待掺杂区至少部分重合；
在所述显影区对所述阻挡层进行蚀刻，以形成所述半导体图案。
10.根据权利要求9所述的形成方法，其特征在于，所述形成方法还包括：
形成所述掺杂区后，去除所述保护层、所述阻挡层以及所述光阻层。
11.根据权利要求10所述的形成方法，其特征在于，去除所述保护层、所述阻挡层以及所述光阻层，包括：
采用灰化工艺去除所述光阻层；
采用干法蚀刻工艺去除所述阻挡层及所述保护层。
12.根据权利要求11所述的形成方法，其特征在于，采用干法蚀刻工艺去除所述阻挡层及所述保护层，包括：
采用第一蚀刻气体去除刻所述阻挡层；
采用第二蚀刻气体去除所述保护层，所述第二蚀刻气体与所述第一蚀刻气体的气体类型不同。
13.根据权利要求12所述的形成方法，其特征在于，所述阻挡层的材料为钨，所述第一蚀刻气体为三氟化氮和氯气的混合气体。
14.根据权利要求12所述的形成方法，其特征在于，所述保护层的材料为多晶硅，所述第二蚀刻气体为HCl或Br2。
15.一种半导体结构，其特征在于，所述半导体结构由权利要求1-14任一项所述的半导体结构的形成方法形成。
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