KR20010066338A - 반도체소자의 트랜지스터 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 완충산화막, 질화막 및 장벽산화막 적층구조를 반도체기판 상부에 적층하고 상기 적층구조를 식각하여 상기 NMOS 게이트 예정영역을 형성함으로써 채널영역을 노출시키고 이를 피형 불순물로 도핑한 다음, 전체표면상부에 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘을 적층하고 상기 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘의 PMOS 영역을 식각한 다음, 전체표면상부에 보호막을 형성하고 상기 적층구조 및 보호막을 식각하여 상기 PMOS 게이트 예정영역을 형성하며 채널영역을 노출시킨 다음, 이를 엔형 불순물로 도핑하고 상기 PMOS 채널영역을 포함한 전체표면상부에 PMOS 게이트산화막 및 피형 도프드 폴리실리콘을 적층한 다음, 상기 장벽산화막이 노출될때까지 평탄화식각하고 상기 NMOS, PMOS 의 폴리실리콘 및 게이트산화막을 일정두께 에치백한 다음, 노출된 상기 적층구조 측벽에 절연막 스페이서를 형성하고 상기 절연막 스페이서 사이를 매립하는 텅스텐질화막/텅스텐을 적층한 다음, 에치백하여 상기 절연막 스페이서의 일정높이만큼 매립하고 상기 절연막 스페이서 사이를 매립하는 하드마스크를 형성한 다음, 상기 적층구조를 제거하여 NMOS 및 PMOS를 형성함으로써 안정된 CMOS를 형성하고 CMOS 공정중 도핑공정을 용이하게 실시할 수 있도록 하여 소자의 특성 및 생산성을 향상시키는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{A method for forming a transistor of a semiconductor device}
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 특히 반도체 소자에 널리 사용되는 상보형 전계효과트랜지스터 ( complementary metal oxide semiconductor, 이하에서 CMOS 라 함 ) 트랜지스터의 특성을 최대화시키기 위해 다마신 방법을 이용하여, W 산화 방지 및 듀얼 게이트 옥사이드 및 듀얼 폴리 게이트 CMOS 제조 공정을 용이하게 하는 기술에 관한 것이다.
도1A 내지 도1C를 참조하여 종래 기술에 따른 CMOS 형성 방법을 설명한다.
먼저, 실리콘 기판상에 LOCOS ( local oxidation of silicon ) 혹은 트렌치 공정으로 필드 산화막(101)을 형성하여 p-웰(Ⅰ) 영역과 n-웰(Ⅱ) 영역을 분리시킨다.
그리고, 웰 형성용 노광마스크를 이용하여 n-웰(Ⅱ) 영역을 가린 후, p-웰(Ⅰ) 영역 내에 p형 불순물을 이온 주입한다.
그 다음, 같은 방법은 p-웰 영역을 가리는 마스크를 이용하여 n-웰(Ⅱ) 영역에 n형 불순물을 이온 주입한다.
그리고, 소정의 열처리 공정을 실시하여 p-웰(Ⅰ) 및 n-웰(Ⅱ)을 형성한다. (도 1a)
그리고, 상기 p-웰 및 n-웰이 형성된 실리콘 기판 상에 게이트 산화막(102)을 형성하고, 상기 게이트 산화막(102) 상에 게이트 전극용 폴리 실리콘막(103)을 형성한다.
그 다음, 상기 p-웰 영역 상부의 상기 폴리실리콘막(103) 상에 이온 주입 마스크를 이용한 노광 및 현상공정으로 제1감광막패턴(104)을 형성하고, 이를 마스크로 하여 인(P) 등의 n형 불순물을 이온 주입함으로써 n-웰 영역 상에 n형 폴리실리콘막을 형성한다. (도 1b)
그리고, 상기 감광막패턴(104)을 제거하고, 상기 n형 폴리실리콘막 상에 상기 제1감광막패턴과 상이 반대인 제2감광막패턴(도시안됨)을 형성한 다음, p-웰 상의 폴리실리콘막에 붕소(B) 등의 p형 불순물을 이온 주입하여 p형 폴리실리콘막을 형성한다.
그리고, 상기 n형 및 p형 폴리실리콘막(103) 상부에 텅스텐질화막(105), 텅스텐막(106) 및 하드마스크(107)의 적층구조를 형성한다.
그리고, 상기 적층구조를 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 식각하여 게이트전극을 형성한다.
그 다음, 상기 게이트전극을 마스크로하여 상기 반도체기판에 저농도의 불순물을 이온주입하고 상기 게이트전극 측벽에 게이트 스페이서(108)를 형성한 다음, 상기 상기 게이트전극과 게이트 스페이서를 마스크로하여 상기 반도체기판에 고농도의 불순물을 이온주입함으로써 LDD 구조의 소오스/드레인 접합영역(109)이 구비되는 CMOS 트랜지스터를 형성한다. (도 1c)
상기한 바와같이 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 폴리실리콘막에 영역 별로 불순물을 이온 주입하여 NMOS 및 PMOS 트랜지스터의 게이트 전극을 형성하기 때문에 도핑 프로파일(Doping Profile)을 조절할 수 있을 정도로 폴리실리콘막의 두께가 두꺼워야 한다. 그러나, 소장의 집적도가 향상됨에 따라 게이트 전극이 얇아져서 이온 주입 공정으로 도핑 프로파일을 조절하여 NMOS 및 PMOS 트랜지스터를 게이트 전극을 형성하기가 어려운 문제점이 있다. 또한 폴리실리콘막의 건식 식각시 n-웰 영역 상부와 p-웰 영역 상부의 폴리실리콘막의 성질이 다르기 때문에 식각 특성도 달라진다. 따라서, 게이트 식각시 폴리실리콘의 잔류물이 존재하거나 실리콘 기판의 손상이 발생한다. 또한 W 게이트를 사용할 경우, 소자의 신뢰성을 향상시키기 위해 게이트 식각후 시행하는 LDD 산화공정시 필요한 고가의 선택적 산화 장비를 구입해야 하는 문제점들이 있다. 또한 게이트 건식 식각시 패턴이 조밀한 곳에서 필연적으로 발생하는 패턴 브리지 문제 등이 있었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 종래의 이온 주입을 이용한 듀얼-폴리 게이트 CMOS 공정 기술의 상기와 같은 문제점을 해결하기 위해서 다마신 공법을 이용한 듀얼-폴리 게이트 CMOS 공정, 즉 NMOS, PMOS 게이트 물질을 각각 N+, P+로 도프된 폴리를 사용함으로써 임플렌티드 폴리를 사용할 때 발생하는 얇은 두께 폴리에서의 도핑 프로파일 제어의 어려움을 극복하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
도 2a 내지 도 2l 은 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
101 : 소자분리막 102 : 게이트산화막
103 : 게이트 폴리실리콘 104 : 제1감광막패턴
105 : 텅스텐질화막 106 : 텅스텐
107 : 하드마스크 108 : 절연막 스페이서
109 : 소오스/드레인 접합영역 110 : 완충산화막
111 : 질화막 112 : 장벽산화막
113 : NMOS 게이트산화막 114 : N+도프드 폴리실리콘
115 : 보호막 116 : PMOS 게이트산화막
117 : P+도프드 폴리실리콘 Ⅰ : NMOS 영역
Ⅱ : PMOS 영역
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
완충산화막, 질화막 및 장벽산화막을 반도체기판 상부에 적층하는 공정과,
상기 완충산화막, 질화막 및 장벽산화막을 식각하여 상기 NMOS 게이트 예정영역을 형성함으로써 채널영역을 노출시키고 이를 피형 불순물로 도핑하는 공정과,
상기 노출된 반도체기판을 포함한 전체표면상부에 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘을 적층하는 공정과,
상기 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘의 PMOS 영역을 식각하고 전체표면상부에 보호막을 형성하는 공정과,
상기 완충산화막, 질화막, 장벽산화막 및 보호막을 식각하여 상기 PMOS 게이트 예정영역을 형성하며 채널영역을 노출시키고 이를 엔형 불순물로 도핑하는 공정과,
상기 PMOS 채널영역을 포함한 전체표면상부에 PMOS 게이트산화막 및 피형 도프드 폴리실리콘을 적층하는 공정과,
상기 장벽산화막이 노출될때까지 평탄화식각하는 공정과,
상기 NMOS, PMOS 의 폴리실리콘 및 게이트산화막을 일정두께 에치백하고 노출된 상기 완충산화막, 질화막 및 장벽산화막 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서 사이를 매립하는 텅스텐질화막/텅스텐을 적층하고 에치백하여 상기 절연막 스페이서의 일정높이만큼 매립하는 공정과,
상기 절연막 스페이서 사이를 매립하는 하드마스크를 형성하고 상기 완충산화막, 질화막 및 장벽산화막 적층구조를 제거하여 NMOS 및 PMOS를 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
형성하고자 하는 부분의 네가티브 감광막을 노광하고 현상공정으로 제거한 다음, 이 부분을 원하는 물질을 증착한 후, CMP 공정으로 평탄화하는 다마신 공법을 이용하여 NMOS, PMOS 게이트 물질을 각각 N+, P+도프드 폴리실리콘으로 형성하고 MOS의 채널 부분이 건식 식각되어 노출될 때, 이온 주입을 실시함으로써 전체 웰 농도를 높이지 않고 원하는 특성의 CMOS를 제작할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2l 은 본 발명의 실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 단면도이다.
먼저, 실리콘기판에 활성영역을 정의하는 소자분리막(101)을 형성한다. 이때, 상기 소자분리막(101)은 트렌치형으로 형성된 것이다.
그리고, 웰 형성용 노광마스크를 이용하여 n-웰(Ⅱ) 영역을 가린 후, p-웰(Ⅰ) 영역 내에 p형 불순물을 이온 주입한다.
그 다음, 같은 방법은 p-웰 영역을 가리는 마스크를 이용하여 n-웰(Ⅱ) 영역에 n형 불순물을 이온 주입한다.
그리고, 소정의 열처리 공정을 실시하여 p-웰(Ⅰ) 및 n-웰(Ⅱ)을 형성한다. (도 2a)
그 다음, 실리콘 기판에 질화막이 직접 닿을 때의 스트레스를 완화하기 위해 질화막(111)과 실리콘층의 완충 역할을 하는 완충 산화막(110)을 증착하되, 40 ∼ 60 Å 두께의 완충산화막(110)을 증착하고 그 상부에 질화막(111)을 800 ∼ 1200 Å 두께로 증착한다.
그리고, 상기 질화막(111) 상부에 장벽산화막(112)을 400 ∼ 600 Å 정도 증착한다.
그 다음, 네가티브형 감광막을 전체표면 상부에 형성하고 이를 NMOS 의 게이트전극 마스크를 이용한 노광 및 현상공정으로 패터닝하여 제1감광막패턴(104)을 형성한다.
여기서, NMOS를 먼저 형성하는 이유는 후속 도핑된 폴리실리콘 증착후 열공정에서의 확산이 보론(B)보다는 포스포러스(P)가 느리기 때문이다. (도 2b)
그 다음, 상기 제1감광막패턴(104)을 마스크로하여 상기 장벽산화막(112), 질화막(111), 완충 산화막(110)을 건식 식각을 실시한다.
그리고, 상기 제1감광막패턴(104)을 제거하고 NMOS 채널의 도핑농도를 높이기 위해 마스크 없이 피형 ( P-type ) 불순물을 이온 주입한다. (도 2c)
그 다음, 전체표면을 산화시켜 NMOS 게이트 산화막(113)를 형성한 후, N+도프드 폴리실리콘(114)을 증착한다. (도 2d)
그리고, PMOS 영역만을 노출시키는 제2감광막패턴(204)을 형성하고 이를 마스크로하여 상기 N+도프드 폴리실리콘(114)을 식각한다. (도 2e)
그 다음, 차후 공정인 PMOS 게이트 산화막을 성장시키는 공정에서 N+도프드 폴리실리콘(114)이 완전히 노출된 상태에서는 산화막 성장 장비에서 오염 문제를 야기한다.
따라서, 상기 N+도프드 폴리실리콘(114) 상부에 보호막(115)을 질화막이나 산화막으로 400 ∼ 600 Å 두께로 증착한다.
그리고, PMOS 의 게이트전극 부분을 노출시키는 제3감광막패턴(304), 즉 PMOS 채널 지역(Ⅱ)만 노출시키는 감광막패턴을 형성한다. (도 2f)
그리고, 상기 제3감광막패턴(304)을 마스크로하여 상기 보호막(115), 장벽산화막(112), 질화막(111) 및 완충 산화막(110)의 순서로 건식 식각한다.
그 다음, PMOS 채널의 도핑 농도를 높이기 위해 엔형 ( N-type ) 불순물을 이온 주입한다.
그리고, 전체표면을 산화하여 PMOS 게이트산화막(116)을 형성하고 P+도프드 폴리실리콘(117)을 증착한다. (도 2g)
그리고, CMP 공정으로 상기 장벽산화막(112)이 노출될때까지 식각하여 평탄화 시킨다
그리고, 에치백 ( etch back ) 공정으로 일정두께의 폴리실리콘(114,117)을 식각하여 두께를 낮추어 준다. (도 2h)
그 다음, 후속 산화 및 열공정에서 텅스텐이 산화되는 것을 방지하기 위한 캐핑 질화막을 전체표면상부에 일정두께 형성하고 이를 이방성식각하여 상기 장벽산화막(112), 질화막(111) 및 완충 산화막(110)의 적층구조 측벽에 절연막 스페이서(108)를 형성한다.
그리고, 상기 폴리실리콘(114,117) 상부에 텅스텐이 접촉되었을때 유발되는 텅스텐의 실리사이드화를 방지하기 위하여 WN(105)를 증착한다.
그 다음, 전체표면상부에 증착하고 텅스텐(106)을 증착한다. (도 2i)
그리고, 상기 텅스텐(106)을 에치백하여 상기 폴리실리콘(114,117) 상부에만 일정두께 남긴다.
이때, 상기 텅스텐질화막(105)도 상기 텅스텐(106)과 함께 식각된다. (도 2j)
그 다음, 전체표면상부에 하드마스크(107)로 사용될 질화막을 전체표면상부에 형성하고 이를 CMP하여 상기 절연막 스페이서(108)가 구비되는 상기 장벽산화막(112), 질화막(111) 및 완충 산화막(110)의 적층구조와 평탄화시킨다.
후속 공정으로 NMOS, PMOS 게이트전극 부분을 제외한 영역의 상기 장벽산화막(112), 질화막(111)을 선택적으로 건식식각한다.
이때, 상기 완충산화막(110)은 후속 소오스 및 드레인 형성을 위한 N+및 P+이온 주입 공정에서 배리어층으로 사용하기 위하여 남겨둔다. (도 2k, 도 2l)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 종래의 이온 주입공정을 이용한 듀얼-폴리 게이트 CMOS 공정 기술상의 얇은 두께의 게이트 폴리 도핑 프로파일 제어의 어려움 등을 해결하기 위해서 다마신 공법을 이용한 듀얼-폴리 게이트 CMOS 공정 즉, NMOS, PMOS 게이트 물질을 각각 N+, P+으로 돕트된 폴리를 사용함으로써 다음과 같은 효과를 제공한다.
첫째, 전체 웰 농도를 높이지 않고 NMOS, PMOS의 채널 부분만의 도핑 농도를 선택적으로 조절할 수 있어 원하는 특성의 CMOS를 제작할 수 있고, 소오스와 드레인 접합 부분의 누설 전류 특성과 캐패시턴스 특성을 향상시킬 수 있다.
둘째, 게이트 폴리 상부에서만 선택적으로 WN/W을 형성하여 게이트 시트 레지스턴스 ( sheet resistance ) 를 낮출 수 있다.
셋째, 기존의 PMOS 게이트 물질을 N+도프드 폴리로 사용하는 버리드 채널 ( buried channel ) PMOS 보다 P+도프드 폴리로 사용하는 표면 채널 ( surface channel ) PMOS를 사용함으로 인해 보다 향상된 특성을 가진 PMOS 를 제조할 수 있게 된다.
넷째, 기존의 싱글 게이트 또는 듀얼 게이트 제조시 시용했던 공정에서 NMOS와 PMOS에서의 게이트 산화막 두께를 똑같이 사용했던 단점을 극복함으로써 CMOS의 특성을 향상시킬 수 있다.
다섯째, 기존의 건식 식각 방법으로 게이트 형성시 발생하는 게이트 패턴의 브리지 현상 및 그로 인한 후속 열공정에서의 W 산화를 방지할 수 있다.
여섯째, 아우터 스페이서 ( outer spacer ) 가 아닌 이너 스페이서 ( inner spacer ) 질화막을 사용하여 층간절연막을 이용하여 게이트간의 스페이스를 매립하는데 용이하다.

Claims (5)

  1. 완충산화막, 질화막 및 장벽산화막을 반도체기판 상부에 적층하는 공정과,
    상기 완충산화막, 질화막 및 장벽산화막을 식각하여 상기 NMOS 게이트 예정영역을 형성함으로써 채널영역을 노출시키고 이를 피형 불순물로 도핑하는 공정과,
    상기 노출된 반도체기판을 포함한 전체표면상부에 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘을 적층하는 공정과,
    상기 NMOS 게이트산화막 및 엔형 도프드 폴리실리콘의 PMOS 영역을 식각하고 전체표면상부에 보호막을 형성하는 공정과,
    상기 완충산화막, 질화막, 장벽산화막 및 보호막을 식각하여 상기 PMOS 게이트 예정영역을 형성하며 채널영역을 노출시키고 이를 엔형 불순물로 도핑하는 공정과,
    상기 PMOS 채널영역을 포함한 전체표면상부에 PMOS 게이트산화막 및 피형 도프드 폴리실리콘을 적층하는 공정과,
    상기 장벽산화막이 노출될때까지 평탄화식각하는 공정과,
    상기 NMOS, PMOS 의 폴리실리콘 및 게이트산화막을 일정두께 에치백하고 노출된 상기 완충산화막, 질화막 및 장벽산화막 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 절연막 스페이서 사이를 매립하는 텅스텐질화막/텅스텐을 적층하고 에치백하여 상기 절연막 스페이서의 일정높이만큼 매립하는 공정과,
    상기 절연막 스페이서 사이를 매립하는 하드마스크를 형성하고 상기 완충산화막, 질화막 및 장벽산화막 적층구조를 제거하여 NMOS 및 PMOS를 형성하는 공정을 포함하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 완충산화막은 40 ∼ 60 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 질화막은 800 ∼ 1200 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  4. 제 1 항에 있어서,
    상기 장벽산화막은 400 ∼ 600 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
  5. 제 1 항에 있어서,
    상기 보호막은 산화막이나 질화막을 400 ∼ 600 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 트랜지스터 형성방법.
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