KR100354872B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR100354872B1 KR100354872B1 KR1019990067980A KR19990067980A KR100354872B1 KR 100354872 B1 KR100354872 B1 KR 100354872B1 KR 1019990067980 A KR1019990067980 A KR 1019990067980A KR 19990067980 A KR19990067980 A KR 19990067980A KR 100354872 B1 KR100354872 B1 KR 100354872B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon layer
- forming
- insulating film
- gate electrode
- metal layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 55
- 229920005591 polysilicon Polymers 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 24
- 239000002184 metal Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000003647 oxidation Effects 0.000 claims abstract description 3
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 3
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 230000004888 barrier function Effects 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 8
- 239000010937 tungsten Substances 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 3
- 239000010941 cobalt Substances 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 86
- 230000000694 effects Effects 0.000 abstract description 4
- 239000011229 interlayer Substances 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 40
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32051—Deposition of metallic or metal-silicide layers
- H01L21/32053—Deposition of metallic or metal-silicide layers of metal-silicide layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 희생산화공정으로 게이트전극이 형성될 부분을 리세스(recess)시킨 다음, 오목한 형태의 다결정실리콘층패턴을 형성하고, 상기 다결정실리콘층패턴 내부에 선택적으로 금속층을 형성한 후, 캐핑다결정실리콘층으로 상기 금속층의 상부를 덮어서 다결정실리콘층패턴 내부에 금속층이 포함되는 형태의 게이트전극을 형성하여 상기 금속층이 산화되는 것을 방지하고, 후속공정에서 층간절연막을 형성하는 경우 보이드(void)가 발생하는 것을 방지하고, 상기 금속층 상부에 캐핑다결정실리콘층이 형성되어 있으므로 후속공정에서 비트라인 콘택형성 시 콘택저항을 감소시킬 수 있으며, 반도체기판을 리세스한 다음, 게이트전극을 형성하여 단차를 감소시키는 동시에 채널영역을 라운드하게 형성할 수 있으므로 동일한 면적 내에서 유효채널의 길이를 증가시켜 쇼트채널효과(short channel effect) 문제를 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 제조공정시 금속층을 이용하여 게이트전극을 형성하는 경우, 상기 금속층을 다결정실리콘층으로 감싸는 형태로 형성하여 상기 금속층이 산화되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
종래의 듀얼 게이트전극을 제조하는 방법은 언도프(undoped)된 다결정실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)(n+ : AS· P, p+ : B·BF2)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+ 게이트와 p+ 게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성 상 게이트 디플리션이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+ 다결정실리콘 게이트를 증착해야 하므로 각각의 공정을 set-up 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착하고 디파인하고 패터닝해야 되는 복잡성이 있다.
종래기술에 따른 반도체소자의 제조방법은 다음과 같다.
먼저, 반도체기판에서 소자분리영역으로 예정되는 부분에 소자분리절연막을 형성한다.
다음, NMOS영역으로 예정되는 부분에 p웰을 형성하고, PMOS영역으로 예정되는 부분에 n웰을 형성한다.
그 다음, 전체표면 상부에 게이트절연막을 형성하고, 상기 게이트절연막 상부에 다결정실리콘층을 형성한 후, 상기 다결정실리콘층 상부에 NMOS를 노출시키는 제1감광막 패턴을 형성하고, n 형 불순물을 임플란트하여 n+ 다결정실리콘층를 형성한다.
다음, 상기 제1감광막 패턴을 제거하고, 상기 다결정실리콘층 상부에 PMOS를 노출시키는 제2감광막 패턴을 형성한 후, p 형 불순물을 임플란트하여 p+ 다결정실리콘층을 형성한다.
그 다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 확산방지막, 금속층 및 마스크절연막의 적층구조를 형성한 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조 및 불순물이 이온주입된 다결정실리콘층을 식각하여 마스크절연막 패턴, 금속층패턴, 확산방지막 패턴 및 n+게이트전극/p+게이트전극을 형성한다.
그 후, 상기 n+게이트전극/p+게이트전극 및 노출된 반도체기판만 선택적으로 산화시켜 완충절연막을 형성한다.
다음, NMOS영역과 PMOS영역에 각각 마스크공정을 실시하여 저농도의 불순물을 이온주입하여 n-LDD영역과 p-LDD영역을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트전극을 구성하는 금속층 패턴이 후속열공정에 의해 팽창되고, 게이트전극을 형성하기 위한 식각공정시 마스크절연막과의 식각선택비 차이로 인해 상기 금속층 패턴이 팽창되어 후속 LDD영역을 형성하기 위한 이온주입공정시 게이트전극의 가장자리 부분까지 불순물이 이온주입되지 않는 문제점이 있다. 또한, 후속 층간절연막의 형성공정시 상기 금속층 패턴 측벽 하부에 보이드가 발생하고, 상기 보이드부분의 측벽에 폴리머들이 증착되어 비트라인 콘택형성시 식각되지 않는 문제점이 있다. 그리고, 반도체소자가 고집적화되어 감에 따라 게이트전극의 길이가 짧아지기 때문에 유효채널길이는 LDD영역형성후 확산공정으로 더욱 짧아져 트랜지스터의 쇼트 채널 효과(short channel effect)의 문제가 발생한다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극이 형성될 부분을 리세스시킨 다음, 오목한 형태의 다결정실리콘층패턴을 형성하고, 상기 다결정실리콘층패턴 내부에 선택적으로 금속층을 형성한 후, 캐핑다결정실리콘층으로 상기 금속층의 상부를 덮어서 다결정실리콘층패턴 내부에 금속층이 포함되는 형태의 게이트전극을 형성하여 상기 금속층이 후속공정에서 산화되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 9 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 반도체기판 13 : 소자분리절연막
15 : 패드산화막 17 : 질화막패턴
19 : 제1희생산화막 21 : 제1감광막패턴
23 : 제2감광막패턴 25 : 패드다결정실리콘층
26 : 패드다결정실리콘층패턴 27a : 제2희생산화막
27b : 제2희생산화막패턴 29 : 텅스텐층
31 : 캐핑다결결정실리콘층패턴
Ⅰ : PMOS영역 Ⅱ : NMOS영역
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,반도체기판 상부에 게이트전극으로 예정된 부분을 노출시키는 절연막패턴을 형성하는 공정과,상기 절연막패턴에 노출된 상기 반도체기판을 희생산화시켜 저부가 라운딩된 홈을 형성하는 공정과,상기 홈의 저부에 게이트절연막을 형성하는 공정과,전체표면 상부에 패드다결정실리콘층을 형성하는 공정과,상기 패드다결정실리콘층 상부에 희생산화막을 형성하는 공정과,상기 절연막패턴을 연마장벽으로 사용하여 상기 희생산화막 및 패드다결정실리콘층을 제거하여 상기 홈 내부에만 희생산화막 및 패드다결정실리콘층을 남기는 제1CMP공정과,상기 홈 내부에 남아있는 희생산화막을 제거하여 상기 패드다결정실리콘층을 노출시키는 공정과,상기 패드다결정실리콘층 상부에 선택적으로 금속층을 소정 두께 형성하는 공정과,전체표면 상부에 캐핑다결정실리콘층을 형성한 다음, 상기 절연막패턴을 연마장벽으로 상기 캐핑다결정실리콘층을 평탄화하여 캐핑다결정실리콘층이 상기 홈에 매립되도록 하는 제2CMP공정과,상기 절연막패턴을 제거하여 게이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 9 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.
다음, 전체표면 상부에 패드산화막(15)과 질화막(도시안됨)을 형성하고, 게이트전극으로 예정되는 부분을 노출시키는 게이트전극마스크를 식각마스크로 상기 질화막을 식각하여 질화막패턴(17)을 형성한다. (도 1참조)
그 다음, 상기 질화막패턴(17)을 산화마스크로 사용하여 상기 질화막패턴(17)에 노출되는 패드산화막(15) 및 반도체기판(11)을 산화시켜 제1희생산화막(19)을 형성한다. 이때, 상기 제1희생산화막(19)은 소자분리절연막을 로코스공정으로 형성하였을 때와 같은 형태로 형성된다. (도 2 참조)
다음, 상기 질화막패턴(17)을 식각마스크로 사용하여 상기 제1희생산화막(19)을 제거하여 게이트전극으로 예정되는 부분을 노출시키는 홈을 형성한다.
그 다음, 전체표면 상부에 PMOS영역(Ⅰ)으로 예정되는 부분을 노출시키는 제1감광막패턴(21)을 형성한다.
그리고, 상기 제1감광막패턴(21)을 이온주입마스크로 인(P)등의 n형 불순물을 이온주입하여 n웰을 형성한다. (도 3 참조)
다음, 상기 제1감광막패턴(21)을 제거하고, 전체표면 상부에 NMOS영역(Ⅱ)으로 예정되는 부분을 노출시키는 제2감광막패턴(23)을 형성한다.
그 다음, 상기 제2감광막패턴(23)을 이온주입마스크로 보론(B)등의 p형 불순물을 이온주입하여 p웰을 형성한다. (도 4 참조)
다음, 상기 제2감광막패턴(23)을 제거한다.그 다음, 상기 홈 저부에 게이트절연막(도시안됨)을 형성한다.다음, 전체표면 상부에 소정 두께의 패드다결정실리콘층(25)을 형성한다. (도 5 참조)
그 다음, 상기 패드다결정실리콘층(25) 상부에 제2희생산화막(27a)을 형성하되, 상기 홈이 완전히 매립되도록 두껍게 형성한다. (도 6 참조)
다음, 상기 제2희생산화막(27a) 및 패드다결정실리콘층(25)을 화학적 기계적연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하되, 상기 CMP공정은 상기 질화막패턴(17)을 식각장벽으로 사용하여 실시하여 상기 홈에 매립되는 패드다결정실리콘층패턴(26)과 제2희생산화막패턴(27b)을 형성한다. 이때, 상기 패드다결정실리콘층패턴(26)의 하부가 라운드하게 형성되기 때문에 동일한 면적내에서도 유효채널길이를 증가시킬 수 있다. (도 7 참조)
그 다음, 상기 제2희생산화막패턴(27b)을 제거하여 상기 패드다결정실리콘층패턴(26)을 노출시킨다.
그 후, 상기 노출된 패드다결정실리콘층패턴(26) 상부에 선택적으로 텅스텐층(29)을 형성한다. 이때, 상기 텅스텐층(29)은 텅스텐실리사이드, 타이타늄실리사이드 또는 코발트실리사이드로 형성할 수도 있으며, 상기 텅스텐층(29)은 WF6가스를 이용하여 형성된다. (도 8 참조)
다음, 전체표면 상부에 캐핑다결정실리콘층(도시안됨)을 소정 두께 형성한다. 상기 캐핑다결정실리콘층은 후속공정에서 상기 텅스텐층에 접속되는 비트라인 콘택의 저항을 감소시키기 위해 형성한다.
그 다음, 상기 질화막패턴(17)을 식각장벽으로 이용한 CMP공정으로 상기 캐핑다결정실리콘층을 제거하여 상기 텅스텐층(29) 상부를 덮는 캐핑다결정실리콘층패턴(31)을 형성하고, 상기 질화막패턴(17) 및 패드산화막(15)을 제거한다. (도 9 참조)
그 후, LDD영역을 형성하기 전에 전체표면을 산화시켜 산화막을 형성한 다음, 저농도의 불순물을 이온주입하여 LDD영역을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, 게이트전극이 형성될 부분을 리세스시킨 다음, 오목한 형태의 다결정실리콘층패턴을 형성하고, 상기 다결정실리콘층패턴 내부에 선택적으로 금속층을 형성한 후, 캐핑다결정실리콘층으로 상기 금속층의 상부를 덮어서 다결정실리콘층패턴 내부에 금속층이 포함되는 형태의 게이트전극을 형성하여 상기 금속층이 산화되는 것을 방지하여 후속공정에서 층간절연막을 형성하는 경우 보이드가 발생하는 것을 방지하고, 상기 금속층 상부에 캐핑다결정실리콘층이 형성되어 있으므로 후속공정에서 비트라인 콘택형성시 콘택저항을 감소시킬 수 있으며, 반도체기판을 리세스한 다음, 게이트전극을 형성하여 단차를 감소시키는 동시에 채널영역을 라운드하게 형성할 수 있으므로 동일한 면적내에서 유효채널의 길이를 증가시켜 쇼트채널효과 문제를 향상시키는 이점이 있다.
Claims (4)
- 반도체기판 상부에 게이트전극으로 예정된 부분을 노출시키는 절연막패턴을 형성하는 공정과,상기 절연막패턴에 노출된 상기 반도체기판을 희생산화시켜 저부가 라운딩된 홈을 형성하는 공정과,상기 홈의 저부에 게이트절연막을 형성하는 공정과,전체표면 상부에 패드다결정실리콘층을 형성하는 공정과,상기 패드다결정실리콘층 상부에 희생산화막을 형성하는 공정과,상기 절연막패턴을 연마장벽으로 사용하여 상기 희생산화막 및 패드다결정실리콘층을 제거하여 상기 홈 내부에만 희생산화막 및 패드다결정실리콘층을 남기는 제1CMP공정과,상기 홈 내부에 남아있는 희생산화막을 제거하여 상기 패드다결정실리콘층을 노출시키는 공정과,상기 패드다결정실리콘층 상부에 선택적으로 금속층을 소정 두께 형성하는 공정과,전체표면 상부에 캐핑다결정실리콘층을 형성한 다음, 상기 절연막패턴을 연마장벽으로 상기 캐핑다결정실리콘층을 평탄화하여 캐핑다결정실리콘층이 상기 홈에 매립되도록 하는 제2CMP공정과,상기 절연막패턴을 제거하여 게이트전극을 형성하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연막패턴은 패드산화막과 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐, 텅스텐실리사이드, 타이타늄실리사이드 및 코발트실리사이드로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 텅스텐은 WF6가스를 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067980A KR100354872B1 (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067980A KR100354872B1 (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059984A KR20010059984A (ko) | 2001-07-06 |
| KR100354872B1 true KR100354872B1 (ko) | 2002-10-05 |
Family
ID=19635068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067980A KR100354872B1 (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100354872B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082744A (ko) * | 2002-04-18 | 2003-10-23 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
| KR100866113B1 (ko) * | 2002-06-29 | 2008-10-31 | 매그나칩 반도체 유한회사 | 반도체 소자의 게이트 형성 방법 |
| KR100618861B1 (ko) | 2004-09-09 | 2006-08-31 | 삼성전자주식회사 | 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법 |
| KR100689840B1 (ko) | 2005-10-04 | 2007-03-08 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법 |
| KR100781887B1 (ko) * | 2006-12-27 | 2007-12-05 | 동부일렉트로닉스 주식회사 | 트랜지스터의 게이트 형성 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661487A (ja) * | 1992-08-05 | 1994-03-04 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| US5635732A (en) * | 1993-07-12 | 1997-06-03 | Motorola | Silicon carbide LOCOS vertical MOSFET device |
| JPH11214543A (ja) * | 1998-01-23 | 1999-08-06 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
-
1999
- 1999-12-31 KR KR1019990067980A patent/KR100354872B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661487A (ja) * | 1992-08-05 | 1994-03-04 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| US5635732A (en) * | 1993-07-12 | 1997-06-03 | Motorola | Silicon carbide LOCOS vertical MOSFET device |
| JPH11214543A (ja) * | 1998-01-23 | 1999-08-06 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059984A (ko) | 2001-07-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6383877B1 (en) | Method of forming T-shaped isolation layer, method of forming elevated salicide source/drain region using the same, and semiconductor device having T-shaped isolation layer | |
| US6908801B2 (en) | Method of manufacturing semiconductor device | |
| US6649481B2 (en) | Methods of fabricating a semiconductor device structure for manufacturing high-density and high-performance integrated-circuits | |
| US7365400B2 (en) | Semiconductor device and method for manufacturing the same | |
| US6297109B1 (en) | Method to form shallow junction transistors while eliminating shorts due to junction spiking | |
| EP0996151B1 (en) | Method for fabricating transistors | |
| US6580117B2 (en) | Non-volatile semiconductor memory device and method of manufacturing the same | |
| EP1000439B1 (en) | Method of forming side dielectrically isolated semiconductor devices | |
| US6258677B1 (en) | Method of fabricating wedge isolation transistors | |
| KR100387721B1 (ko) | 반도체소자의 제조방법 | |
| US20030054597A1 (en) | Method of manufacturing semiconductor device including steps of forming both insulating film and epitaxial semiconductor on substrate | |
| KR100354872B1 (ko) | 반도체소자의 제조방법 | |
| US6350638B2 (en) | Method of forming complementary type conductive regions on a substrate | |
| US6284578B1 (en) | MOS transistors having dual gates and self-aligned interconnect contact windows | |
| US6228729B1 (en) | MOS transistors having raised source and drain and interconnects | |
| KR20010066327A (ko) | 듀얼 게이트전극 제조방법 | |
| KR100546124B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| KR100521790B1 (ko) | 반도체기판에좁은열적산화실리콘측면분리영역을형성하는방법및이방법에의해제조된mos반도체소자 | |
| KR100307537B1 (ko) | 반도체소자의 게이트 형성방법 | |
| KR20010059974A (ko) | 듀얼 게이트전극 제조방법 | |
| KR20050024868A (ko) | 리세스 트랜지스터의 제조방법 및 그의 구조 | |
| KR100400303B1 (ko) | 반도체소자의 제조방법 | |
| KR20070069758A (ko) | 반도체 소자의 듀얼 게이트 형성방법 | |
| KR20040050555A (ko) | 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100825 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |