KR20010059974A - 듀얼 게이트전극 제조방법 - Google Patents

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Abstract

본 발명은 듀얼(dual) 게이트전극 제조방법에 관한 것으로, CMOS 트랜지스터의 듀얼 게이트전극의 형성공정시 반도체기판 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비된 다결정실리콘층 패턴을 형성하고, 채널 Vt 이온주입공정을 실시한 다음, 전체표면 상부에 게이트절연막을 형성하고 게이트전극을 구성하는 물질을 적층한 다음, 화학적 기계적 연마(chemical mechanical polishing)공정을 실시하여 상기 다결정실리콘층 패턴을 노출시킨 후 상기 다결정실리콘층 패턴을 제거하여 절연막으로 둘러싸인 게이트전극을 형성함으로써 상기 게이트전극을 구성하는 도프트실리콘층이 언더컷(under cut)되어 숏채널이펙트(short channel effect)가 발생하는 것을 방지하고, 상기 금속층이 산화되어 리프팅(lifting)되는 것을 방지하여 공정의 안정성을 확보하고 그에 따른 공정수율을 향상시키는 기술이다.

Description

듀얼 게이트전극 제조방법{A method for fabricating dual gate electrode}
본 발명은 씨모스에서 듀얼 게이트전극 제조방법에 관한 것으로, 특히 CMOS트랜지스터의 게이트전극을 다마신(damascene)공정으로 형성하여 고집적 반도체소자의 공정 안정성을 증가시키는 방법에 관한 것이다.
종래의 듀얼 게이트전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(implant)(n+: AS· P, p+: B·BF2)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+게이트와 p+게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성상 게이트 디플리션이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+폴리실리콘 게이트를 증착해야 하므로 각각의 공정을 set-up 해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착하고 디파인하고 패터닝해야 되는 복잡성이 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 듀얼 게이트전극 제조방법을 설명하기로 한다.
도 1 은 종래기술에 따른 듀얼 게이트전극 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.
다음, NMOS영역으로 예정되는 부분에 p웰(11)을 형성하고, PMOS영역으로 예정되는 부분에 n웰(12)을 형성한다.
그 다음, 전체표면 상부에 게이트절연막(14)을 형성하고, 상기 게이트절연막(14) 상부에 다결정실리콘층을 형성한 후, 상기 다결정실리콘층 상부에 NMOS를 노출시키는 제1감광막 패턴을 형성하고, n 형 불순물을 임플란트한다.
다음, 상기 제1감광막 패턴을 제거하고, 상기 다결정실리콘층 상부에 PMOS를 노출시키는 제2감광막 패턴을 형성한 후, p 형 불순물을 임플란트한다.
그 다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 확산방지막, 텅스텐층 및 마스크절연막의 적층구조를 형성한 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조 및 불순물이 이온주입된 다결정실리콘층을 식각하여 마스크절연막 패턴(19), 텅스텐층 패턴(18), 확산방지막 패턴(17), n+ 실리콘게이트(15) 및 p+실리콘게이트(16)를 형성한다.
다음, 저농도의 불순물을 이온주입하여 LDD영역을 형성하고, 상기 구조의 측벽에 절연막스페이서를 형성한 다음, 고농도의 불순물을 이온주입하여 소오스/드레인영역을 형성한다.
상기와 같이 종래기술에 따른 듀얼 게이트전극 제조방법은, 게이트전극을 형성하기 위한 식각공정시 하부에 다결정실리콘층으로 형성되는 게이트전극의 측벽이 언더컷되어 채널길이(channel length)의 감소로 숏채널이펙트(short channel effect)가 발생하고, 후속 소오스/드레인영역을 형성하기 위한 이온주입공정시 상부에 적층되어 있는 확산방지막 패턴, 텅스텐층 패턴 및 마스크절연막 패턴에 의해 상기 언더컷된 부분을 가리워져 불순물이 주입되지 못하므로 게이트전극과 소오스/드레인영역이 연결되지 않는 불량이 발생하고, 금속게이트전극의 노출에 의한 산화현상으로 리프팅되기 쉽기 때문에 소자 특성의 신뢰도를 저하시켜 공정수율을 저하시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극이 형성될 부분을 미리 형성해 놓고, 게이트절연막을 형성하고 게이트전극을 구성하는 물질들을 적층한 다음, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 평탄화시켜 게이트전극을 형성하되, 상기 게이트전극은 전면이 절연막으로 캐핑(capping)되도록 형성하여 상기 게이트전극을 구성하는 금속물질이 산화되는 것을 방지하고, 하부의 다결정실리콘층이 언더컷되는 것을 방지하여 공정의 안정성을 확보하여 공정수율을 향상시키고, 그에 따른 반도체소자의 동작특성 및 전기적 특성을 향상시키는 듀얼 게이트전극 제조방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 듀얼 게이트전극 제조방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명에 따른 듀얼 게이트전극 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20 : 반도체기판 11, 21 : p웰
12, 22 : n웰 13, 23 : 소자분리절연막
14 25 : 게이트절연막 15, 26 : n+ 실리콘게이트
16, 27 : p+실리콘 게이트 17, 28 : 확산방지막
18, 29 : 텅스텐층 패턴 19, 30 : 마스크절연막패턴
24a : 다결정실리콘층 24b : 다결정실리콘층패턴
31 : LDD영역 32 : 절연막 스페이서
33 : 소오스/드레인영역 34 : 완충산화막
이상의 목적을 달성하기 위한 본 발명에 따른 듀얼 게이트전극 제조방법은,
CMOS 트랜지스터의 듀얼 게이트전극 제조방법에 있어서,
반도체기판 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비된 다결정실리콘층 패턴을 형성하고, 상기 홈에 의해 노출된 반도체기판에 채널 Vt 이온주입공정을 실시하고, 전체표면 상부에 게이트절연막을 형성하는 공정과,
상기 홈의 저부를 매립시키는 비정질실리콘층 패턴을 형성하고, 상기 비정질실리콘층 패턴에 불순물을 이온주입시키는 공정과,
전체표면 상부에 소정 두께의 확산방지막을 형성하는 공정과,
상기 홈의 일부에 금속층 패턴을 형성하되, 상기 금속층 패턴은 상기 홈이 완전히 매립되지 않도록 형성시키는 공정과,
전체표면 상부에 마스크절연막을 형성하고, 화학적 기계적 연마공정으로 상기 마스크절연막, 확산방지막 및 게이트절연막을 제거하여 상기 다결정실리콘층 패턴을 노출시키는 공정과,
상기 다결정실리콘층을 제거하여 게이트절연막 및 마스크절연막에 둘러싸인 게이트전극을 형성하고, 노출된 반도체기판 상부에 완충절연막을 형성하는 공정과,
후속공정으로 LDD영역, 절연막 스페이서 및 소오스/드레인영역을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2i 는 본 발명에 따른 듀얼 게이트전극 제조방법을 도시한 단면도이다.
먼저, 반도체기판(20)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(13)을 형성한다.
다음, NMOS영역으로 예정되는 부분에 p웰(21)을 형성하고, PMOS영역으로 예정되는 부분에 n웰(22)을 형성한다.
그 다음, 전체표면 상부에 다결정실리콘층(24a)을 형성한다. (도 2a참조)
다음, 상기 다결정실리콘층(24a) 상부에 상기 NMOS영역에서 게이트전극으로 예정되는 부분을 노출시키는 제1감광막 패턴(도시안됨)을 형성하고, 상기 제1감광막 패턴을 식각마스크로 상기 다결정실리콘층(24a)을 식각하여 상기 반도체기판(21)의 p웰(21)을 노출시키는 홈이 구비된 다결정실리콘층 패턴(24b)을 형성한다.
이어서, 상기 제1감광막 패턴을 이온주입마스크로 사용하여 N-채널 Vt 이온주입공정을 실시하고, 상기 제1감광막 패턴을 제거한다.
그 다음, 전체표면 상부에 상기 PMOS영역에서 게이트전극으로 예정되는 부분을 노출시키는 제2감광막 패턴(도시안됨)을 형성하고, 상기 제2감광막 패턴을 이온주입마스크로 상기 다결정실리콘층(24a)을 식각하여 상기 반도체기판(21)의 n웰(22)을 노출시키는 홈이 구비된 다결정실리콘층 패턴(24b)을 형성한다.
다음, 상기 제2감광막 패턴을 이온주입마스크로 사용하여 P-채널 Vt 이온주입공정을 실시하고, 상기 제2감광막 패턴을 제거한다. (도 2b 참조)
그 다음, 전체표면 상부에 소정 두께의 게이트절연막(25)을 형성한다. (도 2c 참조)
다음, 전체표면 상부에 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 비정질실리콘층(amorphous silicon layer)을 증착하고, 전면식각공정을 실시하여 상기 홈의 저부를 매립시키는 비정질실리콘층 패턴을 형성한다.
그 다음, 전체표면 상부에 상기 NMOS영역을 노출시키는 제3감광막 패턴(도시안됨)을 형성하고, 상기 제3감광막 패턴을 이온주입마스크로 n+불순물을 상기 비정질실리콘층 패턴에 이온주입하여 n+실리콘게이트(26)를 형성하고, 상기 제3감광막 패턴을 제거한다.
다음, 전체표면 상부에 상기 PMOS영역을 노출시키는 제4감광막 패턴(도시안됨)을 형성하고, 상기 제4감광막 패턴을 이온주입마스크로 p+불순물을 상기 비정질실리콘층 패턴에 이온주입하여 p+실리콘게이트(27)를 형성하고, 상기 제4감광막 패턴을 제거한다. (도 2d 참조)
그 후, 전체표면 상부에 확산방지막(28)을 소정 두께 형성하고, 상기 확산방지막(28) 상부에 텅스텐층(도시안됨)을 형성한다. 상기 확산방지막(28)은 텅스텐질화막 또는 SiNx등의 질화막으로 형성할 수 있다.
다음, 상기 텅스텐층을 전면식각하여 상기 홈의 상부를 소정 두께 노출시키도록 텅스텐층 패턴(29)을 형성한다. (도 2e 참조)
그 다음, 전체표면 상부에 마스크절연막(30)을 형성한다. (도 2f 참조)
이어서, 상기 마스크절연막(30), 확산방지막(28) 및 게이트절연막(25)을 CMP공정으로 제거하여 상기 다결정실리콘층 패턴(24b)을 노출시킨다. (도 2g 참조)
다음, 상기 다결정실리콘층 패턴(24b)을 제거하고, 노출된 반도체기판(20) 상부에 완충산화막(34)을 형성한다. 상기 완충산화막(34)은 후속 이온주입공정으로 상기 반도체기판(20)이 손상되는 것을 방지하기 위하여 산화막 또는 질화막으로 형성된다.
그 다음, 전체표면 상부에 상기 NMOS영역을 노출시키는 제5감광막 패턴(도시안됨)을 형성하고, 상기 제5감광막 패턴을 이온주입마스크로 사용하여 상기 NMOS영역에 저농도의 n-불순물을 이온주입하여 LDD영역(31)을 형성한 다음, 상기 제5감광막 패턴을 제거한다.
이어서, 전체표면 상부에 상기 PMOS영역을 노출시키는 제6감광막 패턴(도시안됨)을 형성하고, 상기 제6감광막 패턴을 이온주입마스크로 사용하여 상기 PMOS영역에 저농도의 p-불순물을 이온주입하여 LDD영역을 형성한 다음, 상기 제6감광막 패턴을 제거한다. (도 2h 참조)
다음, 전체표면 상부에 스페이서용 절연막을 형성한 후 전면시각공정을 실시하여 상기 게이트절연막(25) 패턴의 측벽에 절연막 스페이서(32)를 형성한다. 상기 스페이서용 절연막은 산화막, 질화막, 산화막/질화막 및 질화막/산화막으로 이루어지는 군에서 임의로 하나를 선택하여 형성될 수 있다.
그 다음, 상기 LDD영역을 형성하는 방법과 같이 NMOS영역과 PMOS영역을 노출시키는 이온주입마스크를 별도로 사용하여 고농도의 불순물을 이온주입시켜 소오스/드레인영역(33)을 형성한다. (도 2i 참조)
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, CMOS 트랜지스터의 듀얼 게이트전극의 형성공정시 반도체기판 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비된 다결정실리콘층 패턴을 형성하고, 채널 Vt 이온주입공정을 실시한 다음, 전체표면 상부에 게이트절연막을 형성하고 게이트전극을 구성하는 물질을 적층한 다음, 화학적 기계적 연마공정을 실시하여 상기 다결정실리콘층 패턴을 노출시킨 후 상기 다결정실리콘층 패턴을 제거하여 절연막으로 둘러싸인 게이트전극을 형성함으로써 상기 게이트전극을 구성하는 도프트실리콘층이 언더컷되어 숏채널이펙트가 발생하는 것을 방지하고, 상기 금속층이 산화되어리프팅되는 것을 방지하여 공정의 안정성을 확보하고 그에 따른 공정수율을 향상시키는 이점이 있다.

Claims (6)

  1. CMOS 트랜지스터의 듀얼 게이트전극 제조방법에 있어서,
    반도체기판 상부에 게이트전극으로 예정되는 부분을 노출시키는 홈이 구비된 다결정실리콘층 패턴을 형성하고, 상기 홈에 의해 노출된 반도체기판에 채널 Vt 이온주입공정을 실시하고, 전체표면 상부에 게이트절연막을 형성하는 공정과,
    상기 홈의 저부를 매립시키는 비정질실리콘층 패턴을 형성하고, 상기 비정질실리콘층 패턴에 불순물을 이온주입시키는 공정과,
    전체표면 상부에 소정 두께의 확산방지막을 형성하는 공정과,
    상기 홈의 일부에 금속층 패턴을 형성하되, 상기 금속층 패턴은 상기 홈이 완전히 매립되지 않도록 형성시키는 공정과,
    전체표면 상부에 마스크절연막을 형성하고, 화학적 기계적 연마공정으로 상기 마스크절연막, 확산방지막 및 게이트절연막을 제거하여 상기 다결정실리콘층 패턴을 노출시키는 공정과,
    상기 다결정실리콘층을 제거하여 게이트절연막 및 마스크절연막에 둘러싸인 게이트전극을 형성하고, 노출된 반도체기판 상부에 완충절연막을 형성하는 공정과,
    후속공정으로 LDD영역, 절연막 스페이서 및 소오스/드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  2. 제 1 항에 있어서,
    상기 게이트절연막은 산화막, 질화막 및 산화질화막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 화학기상증착방법으로 형성하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  3. 제 1 항에 있어서,
    상기 확산방지막은 질화막으로 형성하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  4. 제 1 항에 있어서,
    상기 금속층은 텅스텐층을 사용하여 형성되는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  5. 제 1 항에 있어서,
    상기 비정질실리콘층 패턴 또는 금속층 패턴은 비정질실리콘층 또는 금속층을 형성하고 전면식각공정을 실시하여 형성하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
  6. 제 1 항에 있어서,
    상기 완충절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 듀얼 게이트전극 제조방법.
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KR100489358B1 (ko) * 2003-06-30 2005-05-16 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

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