KR20050059749A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 단채널 PMOS의 번-인 테스트(Burn-In Test) 후, 트랜지스터의 열화(degradation)로 인해 누설전류가 발생되는 것을 방지하기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물 상에 PMOS 형성 영역을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 노출된 PMOS 형성 영역 내에 n-형 불순물을 틸트 이온주입하여 상기 PMOS 형성 영역의 트렌치 측벽 지역에 n-형 불순물 영역을 형성하는 단계; 상기 이온주입 마스크를 제거하는 단계; 상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계; 상기 패드질화막 및 패드산화막을 제거하는 단계; 상기 기판 내에 PMOS 형성을 위한 N-웰과 NMOS 형성을 위한 P-웰을 각각 형성하는 단계; 상기 소자분리막에 의해 한정된 액티브 영역 및 이에 인접한 소자분리막 부분 상에 PMOS 게이트 및 NMOS 게이트를 각각 형성하는 단계; 및 상기 기판 내에 P+ 및 N+ 소오스/드레인 이온주입을 수행하여 PMOS 게이트 및 NMOS 게이트 양측의 기판 표면 내에 P+ 및 N+ 접합영역을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 단채널 PMOS 트랜지스터의 번-인 테스트(Burn-In Test) 후 트랜지스터의 열화로 인해 누설전류(leakage current)가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.

반도체 소자의 고집적화가 진행되면서, 단위 소자들간의 분리 공정은 현재 버즈-빅(Bird's-Beak) 현상을 최소화시킬 수 있는 STI(Shallow Trench Isolation) 공정으로 진행하고 있다.

한편, 소자 분리 공정으로서 STI 공정을 적용하여 제조된 디램에서 단채널 PMOS 트랜지스터는 번-인 테스트 후에 트랜지스터의 퇴화(Degradation)가 발생되는 바, PMOS 누설전류가가 증가되는 양상을 보인다.

상기 번-인 테스트 후에 열화되는 부위는, 도 1에 도시된 바와 같이, 액티브 영역(A)과 소자분리막(B)의 경계 지역(C)이다. 이것은 번-인 테스트 후에 상기 액티브 영역(A)과 소자분리막(B)의 경계 지역(C)에 전계가 강하게 걸리므로써, 이 지역(C)의 홀(Hole) 농도가 증가되는 바, 이렇게 증가된 홀 농도가 PMOS 트랜지스터의 누설전류를 증가시키는 역할을 하기 때문이다.

이러한 홀 농도 증가 지역은 소자분리막의 측면을 따라 형성되는 것이 일반적이며, 이에, 종래에는 누설전류를 감소시키기 위해 다음과 같은 방법들을 적용하고 있다.

첫째, 액티브 영역과 소자분리막이 만나는 지역의 게이트 길이를 증가시켜 트랜지스터의 소오스/드레인간의 전계를 적게 걸리도록 한다.

둘째, 액티브 영역과 소자분리막 사이에는 선형질화막 및 선형산화막이 개재되는데, 상기 선형산화막의 두께를 상향 조정함으로써 수평으로 걸리는 전계를 감소시키고, 이를 통해, 홀 농도 증가 지역에서의 홀 농도 증가를 최대한 억제시키는 방법이다.

그러나, 전자의 방법들로는 액티브 영역과 소자분리막간 경계 지역에서의 홀 농도 증가를 억제시킬 수는 있으나, 어느 정도의 홀 농도 증가는 피할 수 없으므로, 만족할만한 누설전류 특성을 얻는데, 한계가 있다. 이는 결국 소자 특성 및 수율을 확보할 수 없음을 의미한다.

따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 액티브 영역과 소자분리막 경계 지역에서의 홀 농도 증가를 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 액티브 영역과 소자분리막 경계 지역에서의 홀 농도 증가를 방지함으로써 단채널 PMOS 트랜지스터의 번-인 테스트 후 트랜지스터의 열화로 인해 누설전류가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물 상에 PMOS 형성 영역을 노출시키는 이온주입 마스크를 형성하는 단계; 상기 노출된 PMOS 형성 영역 내에 n-형 불순물을 틸트 이온주입하여 상기 PMOS 형성 영역의 트렌치 측벽 지역에 n-형 불순물 영역을 형성하는 단계; 상기 이온주입 마스크를 제거하는 단계; 상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계; 상기 패드질화막 및 패드산화막을 제거하는 단계; 상기 기판 내에 PMOS 형성을 위한 N-웰과 NMOS 형성을 위한 P-웰을 각각 형성하는 단계; 상기 소자분리막에 의해 한정된 액티브 영역 및 이에 인접한 소자분리막 부분 상에 PMOS 게이트 및 NMOS 게이트를 각각 형성하는 단계; 및 상기 기판 내에 P+ 및 N+ 소오스/드레인 이온주입을 수행하여 PMOS 게이트 및 NMOS 게이트 양측의 기판 표면 내에 P+ 및 N+ 접합영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.

(실시예)

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 PMOS 트랜지스터의 액티브 영역중 취약한 지역인 소자분리막과의 경계 지역에 미리 n-형 불순물을 이온주입하여 상기 취약한 지역의 p-형 도펀트 농도가 낮아지도록 만든다.

이렇게 하면, 번-인 테스트 후에 상기 취약 지약에 모여지는 홀(Hole)의 수를 격감시킬 수 있으므로, 본 발명은 스트레스 후 증가될 수 있는 PMOS 누설전류를 용이하게 개선시킬 수 있다.

이하에서는 도 2a 내지 도 2c를 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 자세하게 설명하도록 한다.

도 2a를 참조하면, 실리콘기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 형성한 후, 상기 패드질화막(23) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성하고, 그런다음, 상기 감광막 패턴을 이용해서 패드질화막(23)을 식각한다. 이어서, 식각된 패드질화막(23)을 식각장벽으로 이용해서 그 아래의 패드산화막(22)과 실리콘기판(21)을 차례로 식각하고, 이를 통해, 트렌치(24)를 형성한다. 이후, 잔류된 감광막 패턴을 제거한다.

도 2b를 참조하면, 기판 결과물 상에 PMOS 형성 영역을 노출시키는 이온주입 마스크(25)를 형성한다. 그런다음, 노출된 PMOS 형성 영역 내에 n-형 불순물을 틸트 이온주입하고, 이를 통해, 트렌치 측벽 지역 및 기판 상부 표면에 각각 n-형 불순물 영역(26a, 26b)을 형성한다. 이때, 상기 n-형 불순물의 틸트 이온주입시, 트렌치 측벽 지역에는 이온주입 장벽이 없는 것과 관련해서 원하는 농도로 n-형 불순물이 이온주입되며, 이 영역(26a)은 후속에서 도펀트 프로파일(profile)을 변경시킬 수 있게 된다. 반면, 실리콘기판(21)의 상부 표면은 패드산화막(22) 및 패드질화막(23)의 이온주입 장벽이 있는 것과 관련해서 n-형 불순물이 이온주입되지 않거나, 이온주입되더라도 그 농도가 적으며, 따라서, 이 영역(26b)은 후속에서 도펀트 프로파일을 변경시키지 못하는 등 이온주입의 효과는 거의 없다.

도 2c를 참조하면, 감광막 스트립 공정에 따라 이온주입 마스크를 제거한다. 그런다음, 소자분리막을 형성하기 위한 공지된 일련의 후속 공정들, 예컨데, 열산화, 선형질화막 증착, HDP-산화막 증착, CMP(Chemical mechanical Polishin), 패드질화막 및 패드산화막 제거 공정을 통해 소자분리막(27)을 형성한다.

다음으로, 공지의 웰(Well) 공정을 통해 실리콘기판(21) 내에 PMOS 형성을 위한 N-웰과 NMOS 형성을 위한 P웰을 각각 형성한다. 그런다음, N-웰의 기판 액티브 영역 상에 PMOS 게이트(30a)를 형성하고, P-웰의 기판 액티브 영역 상에 NMOS 게이트(30b)를 형성한다. 이때, 상기 PMOS 게이트(30a)와 NMOS 게이트(30b) 각각은 길이 방향을 따라 액티브 영역은 물론 소자분리막(27)의 일부분 상에도 형성되도록 한다. 아울러, 상기 PMOS 게이트(30a)와 NMOS 게이트(30b) 각각은 그 형성후 양측벽에 스페이서를 형성한다.

그리고나서, 기판 결과물에 대해 공지의 P+ 및 N+ 소오스/드레인 이온주입을 행하여 게이트(30a, 30b) 양측의 기판 표면 내에 P+ 및 N+ 접합영역(도시안됨)을 형성한다.

이후, 공지된 일련의 후속 공정을 진행하여 본 발명의 반도체 소자를 완성한다.

여기서, PMOS 트랜지스터의 경우, P+ 소오스/드레인 이온주입이 수행되기 전에 트렌치, 즉, 소자분리막 측벽 지역에 n-형 불순물 영역(26a)이 형성되어진 것과 관련해서, 상기 소자분리막 측벽 지역의 p-형 도펀트 농도는 감소되며, 이에 따라, 반도체 소자의 제조후에 수행하는 신뢰성 테스트, 즉, 번-인 테스트 후에 액티브 영역과 소자분리막간 경계 지역에 모이는 홀(Hole)의 수를 격감시킬 수 있게 된다. 따라서, 본 발명은 번-인 테스트 후의 PMOS 트랜지스터에서 누설전류 전류 특성을 개선시킬 수 있게 된다.

이상에서와 같이, 본 발명은 PMOS 트랜지스터에 있어서 액티브 영역과 소자분리막 경계 지역의 p-형 도펀트 농도를 낮춤으로써, 번-인 테스트 후에 PMOS 트랜지스터의 누설전류 특성이 저하되는 것을 방지할 수 있으며, 이에 따라, 소자 신뢰성 및 수율을 향상시킬 수 있다.

아울러, n-형 불순물의 틸트 이온주입의 추가만으로 PMOS 트랜지스터의 열화를 방지할 수 있으므로, 안정적인 소자 구현을 가능하게 할 수 있다.

이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

도 1은 종래 문제점을 설명하기 위한 단면도.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 실리콘기판 22 : 패드산화막

23 : 패드질화막 24 : 트렌치

25 : 이온주입 마스크 26a,26b : n-형 불순물 영역

27 : 소자분리막 30a : PMOS 게이트

30b : NMOS 게이트

Claims (1)

1. 실리콘기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막과 패드산화막 및 실리콘기판을 식각하여 트렌치를 형성하는 단계;

   상기 기판 결과물 상에 PMOS 형성 영역을 노출시키는 이온주입 마스크를 형성하는 단계;

   상기 노출된 PMOS 형성 영역 내에 n-형 불순물을 틸트 이온주입하여 상기 PMOS 형성 영역의 트렌치 측벽 지역에 n-형 불순물 영역을 형성하는 단계;

   상기 이온주입 마스크를 제거하는 단계;

   상기 트렌치 내에 산화막을 매립시켜 소자분리막을 형성하는 단계;

   상기 패드질화막 및 패드산화막을 제거하는 단계;

   상기 기판 내에 PMOS 형성을 위한 N-웰과 NMOS 형성을 위한 P-웰을 각각 형성하는 단계;

   상기 소자분리막에 의해 한정된 액티브 영역 및 이에 인접한 소자분리막 부분 상에 PMOS 게이트 및 NMOS 게이트를 각각 형성하는 단계; 및

   상기 기판 내에 P+ 및 N+ 소오스/드레인 이온주입을 수행하여 PMOS 게이트 및 NMOS 게이트 양측의 기판 표면 내에 P+ 및 N+ 접합영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.