KR100832711B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판의 액티브 영역을 선택적으로 식각하여 일정한 간격을 갖는 트렌치 및 트렌치 사이에 게이트 전극을 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 전극 양측의 트렌치 하부에 LDD 영역을 형성하는 단계; 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계; 상기 게이트 전극 양측의 트렌치 하부에 소오스/드레인 불순물 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 불순물 영역의 상부의 실리콘 기판에 금속 실리사이드막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
트렌치, 게이트 전극, 실리콘 기판, 반도체 소자
Description
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 제조방법에 관해 개시된다.
일반적으로 반도체 소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔으나, 소오스/드레인의 접합깊이를 무한정 얕게 할 수 없다는 제약성이 있다.
이것은 채널의 길이가 종래의 장채널(Long channel)에서 0.5㎛ 이하의 단채널(short channel)로 감소함에 따라, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 발생하기 때문이다.
이러한 단채널 효과를 방지하기 위해서는, 게이트 절연막의 두께를 감소시켜야 하고, 소오스/드레인간의 채널 즉 게이트아래의 공핍영역의 최대 폭(Maximum width of depletion)을 감소시켜야 하고, 반도체 기판내의 불순물 농도를 감소시켜야한다.
그러나 무엇보다도 얕은 접합(Shallow Junction)을 형성시켜야 한다는 점이 중요하다. 이를 위하여 반도체 소자의 제조공정에서 이온주입 장비 및 후속되는 열처리 공정에서 얕은 접합을 실현할 수 있는 방법에 대한 모색이 계속되고 있다.
또한, 모스 트랜지스터(MOS Transistor)는 저농도 드레인(LDD: Light Doped Drain, 이하 'LDD'라 칭함) 구조로 대표된다고 할 수 있다.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 액티브 영역과 소자 분리 영역으로 정의된 반도체 기판(21)의 소자 분리 영역에 LOCOS 또는 STI(Shallow Trench Isolation) 공정을 통해 소자 격리막(22)을 형성한다.
이어, 상기 반도체 기판(21)을 고온에서 열산화하여 상기 반도체 기판(21)상에 게이트 산화막(23)을 형성한다.
도 1b에 도시한 바와 같이, 상기 반도체 기판(21)의 액티브 영역에 트랜지스터의 채널(channel)을 형성하기 위해 n형 또는 p형 불순물 이온을 선택적으로 주입 하여 n-웰 또는 p-웰(도시되지 않음)을 형성하고, 약 1050 ~ 1200℃의 온도에서 고온 열처리를 실시한다.
이어, 상기 게이트 산화막(23)상에 폴리 실리콘층을 증착하고, 포토 및 식각 공정을 통해 상기 폴리 실리콘층 및 게이트 산화막(23)을 선택적으로 식각하여 게이트 전극(24)을 형성한다.
그리고, 상기 게이트 전극(24)을 마스크로 이용하여 반도체 기판(21)의 전면에 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(24)의 양측의 반도체 기판(21)의 표면내에 LDD(Lightly Doped Drain) 영역(25)을 형성한다.
도 1c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 LPCVD법으로 절연막을 증착하고, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(24)의 양측면에 절연막 측벽(26)을 형성한다.
이어, 상기 게이트 전극(24) 및 절연막 측벽(26)을 마스크로 이용하여 전면에 n형 또는 p형의 고농도 불순물 이온을 주입하여 상기 게이트 전극(24) 양측의 반도체 기판(21) 표면내에 소오스/드레인 불순물 영역(27)을 형성하고, 약 1000 ~ 1050℃의 온도에서 열처리를 실시한다.
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 소자 격리막을 형성한 후 기판상에 스텍(stacking) 방식을 적용하여 기판상에 게이트 전극을 형성하고 있으나, 트랜지스터의 게이트 길이가 줄어듦에 따라 이에 필요한 부가적인 공정의 필요에 따라 실제 공정 진행시 많은 공정 계획을 갖고 있다.
본 발명은 공정을 단순화한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 실리콘 기판의 액티브 영역을 선택적으로 식각하여 일정한 간격을 갖는 트렌치 및 트렌치 사이에 게이트 전극을 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판상에 게이트 산화막을 형성하는 단계; 상기 게이트 전극 양측의 트렌치 하부에 LDD 영역을 형성하는 단계; 상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계; 상기 게이트 전극 양측의 트렌치 하부에 소오스/드레인 불순물 영역을 형성하는 단계; 및 상기 게이트 전극 및 소오스/드레인 불순물 영역의 상부의 실리콘 기판에 금속 실리사이드막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 실리콘 기판의 액티브 영역이 선택적으로 식각되어 일정한 간격을 갖도록 형성된 두개의 트렌치; 상기 두개의 트렌치 사이에 형성된 게이트 전극; 상기 트렌치를 포함한 상기 실리콘 기판상에 형성된 게이트 산화막; 상기 트렌치 하부에 형성된 LDD 영역; 상기 게이트 전극 양측면에 형성된 절연막 측벽; 상기 절연막 측벽 측면의 트렌치 하부에 형성된 소오스/드레인 불순물 영역; 및 상기 게이트 전극 및 소오스/드레인 불순물 영역의 상부에 형성된 금속 실리사이드막이 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(101)상에 패드 산화막(102)과 질화막(103)을 차례로 형성하고, 상기 질화막(103)상에 포토레지스트(104)를 도포한 후 노광 및 현상 공정을 통해 상기 포토레지스트를 선택적으로 패터닝하여 트렌치 형성영역을 정의한다.
도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(104)를 마스크로 이용하여 상기 질화막(103) 및 패드 산화막(102)을 선택적으로 제거한다.
이어서, 상기 패드 산화막(102)과 질화막(103)이 선택적으로 제거되어 노출된 실리콘 기판(101)을 선택적으로 제거하여 일정한 간격으로 소정깊이를 갖는 트렌치(105)를 형성한다.
여기서, 상기 트렌치(105) 사이의 돌출된 실리콘 기판(101)이 게이트 전극(106)이 된다.
도 2c에 도시한 바와 같이, 상기 포토레지스트(104) 및 질화막(103) 그리고 패드 산화막(102)을 제거하고, 상기 실리콘 기판(101)을 900 ~ 1200℃의 고온에서 산화하여 상기 트렌치(105)를 포함한 실리콘 기판(101)의 표면에 게이트 산화막(107)을 형성한다.
여기서, 상기 게이트 산화막(107)은 30 ~ 80Å의 두께로 형성하는데, 상기 실리콘 기판(101)에 형성된 자연 산화막을 제거한 후 산화 공정을 통해 게이트 산화막(107)을 형성함으로써 양질의 게이트 산화막(107)을 형성할 수 있다.
이어서, 상기 실리콘 기판(101)의 액티브 영역에 트랜지스터의 채널(channel)을 형성하기 위해 n형 또는 p형 불순물 이온을 선택적으로 주입한다.
이어서, 상기 게이트 전극(106)을 마스크로 이용하여 실리콘 기판(101)의 전면에 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(106)의 양측의 트렌치(105) 하부의 실리콘 기판(101)의 표면내에 LDD(Lightly Doped Drain) 영역(108)을 형성한다.
여기서, 상기 LDD 영역(108)을 형성하기 위한 불순물 이온 주입시 게이트 산화막(107)은 실리콘 기판(101)의 표면을 보호하는 역할을 한다.
도 2d에 도시한 바와 같이, 상기 실리콘 기판(101)의 전면에 LPCVD법으로 절연막을 증착하고, 전면에 에치백(etch back) 공정을 실시하여 상기 게이트 전극(106)의 양측면에 절연막 측벽(109)을 형성한다.
이어, 상기 게이트 전극(106) 및 절연막 측벽(109)을 마스크로 이용하여 전면에 n형 또는 p형의 고농도 불순물 이온을 주입하여 상기 게이트 전극(106) 양측의 실리콘 기판(101) 표면내에 소오스/드레인 불순물 영역(110)을 형성한다.
도 2e에 도시한 바와 같이, 상기 실리콘 기판(101)의 전면에 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방식으로 코발트, 니켈, 티타늄, 텅스텐, 탄탈륨, 몰리브덴 등의 고융점 금속막을 증착한 후 열처리를 실시하는 실리사이드 공정을 통해 게이트 전극(106) 및 소오스/드레인 불순물 영 역(110)이 형성된 실리콘 기판(101)에 금속 실리사이드막(111)을 형성한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하고 트렌치 사이의 돌출된 실리콘 기판을 게이트 전극을 형성하며 상기 게이트 전극 양측의 트렌치 하부에 소오스/드레인 영역을 형성함으로써 공정을 단순화시킬 수 있다.
Claims (11)
- 실리콘 기판의 액티브 영역을 선택적으로 식각하여 일정한 간격을 갖는 트렌치 및 상기 트렌치 사이의 상기 실리콘 기판으로 이루어지는 게이트 전극을 형성하는 단계;상기 트렌치를 포함한 실리콘 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 전극 양측의 트렌치 하부에 LDD 영역을 형성하는 단계;상기 게이트 전극 양측면에 절연막 측벽을 형성하는 단계;상기 게이트 전극 양측의 트렌치 하부에 소오스/드레인 불순물 영역을 형성하는 단계; 및상기 게이트 전극 및 소오스/드레인 불순물 영역의 상부의 실리콘 기판에 금속 실리사이드막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 트렌치는 상기 실리콘 기판상에 패드 산화막 및 질화막을 차례로 형성하는 단계와, 상기 질화막상에 포토레지스트를 도포하고 선택적으로 트렌치 형성영역을 정의하는 단계와, 상기 패터닝된 포토레지스트를 마스크로 이용하여 상기 질화막, 산화막 그리고 실리콘 기판을 선택적으로 제거하는 단계가 포함되어 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1항에 있어서,상기 게이트 산화막은 상기 실리콘 기판이 900 ~ 1200℃의 고온에서 산화되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 게이트 산화막은 30 ~ 80Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 금속 실리사이드막은 코발트, 니켈, 티타늄, 텅스텐, 탄탈륨 및 몰리브덴 중 어느 하나를 증착한 후 열처리하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 실리콘 기판의 액티브 영역이 선택적으로 식각되어 일정한 간격을 갖도록 형성된 두개의 트렌치;상기 두개의 트렌치 사이의 상기 실리콘 기판으로 형성된 게이트 전극;상기 트렌치를 포함한 상기 실리콘 기판상에 형성된 게이트 산화막;상기 트렌치 하부에 형성된 LDD 영역;상기 게이트 전극 양측면에 형성된 절연막 측벽;상기 절연막 측벽 측면의 트렌치 하부에 형성된 소오스/드레인 불순물 영역; 및상기 게이트 전극 및 소오스/드레인 불순물 영역의 상부에 형성된 금속 실리사이드막이 포함되어 구성되는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 7항에 있어서,상기 게이트 산화막은 상기 실리콘 기판이 900 ~ 1200℃의 고온에서 산화되어 형성되는 것을 특징으로 하는 반도체 소자.
- 제 7항에 있어서,상기 게이트 산화막은 30 ~ 80Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 7항에 있어서,상기 금속 실리사이드막은 코발트, 니켈, 티타늄, 텅스텐, 탄탈륨 및 몰리브덴 중 어느 하나를 증착한 후 열처리하여 형성되는 것을 특징으로 하는 반도체 소자.
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Citations (2)
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|---|---|---|---|---|
| KR20050059749A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| KR20060077160A (ko) * | 2004-12-30 | 2006-07-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
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2006
- 2006-12-27 KR KR1020060135431A patent/KR100832711B1/ko not_active IP Right Cessation
Patent Citations (2)
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| KR20060077160A (ko) * | 2004-12-30 | 2006-07-05 | 매그나칩 반도체 유한회사 | 반도체 소자의 트랜지스터 제조 방법 |
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