KR100981674B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
표면 펀치스루우(Surface Punchthrough) 및 벌크 펀치스루우(Bulk Punchthrough) 현상을 방지하기에 알맞은 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는 기판에 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측의 상기 기판의 표면내에 형성된 LDD 영역; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판내에 형성된 제 1 할로이온주입영역; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판의 표면내에 형성된 제 2 할로이온주입영역; 상기 게이트전극의 양측면에 형성된 측벽절연막; 상기 게이트전극 및 측벽절연막 양측의 상기 기판내에 형성된 소오스/드레인영역을 포함한다.
펀치스루우, 할로 이온, 전류 누설, 숏채널
Description
도 1은 종래 반도체 소자의 구조 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : 반도체기판 31 : 소자격리막
32 : 게이트절연막 33 : 게이트전극
34 : 감광막 35 : LDD 영역
36 : 제 1 할로이온주입영역
37 : 제 2 할로이온주입영역 38 : 제 1 측벽절연막
39 : 제 2 측벽절연막 40a, 40b : 소오스,드레인영역
41 : 실리사이드층
본 발명은 반도체 소자에 관한 것으로, 특히 숏채널에 따라 발생하는 벌크 및 표면 펀치 스루우(Punchthrough) 문제를 해결하기에 알맞은 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자가 고집적화 되어감에 따라 특히, 모스 전계효과 트랜지스터(MOSFET)의 소오스와 드레인의 간격이 좁아지게 되고 채널 길이도 작아지게 되었다.
이와 같은 현상 때문에 초래되는 소자의 전기적 특성 문제인 숏 채널 효과(short channel effect:SCE)가 심화되고 있다.
특히, 씨모스 트랜지스터중 피모스 트랜지스터는 숏 채널로 인해 열처리 공정시에 보론의 빠른 확산(rapid diffusion)으로 인해 오프-리퀴지(off-leakage) 마진 열화 및 역 숏 채널 효과(Reverse Short Channel Effect; RSCE)의 문제가 유발된다.
역 숏 채널 효과는, 채널 아래부분의 불순물이온들이 후속되는 어닐링과정에서 게이트 가장자리 쪽으로 몰리게 되어 국부적으로 불순물의 농도를 증가시키기 때문인 것으로, 게이트 가장자리 부분에 전계가 집중되도록 하여 소자의 동작에 좋지 않은 영향을 미친다.
특히, 상기 숏 채널 효과 문제중에서도 트랜지스터의 간격이 작아짐에 따라 펀치스루우(punchthrough) 현상이 발생되는데, 이로인해서 전류 누설 문제가 발생 하기 때문에 반드시 해결해야 될 과제이다.
이하, 첨부 도면을 참조하여 종래 기술에 따른 반도체 소자에 대하여 설명한다.
도 1은 종래 반도체 소자의 구조 단면도이다.
종래에 따른 반도체 소자는 도 1에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(10)의 격리영역에 트랜치(trench)가 형성되어 있고, 트랜치내에 소자격리막(11)이 형성되어 있다.
그리고, 활성영역에 웰영역(미도시)이 형성되어 있다.
그리고, 반도체기판(10)의 일영역에 게이트절연막(12)과 게이트전극(13)이 적층 형성되어 있고, 게이트전극(13) 양측의 반도체기판(10)의 표면에는 LDD 영역(14)이 형성되어 있다.
그리고, 게이트전극(13) 가장자리 하부를 포함한 게이트전극(13) 양측의 반도체기판(10)내에 할로이온주입영역(15)이 형성되어 있다. 이때 할로이온주입영역(15)은 LDD영역(14) 하부의 반도체기판(10)내에 형성되어 있다.
그리고, 게이트전극(13) 양측면에는 측벽절연막(16)이 형성되어 있고, 측벽절연막(16) 및 게이트전극(13) 양측의 반도체기판(10)내에 소오스/드레인영역(17a, 17b)이 형성되어 있다.
상기와 같은 반도체 소자는 할로이온주입영역을 각을 갖고 주입하여 반도체기판내에 형성하므로써 펀치스루우(Punchthrough) 특성을 높였다.
그러나 이것은 벌크 펀치스루우(Bulk Punchthrough) 현상은 어느정도 막을 수 있으나, 트랜지스터의 크기가 계속 작아짐에 따라 발생하는 표면 펀치스루우(Surface Punchthrough) 현상은 막을 수가 없다.
따라서 반도체기판의 표면에서 전류누설이 발생하여 소자 특성을 떨어뜨리는 문제가 발생된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 표면 펀치스루우(Surface Punchthrough) 및 벌크 펀치스루우(Bulk Punchthrough) 현상을 방지하여 전류누설 문제를 해결하기에 알맞은 반도체 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판에 적층 형성된 게이트절연막과 게이트전극; 상기 게이트전극 양측의 상기 기판의 표면내에 형성된 LDD 영역; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판내에 형성된 제 1 할로이온주입영역; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판의 표면내에 형성된 제 2 할로이온주입영역; 상기 게이트전극의 양측면에 형성된 측벽절연막; 상기 게이트전극 및 측벽절연막 양측의 상기 기판내에 형성된 소오스/드레인영역을 구비하는 반도체 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 기판에 게이트절연막과 게이트전극을 적층 형성하는 단계; 상기 게이트전극 양측의 상기 기판의 표면내에 LDD 영역을 형성하는 단계; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판내에 제 1 할로이온주입영역을 형성하는 단계; 상기 게이트전극 가장자리 하부 및 양측의 상기 기판의 표면내에 제 2 할로이온입영역을 형성하는 단계; 상기 게이트전극의 양측면에 측벽절연막을 형성하는 단계; 및 상기 게이트전극 및 상기 측벽절연막 양측의 상기 기판내에 소오스/드레인영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법이 제공된다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 소자 및 그의 제조방법을 소개하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 구조 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.
먼저, 본 발명의 실시예에 따른 반도체 소자는 0.13/0.1㎛ 이하의 PMOS 소자로써, 기존 PMOS 소자에서 발생하는 숏채널 효과 현상인 트랜지스터의 표면 및 벌크영역에서의 펀치스루우 현상을 방지하기 위한 구조이다.
좀 더 자세하게는, 도 2에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(30)의 격리영역에 트랜치(trench)가 형성되어 있고, 트랜치내에 소자격리막(31)이 형성되어 있다. 이때 트랜치의 깊이는 대략 3500Å이다.
그리고, 활성영역에 제 1 도전형(N형) 이온이 주입된 웰영역(미도시)이 형성되어 있다.
그리고, 반도체기판(30)의 일영역에 게이트절연막(32)과 게이트전극(33)이 적층 형성되어 있고, 게이트전극(33) 양측의 반도체기판(30)의 표면에는 BF2이온이 주입된 LDD 영역(35)이 형성되어 있다.
그리고, 게이트전극(33) 가장자리 하부를 포함한 게이트전극(33) 양측의 반도체기판(30)내에 제 1 할로이온주입영역(36)이 형성되어 있다. 이때 제 1 할로이온주입영역(36)은 P이온이 LDD영역(35) 하부의 반도체기판(30)내에 주입되어 형성된 것이다.
그리고, 게이트전극(33) 가장자리 하부를 포함한 게이트전극(33) 양측의 반도체기판(30) 표면내에 제 2 할로이온주입영역(37)이 형성되어 있다. 이때 제 2 할로이온주입영역(37)은 LDD 영역(35)과 거의 같은 깊이를 갖고 형성된다. 이때 주입된 이온은 Sb이다.
그리고 게이트전극(33) 양측면에 이중의 제 1, 제 2 측벽절연막(38, 39)이 형성되어 있다. 이때 제 1 측벽절연막(38)은 게이트전극(33)의 측면 및 이에 인접한 반도체기판(30)상에 'L'또는 역'L'자형의 각을 갖고 형성되어 있고, 제 2 측벽절연막(39)은 제 1 측벽절연막(38)의 측면에 형성되어 있다.
상기 제 1 측벽절연막(38)은 150Å정도의 두께를 갖는 고온저압증착막(High temperature Low pressure Deposition : HLD)(SiO2:TEOS + O2)이고, 제 2 측벽절연막(39)은 800Å정도의 두께를 갖는 질화막(DCS(Dichlorosilane)(SiH2Cl2) + NH3)이 다.
그리고, 제 1, 제 2 측벽절연막(38, 39) 및 게이트전극(33) 양측의 반도체기판(30)내에 B11이온이 주입된 소오스/드레인영역(40a, 40b)이 형성되어 있다.
그리고, 게이트전극(33)과 소오스/드레인영역(40a, 40b)의 표면에는 실리사이드층(41)이 형성되어 있다.
상기 구성을 갖는 본 발명의 반도체 소자의 제조방법은 도 3a에 도시한 바와 같이 격리영역과 활성영역이 정의된 반도체기판(30)의 격리영역에 트랜치(trench)를 형성하고, 트랜치를 채우도록 절연막을 대략 6000Å 두께로 증착한 후에 트랜치 내에만 남도록 연마하여 트랜치내에 소자격리막(31)을 형성한다. 이때 트랜치 깊이는 대략 3500Å이다.
이후에 활성영역에 제 1 도전형 이온을 주입하여 웰영역(미도시)을 형성한다. 이때 반도체 소자는 PMOS소자를 예로 들어 설명한 것으로써, 제 1 도전형 이온은 N형을 사용한다.
다음에 반도체기판(30)의 전면에 게이트절연막과 대략 2000Å 두께의 폴리실리콘층을 증착한 후, 게이트 형성 마스크로 일영역에만 남도록 폴리실리콘층과 게이트절연막을 식각해서, 게이트절연막(32)과 게이트전극(33)을 적층 형성한다.
이후에 게이트전극(33)을 포함한 반도체기판(30)의 전면에 감광막(34)을 도포하고, 노광 및 현상공정으로 활성영역만 드러나도록 감광막(34)을 패터닝한다.
그리고 패터닝된 감광막(34)을 마스크로 게이트전극(33) 양측의 반도체기판(30)의 표면에 저농도의 이온을 주입하여 LDD 영역(35)을 형성한다. 이 때 주입되는 이온은 BF2를 사용할 수 있고, 이온주입 에너지는 1~5KeV이고, 이온주입량은 1e14 ~ 5e14 atoms/㎠이고, 수직 이온주입한다.
이어, 도 3b에 도시한 바와 같이 감광막(34)을 마스크로 게이트전극(33) 가장자리 하부를 포함한 게이트전극(33) 양측의 반도체기판(30)내에 틸트 이온주입으로 제 1 할로이온주입영역(36)을 형성한다. 이때 제 1 할로이온주입영역(36)은 LDD영역(35) 하부의 반도체기판(30)내에 형성된다.
이때 주입되는 이온은 P이고, 이온주입 에너지는 40~60KeV이고, 이온주입량은 4 ~ 6e13 atoms/㎠이고, 이온 주입 각은 25~45 도이며, 이온 주입시 이온주입량을 4회로 나누어 기판을 90 도씩 돌려가면서 4번 이온 주입한다.
이어, 도 3c에 도시한 바와 같이 감광막(34)을 마스크로 게이트전극(33) 가장자리 하부를 포함한 게이트전극(33) 양측의 반도체기판(30) 표면내에 틸트 이온주입으로 제 2 할로이온주입영역(37)을 형성한다. 이때 제 2 할로이온주입영역(37)은 게이트전극(33) 가장자리 하부에 형성되며, LDD 영역(35)과 거의 같은 깊이를 갖고 형성된다.
이때 제 2 할로이온주입영역(37)은 Sb이온을 이온주입 에너지는 80~120KeV, 이온주입량은 2 ~ 4e13 atoms/㎠, 이온 주입 각은 25~45 도의 조건으로 주입하며, 이온 주입시 이온주입량을 4회로 나누어 기판을 90 도씩 돌려가면서 4번 이온 주입한다.
이때 제 2 할로이온주입영역(37)을 형성한 Sb는 질량이 크고 확산계수가 낮은 원소로 표면에 얇게 이온주입하여 형성하므로써 후속 열처리 공정에 의한 도핑 프로파일의 변화 없이 원하는 형태의 소자를 제조할 수 있다.
이후에 950~1050℃의 온도에서 10~15sec 동안 급속 열처리 공정(Rapid Thermal Process)을 진행하고, 감광막(34)을 제거한다.
이어, 도 3d에 도시한 바와 같이 화로(Furnace)에서 게이트전극(33)을 포함한 반도체기판(30)의 전면에 제 1, 제 2 절연막을 증착한다.
이때, 제 1 절연막은 150Å정도의 두께를 갖는 고온저압증착막(High temperature Low pressure Deposition : HLD)(SiO2:TEOS + O2)으로 680℃의 온도에서 2분정도 증착하여 형성하고, 제 2 절연막은 800Å정도의 두께를 갖는 질화막(DCS(Dichlorosilane)(SiH2Cl2) + NH3)을 760℃의 온도로 90분동안 증착하여 형성한다.
다음에 게이트전극(33) 양측면에만 남도록 제 2, 제 1 절연막을 플라즈마 식각(건식각)해서 게이트전극(33) 측면에 이중의 제 1, 제 2 측벽절연막(38, 39)을 형성한다. 이때 제 1 측벽절연막(38)은 게이트전극(33)의 측면 및 이에 인접한 반도체기판(30)상에 'L'또는 역'L'자형의 각을 갖도록 형성되고, 제 2 측벽절연막(39)은 제 1 측벽절연막(38)의 측면에 형성된다.
이어, 도 3e에 도시한 바와 같이 제 1, 제 2 측벽절연막(38, 39) 및 게이트전극(33)을 마스크로 반도체기판(30)내에 P형 이온을 주입해서 소오스/드레인영역(40a, 40b)을 형성한다. 이후에 급속 열처리 공정을 진행한다.
이때 소오스/드레인영역(40a, 40b)의 이온주입은 B11을 사용하고, 이온주입 에너지는 2~5KeV를 사용하고, 이온주입량은 3e15~ 5e15 atoms/㎠이 되도록 한다. 그리고 급속 열처리는 1000~1100℃의 온도에서, 10~15sec동안 진행한다.
다음에 반도체기판(30)의 전면에 제 1, 제 2 금속막을 증착한 후 1차 급속 열처리하여 게이트전극(33)과 소오스/드레인영역(40a, 40b)의 표면에 실리사이드층(41)을 형성한다. 이후에 실리사이드층(41)이 형성되지 않은 제 1, 제 2 금속막을 제거하고, 2차 급속 열처리 공정을 진행한다.
이때 1차 급속 열처리 공정은 450~500℃의 온도에서 50~80sec동안 진행하고, 2차 급속 열처리 공정은 740~800℃의 온도에서 20~50sec 동안 진행한다.
상기 공정에 의해서 본 발명의 실시예에 따른 반도체 소자가 제조된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
전술한 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
숏채널 효과 현상인 트랜지스터의 펀치스루우 현상을 방지할 수 있다는 효과가 있다.
특히, 기판의 표면 및 기판내부에 이중의 제 1, 제 2 할로이온주입영역을 형성하여 0.13㎛ 이하의 소자에서 발생하는 표면 펀치스루우(Surface Punchthrough) 및 벌크 펀치스루우(Bulk Punchthrough) 현상을 방지하여 전류 누설 문제를 해결할 수 있다.
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- 기판상에 게이트절연막과 게이트전극을 적층 형성하는 단계;상기 게이트전극 양측의 상기 기판의 표면내에 LDD 영역을 형성하는 단계;상기 게이트전극 가장자리 하부 및 양측의 상기 기판내에 P이온을 주입하여 제 1 할로이온주입영역을 형성하는 단계;상기 게이트전극 가장자리 하부 및 양측의 상기 기판의 표면내에 Sb이온을 주입하여 상기 제 1 할로이온주입영역 상측에 위치하도록 제 2 할로이온주입영역을 형성하는 단계;1차 열처리를 실시하는 단계;상기 게이트전극의 양측면에 측벽절연막을 형성하는 단계;상기 게이트전극 및 상기 측벽절연막 양측의 상기 기판내에 소오스/드레인영역을 형성하는 단계; 및2차 열처리를 실시하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 할로이온주입영역은 P이온을 이온주입 에너지는 40~60KeV, 이온주입량은 4 ~ 6e13 atoms/㎠, 이온 주입 각은 25~45 도의 조건으로, 상기 LDD영역 하부의 상기 기판내에 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 1 할로이온주입영역 및 상기 제 2 할로이온주입영역은 이온주입량을 4회로 나누어 상기 기판을 90 도씩 돌려가면서 4번 이온 주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 할로이온주입영역은 Sb이온을 이온주입 에너지는 80~120KeV, 이온주입량은 2 ~ 4e13 atoms/㎠, 이온 주입 각은 25~45 도의 조건으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 측벽절연막을 형성하는 단계는,화로(Furnace)에서 상기 게이트전극을 포함한 상기 기판의 전면에 제 1, 제 2 절연막을 증착하는 단계와,상기 게이트전극 양측면에만 남도록 상기 제 2, 제 1 절연막을 플라즈마 식각하여 상기 게이트전극의 측면 및 이에 인접한 상기 기판상에 이중의 제 1, 제 2 측벽절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 제 1 절연막은 고온저압증착 방식의 산화막으로 형성하고, 상기 제 2 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 게이트전극과 상기 소오스/드레인영역의 표면에 실리사이드층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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2003
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