KR100761354B1 - 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법 - Google Patents

다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법 Download PDF

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Abstract

본 발명은 낮은 도즈의 이온주입만으로도 듀얼폴리게이트를 형성할 수 있는 반도체소자의 듀얼폴리게이트 및 그의 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 듀얼폴리게이트는 제1영역(셀어레이영역), 제2영역(주변회로영역의 NMOS 영역), 제3영역(주변회로영역의 PMOS 영역)을 갖는 반도체기판; 상기 제1영역의 반도체기판에 형성된 함몰구조의 다면 채널 영역; 상기 반도체기판 상에 형성된 게이트절연막; 상기 다면 채널 영역에 매립되면서 상기 제1영역과 제2영역의 게이트절연막 상에 형성된 제1폴리실리콘막; 상기 제3영역의 게이트절연막 상에 형성된 제2폴리실리콘막; 및 상기 다면 채널 영역 내부의 상기 제1폴리실리콘막 내부에 구비되며 불순물이 도핑된 절연막(BSG, PSG)을 포함하고, 상술한 본 발명은 3차원의 다면채널을 갖는 트랜지스터를 갖는 메모리소자의 듀얼폴리게이트 공정시, 1E16/cm2 이하의 보론 또는 인 이온주입만으로도 우수한 특성의 듀얼폴리게이트를 갖는 소자를 구현할 수 있는 효과가 있다.
듀얼폴리게이트, 다면채널영역, BSG, PSG, 열처리,

Description

다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의 형성 방법{DUAL POLY GATE OF SEMICONDUCTOR DEVICE HAVING MULTI-PLANE CHANNEL AND METHOD OF FABRICATING THE SAME}
도 1a 내지 도 1c는 종래기술에 따른 듀얼폴리게이트 형성 방법을 도시한 공정 단면도.
도 2는 본 발명의 제1실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도.
도 4는 본 발명의 제2실시예에 따른 듀얼폴리게이트의 구조를 도시한 도면.
도 5a 내지 도 5i는 본 발명의 제2실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도.
도 6은 본 발명의 제3실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면.
도 7a 내지 도 7h는 본 발명의 제3실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도.
도 8은 본 발명의 제4실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구 조를 도시한 도면.
도 9a 내지 도 9h는 본 발명의 제4실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도.
도 10은 본 발명의 제5실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면.
도 11은 본 발명의 제6실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 하드마스크 24 : 트렌치패턴
25 : 게이트절연막 26 : 제1언도우프드폴리실리콘막
26A : 인 도우프드 폴리실리콘막 26B : 제2언도우프드폴리실리콘막
26C : 보론 도우프드 폴리실리콘막 27, 27A, 27B : PSG막
28 : 제1감광막패턴 29 : 제2감광막패턴
104A : N+ 폴리실리콘막
104B : P+ 폴리실리콘막
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 3차원 구조의 다면채널(Multi-plane channel)을 갖는 반도체소자의 듀얼폴리게이트 및 그의 형성 방법에 관한 것이다.
DRAM 소자의 집적도가 증가함에 따라 서브100nm 이하 디자인룰을 갖는 메모리 어레이 트랜지스터 소자가 요구된다. 서브 100nm 이하의 트랜지스터의 경우 숏채널효과(Short channel effect) 등의 문제로 인해, 매우 낮은 문턱전압특성을 보이며, 이에 따라 데이터유지시간(Retention time)이 점점 감소한다.
이러한 문제를 해결할 수 있는 리세스 채널 트랜지스터(Recessed Channel Array Transistor, RCAT)가 개발되었는데, 이는 기존 플라나(Planar) 형태의 트랜지스터와는 달리 매우 긴 채널길이(Channel length)를 가지기 때문에 매우 긴 데이터유지시간특성을 보이는 장점이 있다.
최근에는 이러한 리세스 채널 트랜지스터(RCAT)보다 더 우수한 데이터유지시간 특성뿐만 아니라 로직소자의 전류 특성(Ion/Ioff)을 향상시키기 위해 듀얼폴리콘게이트(Dual Poly silicon Gate, 'DPG'라 약칭함) 공정을 도입하여 사용하고 있다. 특히, 리세스 채널 트랜지스터(RCAT)와 같은 3차원(3-Dimension) 형태의 메모리셀트랜지스터를 가진 소자의 경우, 기존의 듀얼 이온주입방식(언도우프드 폴리실리콘에 인(P)과 보론(B)을 NMOS, PMOS에 각각 이온주입하는 방법)으로는 리세스 채널 내부의 아래쪽 폴리실리콘 내 도핑 농도가 너무 작아 폴리실리콘 공핍(Poly silicon depletion)을 유발하기 때문에 낮은 인 도핑(P-doping)을 갖는 인시튜 도우프드 폴리실리콘(P-doped poly-si)을 증착한 다음, PMOS 영역에만 매우 높은 도즈(>1E16/cm2)의 보론을 이온주입하는 방식(이를 컨버티드(Converted) DPG 또는 카운터 도핑(Counter doping)이라고 일컬음)의 듀얼폴리게이트(DPG) 공정을 사용하고 있다.
도 1a 내지 도 1c는 종래기술에 따른 듀얼폴리게이트 형성 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 셀어레이영역(Cell array), 주변회로영역('Peri NMOS'과 'Peri PMOS' 포함)이 정의된 반도체기판(11)에 소자분리막(12)을 형성한다.
이어서, 전면에 하드마스크(13)를 형성한 후, 셀어레이영역에 리세스 채널 영역(Recess channel region)을 형성하기 위해 하드마스크(13)를 패터닝한다.
이어서, 패터닝된 하드마스크(13)를 식각장벽으로 셀어레이 영역의 반도체기판(11)을 식각하여 트렌치 형상의 리세스 채널 영역(14)을 형성한다.
도 1b에 도시된 바와 같이, 하드마스크(13)를 제거한다. 이후, 전면에 게이트절연막(15)을 형성한 후, 게이트절연막(15) 상에 리세스채널영역(14)을 채울때까지 인(P)이 도핑된 N+ 폴리실리콘막(16A)을 증착한다.
이어서, PMOS 영역에 P+ 폴리실리콘막(16B)을 형성시키기 위해 셀어레이영역 및 주변회로 NMOS 영역(Peri NMOS)을 덮는 감광막(17)을 형성한다. 이어서, 오픈된 주변회로 PMOS 영역의 N+ 폴리실리콘막(16A)에 보론을 이온주입(Boron implant, 18)하여 P+ 폴리실리콘막(16B)을 형성한다.
도 1c에 도시된 바와 같이, 감광막(17)을 제거한 후 고온열처리(19)를 통해 셀어레이영역 및 주변회로 NMOS 영역에는 인(P)이 도핑된 N+ 폴리실리콘막(P-doped N+ poly-si, 16A)을 형성하고, 주변회로 PMOS 영역에는 보론(B)이 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 16B)을 형성한다.
그러나, 종래기술은 보론을 도핑할 때, 인이 도핑된 N+ 폴리실리콘막(16A)에 보론을 도핑하여 고농도의 P+ 폴리실리콘막(16B)을 형성해야 하므로 매우 높은 도즈(>1E16/cm2)의 보론 이온주입이 필요하다.
이와 같이 높은 도즈의 보론을 이온주입하여 P+ 폴리실리콘막(16B)을 형성하면, 이온주입시 사용된 감광막(17)의 경화가 강화되어 후속 감광막의 스트립이 어려워진다. 이에 따라 후속 세정을 진행하더라도 감광막잔류물(PR residue)이 남게 되는 문제가 초래되고, 더욱이 폴리실리콘막 상부에 증착되는 금속물질과 반응하는 문제가 발생하는 등 여러가지 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 낮은 도즈의 이온주입만으로도 듀얼폴리게이트를 형성할 수 있는 반도체소자의 듀얼폴리게이트 및 그의 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 제1영역, 제2영역 및 제3영역을 갖는 반도체기판; 상기 제1영역의 반도체기판에 형성된 함몰구조의 다면 채널 영역; 상기 반도체기판 상에 형성된 게이트절연막; 상기 다면 채널 영역에 매립되면서 상기 제1영역과 제2영역의 게이트절연막 상에 형성된 제1폴리실리콘막; 상기 제3영역의 게이트절연막 상에 형성된 제2폴리실리콘막; 및 상기 다면 채널 영역 내부의 상기 제1폴리실리콘막 내부에 구비되며 불순물이 도핑된 절연막을 포함하는 것을 특징으로 하고, 상기 다면 채널 영역은, 리세스 채널 영역 또는 벌브형 리세스 채널 영역인 것을 특징으로 한다.
또한, 본 발명의 반도체소자의 듀얼폴리게이트는 제1영역, 제2영역 및 제3영역을 갖는 반도체기판; 상기 제1영역의 반도체기판에 형성된 돌출구조의 다면 채널 영역; 상기 반도체기판 상에 형성된 게이트절연막; 상기 다면 채널 영역에 매립되면서 상기 제1영역과 제2영역의 게이트절연막 상에 형성된 제1폴리실리콘막; 상기 제3영역의 게이트절연막 상에 형성된 제2폴리실리콘막; 및 상기 다면 채널 영역 내부의 상기 제1폴리실리콘막 내부에 구비되며 불순물이 도핑된 절연막을 포함하는 것을 특징으로 하며, 상기 다면채널영역은 핀형 채널 영역 또는 새들 핀형 채널 영 역인 것을 특징으로 한다.
바람직하게, 상기 절연막은 N형 불순물이 도핑된 절연막이고, 상기 상기 절연막은 PSG막이며, 상기 PSG막 내 인(P)의 농도는 1∼20%인 것을 특징으로 하고, 상기 절연막은 P형 불순물이 도핑된 절연막이고, 상기 절연막은 BSG막이며, 상기 BSG막 내 보론(B)의 농도는 1∼20%인 것을 특징으로 하며, 상기 제1폴리실리콘막 내에는 N형 불순물이 도핑되고, 상기 제2폴리실리콘막 내에는 P형 불순물이 도핑되어 있고, 상기 N형 및 P형 불순물의 농도는 적어도 1E16/cm2 이하인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 듀얼폴리게이트 제조 방법은 제1영역과 제2영역을 갖는 반도체기판의 상기 제1영역에 함몰구조의 다면 채널을 형성하는 단계; 상기 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1영역의 제1폴리실리콘막 상부에 제1불순물이 도핑된 절연막을 형성하는 단계; 1차 열처리를 통해 상기 절연막의 제1불순물을 상기 제1영역의 제1폴리실리콘막으로 확산시키는 단계; 상기 다면 채널 영역 내부의 제1폴리실리콘막 상에 상기 절연막을 잔류시키는 단계; 상기 절연막 및 제1폴리실리콘막 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2영역의 제2폴리실리콘막에 제2불순물을 이온주입하는 단계; 및 2차 열처리를 통한 확산을 통해 상기 제1영역에 상기 제1불순물이 도핑된 폴리실리콘막을 형성함과 동시에 상기 제2영역에 상기 제2불순물이 도핑된 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징 으로 한다.
또한, 본 발명의 반도체소자의 듀얼폴리게이트 제조 방법은 제1영역과 제2영역을 갖는 반도체기판의 상기 제1영역에 돌출 구조의 다면 채널을 형성하는 단계; 상기 반도체기판의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1영역의 제1폴리실리콘막 상부에 제1불순물이 도핑된 절연막을 형성하는 단계; 1차 열처리를 통해 상기 절연막의 제1불순물을 상기 제1영역의 제1폴리실리콘막으로 확산시키는 단계; 상기 다면 채널 영역 외측의 제1폴리실리콘막 상에 상기 절연막을 잔류시키는 단계; 상기 절연막 및 제1폴리실리콘막 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2영역의 제2폴리실리콘막에 제2불순물을 이온주입하는 단계; 및 2차 열처리를 통한 확산을 통해 상기 제1영역에 상기 제1불순물이 도핑된 폴리실리콘막을 형성함과 동시에 상기 제2영역에 상기 제2불순물이 도핑된 폴리실리콘막을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 실시예들은 다면 채널의 구조로 알려진 리세스채널트랜지스터(RCAT), 벌브형 리세스채널 트랜지스터(Bulb Recess Channel Array Transistor), 핀형 채널 트랜지스터(Fin FET), 새들 핀형 채널 트랜지스터(Saddle Fin FET)를 셀 어레이영역에 형성하고, 주변회로영역에는 플라나 트랜지스터를 형성하는 메모리소자의 듀얼폴리게이트 구조 및 그의 형성 방법이다.
도 2는 본 발명의 제1실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면이다. 제1실시예의 반도체소자는 리세스 채널 트랜지스터가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 2를 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(21)에 각 영역간 소자분리를 위한 소자분리막(22)이 형성된다.
그리고, 셀어레이영역의 반도체기판(21)에 트렌치 형상의 리세스채널영역(24)이 형성되고, 리세스채널영역(24) 및 반도체기판(21)의 표면 상에 게이트절연막(25)이 형성된다. 여기서, 리세스채널영역(24)은 양측벽 및 바닥면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(25)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
그리고, 리세스채널영역(24)에 매립되면서 셀어레이영역 및 주변회로 NMOS 영역의 상부에 N+ 폴리실리콘막(104A)이 형성되고, 주변회로 PMOS 영역 상부에 P+ 폴리실리콘막(104B)이 형성된다. 여기서, N+ 폴리실리콘막(104A)은 N형 불순물로 알 려진 인(Ph)이 고농도로 도핑된(N+) 폴리실리콘막(Ph-doped N+ poly-si)이고, P+ 폴리실리콘막(104B)은 P형 불순불로 알려진 보론(B)이 고농도로 도핑된(P+) 폴리실리콘막(B-doped P+ poly-si)이다.
마지막으로, 리세스채널영역(24) 내부의 N+ 폴리실리콘막(104A) 내부에 PSG막(27B)이 형성된다. 여기서, PSG막(27B)은 인(Ph)이 도핑된 절연막으로서, 인의 농도가 1∼20%이다.
도 2와 같이, 제1실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 NMOS 영역의 게이트전극이 인(Ph)이 고농도로 도핑된 N+ 폴리실리콘막(104A)으로 형성되고, PMOS가 형성되는 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(104B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(104A)과 P+ 폴리실리콘막(104B)에는 각각 적어도 1E16/cm2 이하의 인(Ph) 및 보론(B)이 이온주입되어 있다.
도 3a 내지 도 3i는 본 발명의 제1실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 셀어레이영역(Cell array), 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(21)에 소자분리막(22)을 형성한다. 여기서, 셀어레이영역과 주변회로 NMOS 영역에는 NMOSFET 가 형성되고, 주변회로 PMOS 영역에는 PMOSFET가 형성된다. 그리고, 소자분리막(22)은 통상적인 STI(Shallow Trench Isolation) 공정에 의해 형성한 것이다.
이어서, 전면에 하드마스크(23)를 형성한 후, 셀어레이영역의 반도체기판(21)에 리세스 채널 영역을 형성하기 위해 하드마스크(23)를 패터닝한다. 여기서, 하드마스크(23)는 실리콘산화막(SiO2)과 같은 유전층으로 형성한다.
이어서, 패터닝된 하드마스크(23)를 식각장벽으로 셀어레이 영역의 반도체기판(21)을 식각하여 트렌치 형상의 리세스채널영역(24)을 형성한다. 여기서, 리세스채널영역(24)은 양측벽 및 바닥면이 채널로 작용하는 다면 채널을 위한 것이다.
도 3b에 도시된 바와 같이, 하드마스크(23)를 제거한다. 여기서, 하드마스크(23)가 실리콘산화막이므로, 습식세정에 의해 제거하며, 습식세정은 BOE(Buffered oxide etchant) 또는 HF 용액을 이용한다. 이때, BOE 용액은 NH4F와 HF가 혼합된 용액이다.
이어서, 리세스채널영역(24)을 포함한 반도체기판(21)의 전면에 게이트절연막(25)을 형성한다. 이때, 게이트절연막(25)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 게이트절연막(25) 상에 리세스채널영역(24)을 채울 때까지 불순물이 도핑되지 않은 제1언도우프드폴리실리콘막(Undoped poly-silicon, 26)을 증착한다. 이때, 제1언도우프드폴리실리콘막(26)의 두께는 리세스채널영역(24) 폭의 절반보다 작은 두께로 하여, 제1언도우프드폴리실리콘막(26)을 반도체기판(21)의 전 표면에서 균일한 두께로 증착한다.
바람직하게, 제1언도우프드폴리실리콘막(26)은 450∼650℃의 증착온도에서 30∼500Å의 두께로 증착한다.
도 3c에 도시된 바와 같이, 제1언도우프드폴리실리콘막(26) 상부에 인(Ph)이 도핑된 절연막, 예컨대 PSG막(Phosphorous Silicate Glass, 27)을 형성한다. 이때, PSG막(27)에서 인(Ph)의 농도는 1∼20%이다.
도 3d에 도시된 바와 같이, PSG막(27) 상에 포토마스크(Photomask) 공정을 진행하여 주변회로 PMOS 영역을 오픈시키는 제1감광막패턴(PR, 28)을 형성한다. 이로써, 제1감광막패턴(28)에 의해 셀어레이영역과 주변회로 NMOS 영역은 덮이게 된다.
이어서, 제1감광막패턴(28)에 의해 오픈된 주변회로 PMOS 영역의 PSG막(27)을 선택적으로 식각한다. 이때, PSG막(27)의 식각은 건식식각 또는 습식식각을 이용하며, 이로써 남아있는 PSG막(27A)은 셀어레이영역 및 주변회로 NMOS 영역 상부에만 잔류한다.
도 3e에 도시된 바와 같이, 제1감광막패턴(28)을 제거한다.
이어서, 1차 고온 열처리(100)를 진행하여 PSG막(27A) 내부의 불순물인 인(Ph, 도면부호 'P')을 제1언도우프드폴리실리콘막(26)의 내부로 확산(101)시킨다.
이로써, 셀어레이영역 및 주변회로 NMOS 영역의 제1언도우프드폴리실리콘막(26)은 인이 도핑된 인 도우프드 폴리실리콘막(Ph-doped poly-si, 26A)으로 바뀐다. 반면에, 주변회로 PMOS 영역 상부에는 인이 도핑되지 않은 제1언도우프드폴리실리콘막(26)이 그대로 잔류하게 된다. 따라서, 인 도우프드 폴리실리콘막(26A)과 제1언도우프드폴리실리콘막(26)은 주변회로 NMOS 영역과 주변회로 PMOS 영역 사이의 소자분리막(22) 위에서 경계면을 갖고 형성된다.
위와 같이 인(Ph)을 확산시키기 위한 고온열처리(101)는 600∼1000℃에서 10초∼60분동안 진행하므로써, 리세스채널영역(24) 내부의 제1언도우프드폴리실리콘막(26)까지 충분히 인(Ph)이 확산되도록 한다. 또한, PSG막(27A)이 리세스채널영역 (24) 내부의 제1언도우프드폴리실리콘막(26) 위에 형성되어 있으므로, 리세스채널 영역(24)의 바닥 위까지 인(Ph)이 충분히 확산된다.
도 3f에 도시된 바와 같이, 건식식각 또는 습식식각을 통해 남아있는 PSG막(27A)을 일부 제거하여 인 도우프드 폴리실리콘막(26A)을 노출시킨다. 이때, 셀어레이영역의 리세스채널영역(24) 내부에만 PSG막(27B)이 잔류한다. 한편, 습식식각시에는 HF가 포함된 케미컬을 사용하며, 건식식각시에는 CF4/O2의 혼합가스를 사용한다.
따라서, PSG막(27B)은 셀어레이영역의 리세스채널영역(24) 내부를 매립하는 형태가 되며, 이에 따라 후속 제2언도우프드폴리실리콘막 증착시 갭필 불량을 방지한다.
도 3g에 도시된 바와 같이, PSG막(27B) 및 인 도우프드 폴리실리콘막(26A)을 포함한 전면에 제2언도우프드폴리실리콘막(26B)을 형성한다. 이때, 제2언도우프드폴리실리콘막(26B)은 450∼650℃의 증착온도에서 100∼2000Å의 두께로 증착한다. 이와 같이, 제2언도우프드폴리실리콘막(26B)을 증착하면, PSG막(27B)은 인 도우프드 폴리실리콘막(26A)과 제2언도우프드폴리실리콘막(26B)의 내부에 채워진 형태가 된다.
도 3h에 도시된 바와 같이, 포토마스크공정을 진행하여 주변회로 PMOS 영역의 제2언도우프드 폴리실리콘막(26B)을 선택적으로 노출시키는 제2감광막패턴(29)을 형성한다.
이어서, 선택적으로 주변회로 PMOS 영역의 제2언도우프드폴리실리콘막(26B)에만 보론의 이온주입(Boron implant, 102)을 진행한다. 이로써, 제2언도우프드폴리실리콘막(26B) 중에서 주변회로 PMOS 영역 상부에 형성되는 부분과 제1언도우프드폴리실리콘막(26)은 보론이 도핑된 보론 도우프드 폴리실리콘막(26C)으로 바뀌고, 셀어레이영역 및 주변회로 NMOS 영역에는 제2언도우프드폴리실리콘막(26B)이 그대로 잔류한다.
여기서, 보론의 이온주입(102)시, 도즈(dose)는 적어도 1E16/cm2 이하, 바람직하게는 3E15∼1E16/cm2으로 한다. 이때, 보론의 이온주입(102)이 불순물이 도핑되지 않은 제2언도우프드폴리실리콘막(26B)에만 진행되므로 즉, 카운터도핑을 고려하지 않아도 되고 이로써 3E15∼1E16/cm2와 같은 낮은 도즈로도 충분히 고농도의 보론 의 이온주입이 가능하다. 이는 제2감광막패턴(29)의 경화를 방지하는 효과를 얻는다.
한편, 주변회로 PMOS 영역 상부에 인이 도핑되지 않은 채로 남아있던 제1언도우프드폴리실리콘막(26)에도 보론이 이온주입된다.
도 3i에 도시된 바와 같이, 제2감광막패턴(29)을 제거한 후 2차 고온 열처리 공정(103)을 진행하여 셀어레이영역 및 주변회로 NMOS 영역에는 N+ 폴리실리콘막(104A)을, PMOS 영역에는 P+ 폴리실리콘막(104B)을 형성한다. 바람직하게, 2차 고온열처리(103)는 600∼1000℃에서 10초∼60분동안 진행한다.
부연 설명하면, 2차 고온 열처리(103)에 의해 PSG막(27B) 및 인 도우프드 폴리실리콘막(26A)에 도핑되어 있던 인(Ph)이 제2언도우프드폴리실리콘막(26B)까지 골고루 확산되어 셀어레이영역과 주변회로 NMOS 영역에서는 전체적으로 인(Ph)이 고농도로 균일하게 도핑된 N+ 폴리실리콘막(Ph-doped N+ poly-si, 104A)이 형성된다. 더불어, 2차 고온열처리(103)에 의해 보론 도우프드 폴리실리콘막(26C)과 제1언도우프드폴리실리콘막(26)에 도핑되어 있던 보론(Boron)이 고르게 확산되어 전체적으로 보론이 고농도로 균일하게 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 104B)이 형성된다. N+ 폴리실리콘막(104A)과 P+ 폴리실리콘막(104B)에는 각각 적어도 1E16/cm2 이하의 인(Ph) 및 보론(B)이 이온주입되어 있다.
위와 같은 일련의 공정에 의해 셀어레이영역 및 주변회로 NMOS 영역에서는 인이 고농도로 도핑된 N+ 폴리실리콘막(Ph-doped N+ poly-si, 104A)이 형성되고, 동시에 주변회로 PMOS 영역에서는 보론이 고농도로 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 104B)이 형성됨에 따라 듀얼폴리게이트 구조가 완성된다.
그리고, 인이 도핑된 N+ 폴리실리콘막(104A)의 내부에는 PSG막(27B)이 존재하며, 이 PSG막(27B)은 리세스채널영역(24) 내부에 존재하는 것이고, PSG막(27B)은 소자특성에는 영향을 미치지 않는다.
도 4는 본 발명의 제2실시예에 따른 듀얼폴리게이트의 구조를 도시한 도면이다. 제2실시예의 반도체소자는 리세스 채널 트랜지스터가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 4를 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(31)에 각 영역간 소자분리를 위한 소자분리막(32)이 형성된다.
그리고, 셀어레이영역의 반도체기판(31)에 트렌치 형상의 리세스채널영역(34)이 형성되고, 리세스채널영역(34) 및 반도체기판(31)의 표면 상에 게이트절연막(35)이 형성된다. 여기서, 리세스채널영역(34)은 양측벽 및 바닥면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(35)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄 실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
그리고, 리세스채널영역(34)에 매립되면서 셀어레이영역 및 주변회로 PMOS 영역의 상부에 P+ 폴리실리콘막(204A)이 형성되고, 주변회로 NMOS 영역 상부에 N+ 폴리실리콘막(204B)이 형성된다. 여기서, N+ 폴리실리콘막(204B)은 인(Ph)이 고농도로 도핑된 폴리실리콘막(Ph-doped N+ poly-si)이고, P+ 폴리실리콘막(204A)은 보론(B)이 고농도로 도핑된 폴리실리콘막(B-doped P+ poly-si)이다.
마지막으로, 리세스채널영역(34) 내부의 P+ 폴리실리콘막(204A) 내부에 BSG막(Boron Silicate Glass, 37B)이 형성된다. 여기서, BSG막(37B)은 보론(B)이 도핑된 절연막으로서, 보론의 농도가 1∼20%이다.
도 4와 같이, 제2실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(204A)으로 형성되고, NMOS가 형성되는 주변회로 NMOS 영역의 게이트전극이 인(Ph)이 고농도로 도핑된 N+ 폴리실리콘막(204B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(204B)과 P+ 폴리실리콘막(204A)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
이처럼, 셀영역에서의 게이트전극으로서 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(204A)을 사용하면, 모든 위치에서 보론의 농도가 균일하므로 문턱전압의 상승효과를 얻게 되어 오프누설특성의 저하가 없다.
도 5a 내지 도 5i는 본 발명의 제2실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 셀어레이영역(Cell array), 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(31)에 소자분리막(32)을 형성한다. 여기서, 셀어레이영역과 주변회로 NMOS 영역에는 NMOSFET가 형성되고, 주변회로 PMOS 영역에는 PMOSFET가 형성된다. 그리고, 소자분리막(32)은 통상적인 STI(Shallow Trench Isolation) 공정에 의해 형성한 것이다.
이어서, 전면에 하드마스크(33)를 형성한 후, 셀어레이영역의 반도체기판(31)에 리세스 채널 영역을 형성하기 위해 하드마스크(33)를 패터닝한다. 여기서, 하드마스크(33)는 실리콘산화막(SiO2)과 같은 유전층으로 형성한다.
이어서, 패터닝된 하드마스크(33)를 식각장벽으로 셀어레이 영역의 반도체기판(31)을 식각하여 트렌치 형상의 리세스채널영역(34)을 형성한다. 여기서, 리세스채널영역(34)은 양측벽 및 바닥면이 채널로 작용하는 다면 채널을 위한 것이다.
도 5b에 도시된 바와 같이, 하드마스크(33)를 제거한다. 여기서, 하드마스크(33)가 실리콘산화막이므로, 습식세정에 의해 제거하며, 습식세정은 BOE(Buffered oxide etchant) 또는 HF 용액을 이용한다. 이때, BOE 용액은 NH4F와 HF가 혼합된 용액이다.
이어서, 리세스채널영역(34)을 포함한 반도체기판(31)의 전면에 게이트절연막(35)을 형성한다. 이때, 게이트절연막(35)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 게이트절연막(35) 상에 리세스채널영역(34)을 채울 때까지 불순물이 도핑되지 않은 제1언도우프드폴리실리콘막(Undoped poly-silicon, 36)을 증착한다. 이때, 제1언도우프드폴리실리콘막(36)의 두께는 리세스채널영역(34) 폭의 절반보다 작은 두께로 하여, 제1언도우프드폴리실리콘막(36)을 반도체기판(31)의 전 표면에서 균일한 두께로 증착한다.
바람직하게, 제1언도우프드폴리실리콘막(36)은 450∼650℃의 증착온도에서 30∼500Å의 두께로 증착한다.
도 5c에 도시된 바와 같이, 제1언도우프드폴리실리콘막(36) 상부에 보론(B)이 도핑된 절연막, 예컨대 BSG막(Boron Silicate Glass, 37)을 형성한다. 이때, BSG막(37)에서 보론(B)의 농도는 1∼20%이다.
도 5d에 도시된 바와 같이, BSG막(37) 상에 포토마스크(Photomask) 공정을 진행하여 주변회로 NMOS 영역을 오픈시키는 제1감광막패턴(38)을 형성한다. 이로써, 제1감광막패턴(38)에 의해 셀어레이영역과 주변회로 PMOS 영역은 덮이게 된다.
이어서, 제1감광막패턴(38)에 의해 오픈된 주변회로 PMOS 영역의 BSG막(37)을 선택적으로 식각한다. 이때, BSG막(37)의 식각은 건식식각 또는 습식식각을 이용하며, 이로써 남아있는 BSG막(37A)은 셀어레이영역 및 주변회로 PMOS 영역 상부에만 잔류한다.
도 5e에 도시된 바와 같이, 제1감광막패턴(38)을 제거한다.
이어서, 1차 고온 열처리(200)를 진행하여 BSG막(37A) 내부의 불순물인 보론(B)을 제1언도우프드폴리실리콘막(36) 내부로 확산(201)시킨다.
이때, 셀어레이영역 및 주변회로 PMOS 영역의 제1언도우프드폴리실리콘막(36)은 보론이 도핑된 보론 도우프드 폴리실리콘막(B-doped poly-si, 36A)으로 바뀐다. 반면에, 주변회로 NMOS 영역 상부에는 보론이 도핑되지 않은 제1언도우프드폴리실리콘막(36)이 그대로 잔류하게 된다. 따라서, 보론 도우프드 폴리실리콘막(36A)과 제1언도우프드폴리실리콘막(36)은 주변회로 NMOS 영역과 주변회로 PMOS 영역 사이 및 셀어레이영역과 주변회로 NMOS 영역 사이의 소자분리막(32) 위에서 경계면을 갖고 형성된다.
위와 같이 보론을 확산시키기 위한 1차 고온열처리(200)는 600∼1000℃에서 10초∼60분동안 진행하므로써, 리세스채널영역(34) 내부의 제1언도우프드폴리실리콘막(36)까지 충분히 보론(B)이 확산되도록 한다. 또한, BSG막(37A)이 리세스채널영역(34) 내부의 제1언도우프드폴리실리콘막(36) 위에 형성되어 있으므로, 리세스채널 영역(34)의 바닥 위까지 보론이 충분히 확산된다.
도 5f에 도시된 바와 같이, 건식식각 또는 습식식각을 통해 남아있는 BSG 막(37A)을 일부 제거하여 보론 도우프드 폴리실리콘막(36A)을 노출시킨다. 이때, 셀어레이영역의 리세스채널영역(34) 내부에만 BSG막(37B)이 잔류한다. 그리고, 습식식각시에는 HF가 포함된 케미컬을 사용하며, 건식식각시에는 CF4/O2의 혼합가스를 사용한다.
따라서, BSG막(37B)은 셀어레이영역의 리세스채널영역(34) 내부를 매립하는 형태가 되며, 이에 따라 후속 제2언도우프드폴리실리콘막 증착시 갭필 불량을 방지한다.
도 5g에 도시된 바와 같이, BSG막(37B) 및 보론 도우프드 폴리실리콘막(36A)을 포함한 전면에 제2언도우프드폴리실리콘막(36B)을 형성한다. 이때, 제2언도우프드폴리실리콘막(36B)은 450∼650℃의 증착온도에서 100∼2000Å의 두께로 증착한다.
이와 같이, 제2언도우프드폴실리콘막(36B)을 증착하면, BSG막(37B)은 보론 도우프드 폴리실리콘막(36A)과 제2언도우프드폴리실리콘막(36B)의 내부에 채워진 형태가 된다.
도 5h에 도시된 바와 같이, 포토마스크공정을 진행하여 주변회로 NMOS 영역의 제2언도우프드 폴리실리콘막(36B)을 노출시키는 제2감광막패턴(39)을 형성한다.
이어서, 선택적으로 주변회로 NMOS 영역의 제2언도우프드폴리실리콘막(36B)에만 인(Ph)의 이온주입(P-implant, 202)을 진행한다. 이로써, 제2언도우프드폴리실리콘막(36B) 중에서 주변회로 NMOS 영역 상부에 형성되는 부분은 인이 도핑된 인 도우프드 폴리실리콘막(Ph-doped poly-si, 36C)으로 바뀌고, 셀어레이영역 및 주변회로 PMOS 영역에는 제2언도우프드폴리실리콘막(36B)이 그대로 잔류한다.
여기서, 인의 이온주입(202)시, 도즈(dose)는 적어도 1E16/cm2 이하, 바람직하게는 3E15∼1E16/cm2으로 한다. 이때, 인의 이온주입(202)이 불순물이 도핑되지 않은 제2언도우프드폴리실리콘막(36B)에만 진행되므로 즉, 카운터도핑을 고려하지 않아도 되므로 3E15∼1E16/cm2와 같은 낮은 도즈로도 충분히 고농도의 인의 도핑이 가능하다. 이는 제2감광막패턴(39)의 경화를 방지하는 효과를 얻는다.
한편, 주변회로 NMOS 영역 상부에 보론이 도핑되지 않은 채로 남아있던 제1언도우프드폴리실리콘막(36)에도 인이 이온주입된다.
도 5i에 도시된 바와 같이, 제2감광막패턴(39)을 제거한 후 2차 고온 열처리 공정(203)을 진행하여 셀어레이영역 및 주변회로 PMOS 영역에는 P+ 폴리실리콘막(204A)을, 주변회로 NMOS 영역에는 N+ 폴리실리콘막(204B)을 형성한다. 바람직하게, 2차 고온열처리(103)는 600∼1000℃에서 10초∼60분동안 진행한다.
부연 설명하면, 2차 고온 열처리(203)에 의해 BSG막(37B) 및 보론 도우프드 폴리실리콘막(36A)에 도핑되어 있던 보론(B)이 제2언도우프드폴리실리콘막(36B)까지 골고루 확산되어 셀어레이영역과 주변회로 PMOS 영역에서는 전체적으로 보론(B)이 고농도로 균일하게 도핑된 P+ 폴리실리콘막(204A)이 형성된다. 더불어, 2차 고온 열처리(103)에 의해 인 도우프드 폴리실리콘막(36C)과 제1언도우프드폴리실리콘막(36)에 도핑되어 있던 인(Ph)이 고르게 확산되어 전체적으로 인이 고농도로 균일하게 도핑된 N+ 폴리실리콘막(204B)이 형성된다. N+ 폴리실리콘막(204B)과 P+ 폴리실리콘막(204A)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
위와 같은 일련의 공정에 의해 셀어레이영역 및 주변회로 PMOS 영역에서는 보론이 고농도로 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 204A)이 형성되고, 동시에 주변회로 NMOS 영역에서는 인이 고농도로 도핑된 N+ 폴리실리콘막(Ph-doped N+ poly-si, 204B)이 형성됨에 따라 듀얼폴리게이트 구조가 완성된다.
그리고, 셀어레이영역의 보론이 도핑된 P+ 폴리실리콘막(204A)의 내부에는 BSG막(37B)이 존재하며, 이 BSG막(37B)은 리세스채널영역(34) 내부에 존재하는 것이고, BSG막(37B)은 소자특성에는 영향을 미치지 않는다.
이처럼, 셀영역에서의 게이트전극으로서 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(204A)을 사용하면, 모든 위치에서 보론의 농도가 균일하므로 문턱전압의 상승효과를 얻게 되어 오프누설특성의 저하가 없다.
도 6은 본 발명의 제3실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면이다. 제3실시예의 반도체소자는 벌브형 리세스 채널 트랜지스터 가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 6을 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(41)에 각 영역간 소자분리를 위한 소자분리막(42)이 형성된다.
그리고, 셀어레이영역의 반도체기판(41)에 넥패턴(44A)과 볼패턴(44B)으로 이루어진 벌브형 리세스채널영역(44)이 형성되고, 벌브형 리세스채널영역(44) 및 반도체기판(41)의 표면 상에 게이트절연막(45)이 형성된다. 여기서, 벌브형 리세스채널영역(44)은 양측벽 및 바닥면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(45)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
그리고, 벌브형 리세스채널영역(44)에 매립되면서 셀어레이영역 및 주변회로 NMOS 영역의 상부에 N+ 폴리실리콘막(304A)이 형성되고, 주변회로 PMOS 영역 상부에 P+ 폴리실리콘막(304B)이 형성된다. 여기서, N+ 폴리실리콘막(304A)은 인(P)이 고농도로 도핑된 폴리실리콘막이고, P+ 폴리실리콘막(304B)은 보론(B)이 고농도로 도핑된 폴리실리콘막이다.
마지막으로, 벌브형 리세스채널영역(44) 내부의 N+ 폴리실리콘막(304A) 내부 에 PSG막(47B)이 형성된다. 여기서, PSG막(47B)은 인(P)이 도핑된 절연막으로서, 인의 농도가 1∼20%이다.
도 6과 같이, 제3실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 NMOS 영역의 게이트전극이 인(P)이 고농도로 도핑된 N+ 폴리실리콘막(304A)으로 형성되고, PMOS가 형성되는 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(304B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(304A)과 P+ 폴리실리콘막(304B)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
도 7a 내지 도 7h는 본 발명의 제3실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도이다.
도 7a에 도시된 바와 같이, 셀어레이영역(Cell array), 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(41)에 소자분리막(42)을 형성한다. 여기서, 셀어레이영역과 주변회로 NMOS 영역에는 NMOSFET가 형성되고, 주변회로 PMOS 영역에는 PMOSFET가 형성된다. 그리고, 소자분리막(42)은 통상적인 STI(Shallow Trench Isolation) 공정에 의해 형성한 것이다.
이어서, 셀어레이 영역의 반도체기판(41)을 식각하여 트렌치 형상의 넥패턴(Neck pattern, 44A)과 볼패턴(Ball pattern, 44B)으로 이루어진 벌브형 리세스 채널영역(44)을 형성한다.
위와 같은 일련의 공정에 의해 넥패턴(44A)과 볼패턴(44B)으로 이루어진 벌브형 리세스 채널 영역(44)이 완성되며, 볼패턴(44B)은 트렌치 형상인 넥패턴(44A)과 달리 폭이 더 큰 구형(Spherical)이다. 따라서, 벌브형 리세스 채널영역(44)은 다면 채널이 되며, 리세스채널영역보다 채널길이가 더 길다.
이어서, 벌브형 리세스 채널 영역(44)을 포함한 반도체기판(41)의 전면에 게이트절연막(45)을 형성한다. 이때, 게이트절연막(45)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 게이트절연막(45) 상에 벌브형 리세스채널영역(44)을 채울 때까지 불순물이 도핑되지 않은 제1언도우프드폴리실리콘막(Undoped poly-silicon, 46)을 증착한다. 이때, 제1언도우프드폴리실리콘막(46)의 두께는 벌브형 리세스채널영역(44)의 넥패턴(44A) 폭의 절반보다 작은 두께로 하여, 제1언도우프드폴리실리콘막(46)을 반도체기판(41)의 전 표면에서 균일한 두께로 증착한다.
바람직하게, 제1언도우프드폴리실리콘막(46)은 450∼650℃의 증착온도에서 30∼500Å의 두께로 증착한다.
도 7b에 도시된 바와 같이, 제1언도우프드폴리실리콘막(46) 상부에 인(Ph)이 도핑된 절연막, 예컨대 PSG막(Phosphorous Silicate Glass, 47)을 형성한다. 이때, PSG막(47)에서 인(Ph)의 농도는 1∼20%이다.
도 7c에 도시된 바와 같이, PSG막(47) 상에 포토마스크(Photomask) 공정을 진행하여 주변회로 PMOS 영역을 오픈시키는 제1감광막패턴(48)을 형성한다. 이로써, 제1감광막패턴(48)에 의해 셀어레이영역과 주변회로 NMOS 영역은 덮이게 된다.
이어서, 제1감광막패턴(48)에 의해 오픈된 주변회로 PMOS 영역의 PSG막(47)을 선택적으로 식각한다. 이때, PSG막(47)의 식각은 건식식각 또는 습식식각을 이용하며, 이로써 남아있는 PSG막(47A)은 셀어레이영역 및 주변회로 NMOS 영역 상부에만 잔류한다.
도 7d에 도시된 바와 같이, 제1감광막패턴(48)을 제거한다.
이어서, 1차 고온 열처리(300)를 진행하여 PSG막(47A) 내부의 불순물인 인(Ph, 도면부호 'P')을 제1언도우프드폴리실리콘막(46)의 내부로 확산(301)시킨다.
이로써, 셀어레이영역 및 주변회로 NMOS 영역의 제1언도우프드폴리실리콘막(46)은 인이 도핑된 인 도우프드 폴리실리콘막(P-doped poly-si, 46A)으로 바뀐다. 반면에, 주변회로 PMOS 영역 상부에는 인이 도핑되지 않은 제1언도우프드폴리실리콘막(46)이 그대로 잔류하게 된다. 따라서, 인 도우프드 폴리실리콘막(46A)과 제1언도우프드폴리실리콘막(46)은 주변회로 NMOS 영역과 주변회로 PMOS 영역 사이의 소자분리막(42) 위에서 경계면을 갖고 형성된다.
위와 같이 인(Ph)을 확산시키기 위한 고온열처리(301)는 600∼1000℃에서 10초∼60분동안 진행하므로써, 벌브형 리세스채널영역(44) 내부의 제1언도우프드폴리실리콘막(46)까지 충분히 인(Ph)이 확산되도록 한다. 또한, PSG막(47A)이 벌브형 리세스채널영역(44) 내부의 제1언도우프드폴리실리콘막(46) 위에 형성되어 있으므로, 벌브형 리세스 채널 영역(44)의 볼패턴(44B) 바닥 위까지 인(Ph)이 충분히 확산된다.
도 7e에 도시된 바와 같이, 건식식각 또는 습식식각을 통해 남아있는 PSG막(47A)을 일부 제거하여 인 도우프드 폴리실리콘막(46A)을 노출시킨다. 이때, 셀어레이영역의 벌브형 리세스 채널 영역(44) 내부에만 PSG막(47B)이 잔류한다. 한편, 습식식각시에는 HF가 포함된 케미컬을 사용하며, 건식식각시에는 CF4/O2의 혼합가스를 사용한다.
따라서, PSG막(47B)은 셀어레이영역의 벌브형 리세스채널영역(44) 내부를 매립하는 형태가 되며, 이에 따라 후속 제2언도우프드폴리실리콘막 증착시 갭필 불량을 방지한다.
도 7f에 도시된 바와 같이, PSG막(47B) 및 인 도우프드 폴리실리콘막(46A)을 포함한 전면에 제2언도우프드폴리실리콘막(46B)을 형성한다. 이때, 제2언도우프드폴리실리콘막(46B)은 450∼650℃의 증착온도에서 100∼2000Å의 두께로 증착한다. 이와 같이, 제2언도우프드폴리실리콘막(46B)을 증착하면, PSG막(47B)은 인 도우프드 폴리실리콘막(46A)과 제2언도우프드폴리실리콘막(46B)의 내부에 채워진 형태가 된다.
도 7g에 도시된 바와 같이, 포토마스크공정을 진행하여 주변회로 PMOS 영역의 제2언도우프드 폴리실리콘막(46B)을 선택적으로 노출시키는 제2감광막패턴(49) 을 형성한다.
이어서, 선택적으로 주변회로 PMOS 영역의 제2언도우프드폴리실리콘막(46B)에만 보론의 이온주입(Boron implant, 302)을 진행한다. 이로써, 제2언도우프드폴리실리콘막(46B) 중에서 주변회로 PMOS 영역 상부에 형성되는 부분 및 제1언도우프드폴리실리콘막(46)은 보론이 도핑된 보론 도우프드 폴리실리콘막(46C)으로 바뀌고, 셀어레이영역 및 주변회로 NMOS 영역에는 제2언도우프드폴리실리콘막(46B)이 그대로 잔류한다.
여기서, 보론의 이온주입(302)시, 도즈(dose)는 적어도 1E16/cm2 이하, 바람직하게는 3E15∼1E16/cm2으로 한다. 이때, 보론의 이온주입(302)이 불순물이 도핑되지 않은 제2언도우프드폴리실리콘막(46B)에만 진행되므로 즉, 카운터도핑을 고려하지 않아도 되고 이로써 3E15∼1E16/cm2와 같은 낮은 도즈로도 충분히 고농도의 보론 의 이온주입이 가능하다. 이는 제2감광막패턴(49)의 경화를 방지하는 효과를 얻는다.
한편, 주변회로 PMOS 영역 상부에 인이 도핑되지 않은 채로 남아있던 제1언도우프드폴리실리콘막(46)에도 보론이 이온주입된다.
도 7h에 도시된 바와 같이, 제2감광막패턴(49)을 제거한 후 2차 고온 열처리 공정(303)을 진행하여 셀어레이영역 및 주변회로 NMOS 영역에는 N+ 폴리실리콘막(304A)을, PMOS 영역에는 P+ 폴리실리콘막(304B)을 형성한다. 바람직하게, 2차 고 온열처리(303)는 600∼1000℃에서 10초∼60분동안 진행한다.
부연 설명하면, 2차 고온 열처리(303)에 의해 PSG막(47B) 및 인 도우프드 폴리실리콘막(46A)에 도핑되어 있던 인(P)이 제2언도우프드폴리실리콘막(46B)까지 골고루 확산되어 셀어레이영역과 주변회로 NMOS 영역에서는 전체적으로 인(P)이 고농도로 균일하게 도핑된 N+ 폴리실리콘막(304A)이 형성된다. 더불어, 2차 고온열처리(303)에 의해 보론 도우프드 폴리실리콘막(46C)과 제1언도우프드폴리실리콘막(46)에 도핑되어 있던 보론(Boron)이 고르게 확산되어 전체적으로 보론이 고농도로 균일하게 도핑된 P+ 폴리실리콘막(304B)이 형성된다. N+ 폴리실리콘막(304A)과 P+ 폴리실리콘막(304B)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
위와 같은 일련의 공정에 의해 셀어레이영역 및 주변회로 NMOS 영역에서는 인이 고농도로 도핑된 N+ 폴리실리콘막(Ph-doped N+ poly-si, 304A)이 형성되고, 동시에 주변회로 PMOS 영역에서는 보론이 고농도로 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 304B)이 형성됨에 따라 듀얼폴리게이트 구조가 완성된다.
그리고, 인이 도핑된 N+ 폴리실리콘막(304A)의 내부에는 PSG막(47B)이 존재하며, 이 PSG막(47B)은 벌브형 리세스채널영역(44) 내부에 존재하는 것이고, PSG막(47B)은 소자특성에는 영향을 미치지 않는다.
도 8은 본 발명의 제4실시예에 따른 듀얼폴리게이트의 구조를 도시한 도면이다. 제4실시예의 반도체소자는 벌브형 리세스 채널 트랜지스터가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 8을 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(51)에 각 영역간 소자분리를 위한 소자분리막(52)이 형성된다.
그리고, 셀어레이영역의 반도체기판(51)에 넥패턴(54A)과 볼패턴(54B)으로 이루어진 벌브형 리세스채널영역(54)이 형성되고, 벌브형 리세스채널영역(54) 및 반도체기판(51)의 표면 상에 게이트절연막(55)이 형성된다. 여기서, 벌브형 리세스채널영역(54)은 양측벽 및 바닥면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(55)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
그리고, 벌브형 리세스채널영역(54)에 매립되면서 셀어레이영역 및 주변회로 PMOS 영역의 상부에 P+ 폴리실리콘막(404A)이 형성되고, 주변회로 NMOS 영역 상부에 N+ 폴리실리콘막(404B)이 형성된다. 여기서, N+ 폴리실리콘막(404B)은 인(Ph)이 고농도로 도핑된 폴리실리콘막이고, P+ 폴리실리콘막(404A)은 보론(B)이 고농도로 도핑된 폴리실리콘막이다.
마지막으로, 벌브형 리세스채널영역(44) 내부의 P+ 폴리실리콘막(404A) 내부에 BSG막(Boron Silicate Glass, 57B)이 형성된다. 여기서, BSG막(57B)은 보론(B)이 도핑된 절연막으로서, 보론의 농도가 1∼20%이다.
도 8과 같이, 제4실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(404A)으로 형성되고, NMOS가 형성되는 주변회로 NMOS 영역의 게이트전극이 인(Ph)이 고농도로 도핑된 N+ 폴리실리콘막(404B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(404B)과 P+ 폴리실리콘막(404A)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
이처럼, 셀영역에서의 게이트전극으로서 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(404A)을 사용하면, 모든 위치에서 보론의 농도가 균일하므로 문턱전압의 상승효과를 얻게 되어 오프누설특성의 저하가 없다.
도 9a 내지 도 9h는 본 발명의 제4실시예에 따른 듀얼폴리게이트의 형성 방법을 도시한 공정 단면도이다.
도 9a에 도시된 바와 같이, 셀어레이영역(Cell array), 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(51)에 소자분리막(52)을 형성한다. 여기서, 셀어레이영역과 주변회로 NMOS 영역에는 NMOSFET 가 형성되고, 주변회로 PMOS 영역에는 PMOSFET가 형성된다. 그리고, 소자분리막(52)은 통상적인 STI(Shallow Trench Isolation) 공정에 의해 형성한 것이다.
이어서, 트렌치 형상의 넥패턴(Neck pattern, 54A)과 볼패턴(Ball pattern, 54B)으로 이루어진 벌브형 리세스 채널영역(54)을 형성한다.
위와 같은 일련의 공정에 의해 넥패턴(54A)과 볼패턴(54B)으로 이루어진 벌브형 리세스 채널 영역(54)이 완성되며, 볼패턴(54B)은 트렌치 형상인 넥패턴(54A)과 달리 폭이 더 큰 구형(Spherical)이다. 따라서, 벌브형 리세스 채널영역(54)은 다면 채널이 되며, 리세스채널영역보다 채널길이가 더 길다.
이어서, 벌브형 리세스 채널 영역(54)을 포함한 반도체기판(51)의 전면에 게이트절연막(55)을 형성한다. 이때, 게이트절연막(55)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
이어서, 게이트절연막(55) 상에 벌브형 리세스채널영역(54)을 채울 때까지 불순물이 도핑되지 않은 제1언도우프드폴리실리콘막(Undoped poly-silicon, 56)을 증착한다. 이때, 제1언도우프드폴리실리콘막(56)의 두께는 벌브형 리세스채널영역(54)의 넥패턴(54A) 폭의 절반보다 작은 두께로 하여, 제1언도우프드폴리실리콘막(56)을 반도체기판(51)의 전 표면에서 균일한 두께로 증착한다.
바람직하게, 제1언도우프드폴리실리콘막(56)은 450∼650℃의 증착온도에서 30∼500Å의 두께로 증착한다.
도 9b에 도시된 바와 같이, 제1언도우프드폴리실리콘막(56) 상부에 보론(B)이 도핑된 절연막, 예컨대 BSG막(Boron Silicate Glass, 57)을 형성한다. 이때, BSG막(57)에서 보론(B)의 농도는 1∼20%이다.
도 9c에 도시된 바와 같이, BSG막(57) 상에 포토마스크(Photomask) 공정을 진행하여 주변회로 NMOS 영역을 오픈시키는 제1감광막패턴(58)을 형성한다. 이로써, 제1감광막패턴(58)에 의해 셀어레이영역과 주변회로 PMOS 영역은 덮이게 된다.
이어서, 제1감광막패턴(58)에 의해 오픈된 주변회로 PMOS 영역의 BSG막(57)을 선택적으로 식각한다. 이때, BSG막(57)의 식각은 건식식각 또는 습식식각을 이용하며, 이로써 남아있는 BSG막(57A)은 셀어레이영역 및 주변회로 PMOS 영역 상부에만 잔류한다.
도 9d에 도시된 바와 같이, 제1감광막패턴(58)을 제거한다.
이어서, 1차 고온 열처리(400)를 진행하여 BSG막(57A) 내부의 불순물인 보론(B)을 제1언도우프드폴리실리콘막(56) 내부로 확산(401)시킨다.
이때, 셀어레이영역 및 주변회로 PMOS 영역의 제1언도우프드폴리실리콘막(56)은 보론이 도핑된 보론 도우프드 폴리실리콘막(B-doped poly-si, 56A)으로 바뀐다. 반면에, 주변회로 NMOS 영역 상부에는 보론이 도핑되지 않은 제1언도우프드폴리실리콘막(56)이 그대로 잔류하게 된다. 따라서, 보론 도우프드 폴리실리콘막(56A)과 제1언도우프드폴리실리콘막(56)은 주변회로 NMOS 영역과 주변회로 PMOS 영역 사이 및 셀어레이영역과 주변회로 NMOS 영역 사이의 소자분리막(52) 위에서 경계면을 갖고 형성된다.
위와 같이 보론을 확산시키기 위한 1차 고온열처리(500)는 600∼1000℃에서 10초∼60분동안 진행하므로써, 벌브형 리세스채널영역(54) 내부의 제1언도우프드폴리실리콘막(56)까지 충분히 보론(P)이 확산되도록 한다. 또한, BSG막(57A)이 벌브형 리세스채널영역(54) 내부의 제1언도우프드폴리실리콘막(56) 위에 형성되어 있으므로, 벌브형 리세스채널 영역(54)의 볼패턴(54B) 바닥 위까지 보론이 충분히 확산된다.
도 9e에 도시된 바와 같이, 건식식각 또는 습식식각을 통해 남아있는 BSG막(57A)을 일부 제거하여 보론 도우프드 폴리실리콘막(56A)을 노출시킨다. 이때, 셀어레이영역의 벌브형 리세스채널영역(54) 내부에만 BSG막(57B)이 잔류한다. 그리고, 습식식각시에는 HF가 포함된 케미컬을 사용하며, 건식식각시에는 CF4/O2의 혼합가스를 사용한다.
따라서, BSG막(57B)은 셀어레이영역의 벌브형 리세스채널영역(54) 내부를 매립하는 형태가 되며, 이에 따라 후속 제2언도우프드폴리실리콘막 증착시 갭필 불량을 방지한다.
도 9f에 도시된 바와 같이, BSG막(57B) 및 보론 도우프드 폴리실리콘막(56A)을 포함한 전면에 제2언도우프드폴리실리콘막(56B)을 형성한다. 이때, 제2언도우프드폴리실리콘막(56B)은 450∼650℃의 증착온도에서 100∼2000Å의 두께로 증착한다.
이와 같이, 제2언도우프드폴실리콘막(56B)을 증착하면, BSG막(57B)은 보론 도우프드 폴리실리콘막(56A)과 제2언도우프드폴리실리콘막(56B)의 내부에 채워진 형태가 된다.
도 9g에 도시된 바와 같이, 포토마스크공정을 진행하여 주변회로 NMOS 영역의 제2언도우프드 폴리실리콘막(56B)을 노출시키는 제2감광막패턴(59)을 형성한다.
이어서, 선택적으로 주변회로 NMOS 영역의 제2언도우프드폴리실리콘막(56B)에만 인(P)의 이온주입(P-implant, 402)을 진행한다. 이로써, 제2언도우프드폴리실리콘막(56B) 중에서 주변회로 NMOS 영역 상부에 형성되는 부분은 인이 도핑된 인 도우프드 폴리실리콘막(P-doped poly- si, 56C)으로 바뀌고, 셀어레이영역 및 주변회로 PMOS 영역에는 제2언도우프드폴리실리콘막(56B)이 그대로 잔류한다.
여기서, 인의 이온주입(402)시, 도즈(dose)는 적어도 1E16/cm2 이하, 바람직하게는 3E15∼1E16/cm2으로 한다. 이때, 인의 이온주입(402)이 불순물이 도핑되지 않은 제2언도우프드폴리실리콘막(56B)에만 진행되므로 즉, 카운터도핑을 고려하지 않아도 되므로 3E15∼1E16/cm2와 같은 낮은 도즈로도 충분히 고농도의 인의 도핑이 가능하다. 이는 제2감광막패턴(59)의 경화를 방지하는 효과를 얻는다.
한편, 주변회로 NMOS 영역 상부에 보론이 도핑되지 않은 채로 남아있던 제1언도우프드폴리실리콘막(56)에도 인이 이온주입된다.
도 9h에 도시된 바와 같이, 제2감광막패턴(59)을 제거한 후 2차 고온 열처리 공정(403)을 진행하여 셀어레이영역 및 주변회로 PMOS 영역에는 P+ 폴리실리콘막(404A)을, 주변회로 NMOS 영역에는 N+ 폴리실리콘막(404B)을 형성한다. 바람직하게, 2차 고온열처리(403)는 600∼1000℃에서 10초∼60분동안 진행한다.
부연 설명하면, 2차 고온 열처리(403)에 의해 BSG막(57B) 및 보론 도우프드 폴리실리콘막(56A)에 도핑되어 있던 보론(B)이 제2언도우프드폴리실리콘막(56B)까지 골고루 확산되어 셀어레이영역과 주변회로 PMOS 영역에서는 전체적으로 보론(B)이 고농도로 균일하게 도핑된 P+ 폴리실리콘막(404A)이 형성된다. 더불어, 2차 고온열처리(403)에 의해 인 도우프드 폴리실리콘막(56C)과 제1언도우프드폴리실리콘막(56)에 도핑되어 있던 인(Ph)이 고르게 확산되어 전체적으로 인이 고농도로 균일하게 도핑된 N+ 폴리실리콘막(404B)이 형성된다. N+ 폴리실리콘막(404B)과 P+ 폴리실리콘막(404A)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입된다.
위와 같은 일련의 공정에 의해 셀어레이영역 및 주변회로 PMOS 영역에서는 보론이 고농도로 도핑된 P+ 폴리실리콘막(B-doped P+ poly-si, 404A)이 형성되고, 동시에 주변회로 NMOS 영역에서는 인이 고농도로 도핑된 N+ 폴리실리콘막(Ph-doped N+ poly-si, 404B)이 형성됨에 따라 듀얼폴리게이트 구조가 완성된다.
그리고, 셀어레이영역의 보론이 도핑된 P+ 폴리실리콘막(404A)의 내부에는 BSG막(57B)이 존재하며, 이 BSG막(57B)은 벌브형 리세스채널영역(54) 내부에 존재하는 것이고, BSG막(57B)은 소자특성에는 영향을 미치지 않는다.
이처럼, 셀영역에서의 게이트전극으로서 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(404A)을 사용하면, 모든 위치에서 보론의 농도가 균일하므로 문턱전압의 상승효과를 얻게 되어 오프누설특성의 저하가 없다.
도 10은 본 발명의 제5실시예에 따른 듀얼폴리게이트의 구조를 도시한 도면이다. 제5실시예의 반도체소자는 핀형 채널 트랜지스터가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 10을 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(61)에 각 영역간 소자분리를 위한 소자분리막(62)이 형성된다.
그리고, 셀어레이영역의 반도체기판(61)에 돌출 형상의 핀형 채널영역(63)이 형성되고, 핀형 채널영역(63) 및 반도체기판(61)의 표면 상에 게이트절연막(64)이 형성된다. 여기서, 핀형 채널영역(63)은 양측벽 및 상부면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(64)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이 다.
그리고, 핀형 채널영역(63) 양측을 에워싸면서 셀어레이영역 및 주변회로 PMOS 영역의 상부에 P+ 폴리실리콘막(501A)이 형성되고, 주변회로 NMOS 영역 상부에 N+ 폴리실리콘막(501B)이 형성된다. 여기서, N+ 폴리실리콘막(501B)은 인(Ph)이 고농도로 도핑된 폴리실리콘막(Ph-doped N+ poly-si)이고, P+ 폴리실리콘막(501A)은 보론(B)이 고농도로 도핑된 폴리실리콘막(B-doped P+ poly-si)이다.
마지막으로, 핀형 채널영역(63) 외측의 P+ 폴리실리콘막(501A) 내부에 BSG막이 형성된다. 여기서, BSG막은 보론(B)이 도핑된 절연막으로서, 보론의 농도가 1∼20%이다.
도 10과 같이, 제5실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(501A)으로 형성되고, NMOS가 형성되는 주변회로 NMOS 영역의 게이트전극이 인(Ph)이 고농도로 도핑된 N+ 폴리실리콘막(501B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(501B)과 P+ 폴리실리콘막(501A)에는 각각 적어도 1E16/cm2 이하의 인(P) 및 보론(B)이 이온주입되어 있다.
이처럼, 셀영역에서의 게이트전극으로서 보론(B)이 고농도로 도핑된 P+ 폴리 실리콘막(501A)을 사용하면, 모든 위치에서 보론의 농도가 균일하므로 문턱전압의 상승효과를 얻게 되어 오프누설특성의 저하가 없다.
도 11은 본 발명의 제6실시예에 따른 듀얼폴리게이트를 갖는 반도체소자의 구조를 도시한 도면이다. 제6실시예의 반도체소자는 핀형 채널 트랜지스터가 셀어레이영역에 형성되고, 주변회로영역에는 플라나 트랜지스터가 형성된 소자이다.
도 11을 참조하면, NMOS가 형성되는 셀어레이영역, 주변회로 NMOS 영역(Peri NMOS)과 주변회로 PMOS 영역(Peri PMOS)이 정의된 반도체기판(71)에 각 영역간 소자분리를 위한 소자분리막(72)이 형성된다.
그리고, 셀어레이영역의 반도체기판(71)에 돌출 형상의 핀형 채널영역(73)이 형성되고, 핀형 채널영역(73) 및 반도체기판(71)의 표면 상에 게이트절연막(74)이 형성된다. 여기서, 핀형 채널영역(73)은 양측벽 및 상부면이 채널로 작용하여 다면 채널을 형성하며, 게이트절연막(74)은 실리콘산화막(SiO2), 실리콘산화질화막(SiON), 실리콘질화막(Si3N4), 하프늄실리케이트(Hf-silicate) 또는 하프늄실리옥시나이트라이드(Hf-silioxynitride, Hf-Si-O-N) 중에서 선택된 적어도 어느 하나이다.
그리고, 핀형 채널영역(73) 양측을 에워싸면서 셀어레이영역 및 주변회로 NMOS 영역의 상부에 N+ 폴리실리콘막(601A)이 형성되고, 주변회로 PMOS 영역 상부에 P+ 폴리실리콘막(601B)이 형성된다. 여기서, N+ 폴리실리콘막(601A)은 인(Ph)이 고 농도로 도핑된(N+) 폴리실리콘막(Ph-doped N+ poly-si)이고, P+ 폴리실리콘막(601B)은 보론(B)이 고농도로 도핑된(P+) 폴리실리콘막(B-doped P+ poly-si)이다.
마지막으로, 핀형 채널영역(63) 외측의 N+ 폴리실리콘막(601A) 내부에 PSG막이 형성된다. 여기서, PSG막은 인(Ph)이 도핑된 절연막으로서, 인의 농도가 1∼20%이다.
도 11과 같이, 제6실시예는 NMOS가 형성되는 셀어레이영역과 주변회로 NMOS 영역의 게이트전극이 인(Ph)이 고농도로 도핑된 N+ 폴리실리콘막(601A)으로 형성되고, PMOS가 형성되는 주변회로 PMOS 영역의 게이트전극이 보론(B)이 고농도로 도핑된 P+ 폴리실리콘막(601B)이 형성됨에 따라 듀얼폴리게이트(Dual poly si-gate, DPG) 구조가 된다. N+ 폴리실리콘막(601A)과 P+ 폴리실리콘막(601B)에는 각각 적어도 1E16/cm2 이하의 인(Ph) 및 보론(B)이 이온주입되어 있다.
제5실시예 및 제6실시예는 리세스채널, 벌브형 리세스채널과 같이 다면채널로 알려진 핀형 채널을 갖는 트랜지스터를 구비하는 메모리 소자의 듀얼게이트 구조이며, 이의 제조 방법은 전술한 제1 실시예 내지 제4실시예에 따른 PSG막 및 BSG막을 이용한 인 및 보론의 확산을 위한 열처리, 보론의 이온주입, 인의 이온주입 방법을 이용할 수 있다.
이로써, 핀형 채널과 같이 돌출된 채널영역을 갖는 트랜지스터를 구비하는 메모리소자의 듀얼폴리게이트구조에서 N+ 폴리실리콘막과 P+ 폴리실리콘막에 각각 적어도 1E16/cm2 이하(3E15/cm2∼1E16/cm2)의 인(P) 및/또는 보론(B)을 이온주입할 수 있다.
본 발명은 핀형 채널과 같이 돌출된 채널영역을 갖는 새들형 채널 트랜지스터를 구비하는 메모리소자의 듀얼폴리게이트 구조에도 적용이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 채널 트랜지스터(RCAT), 벌브형 리세스 채널 트랜지스터(BRCAT), 핀형 채널 트랜지스터(FinFET), 새들 핀형 채널 트랜지스터(Saddle Fin FET) 등의 3차원의 다면채널을 갖는 트랜지스터를 갖는 메모리소자의 듀얼폴리게이트 공정시, 1E16/cm2 이하의 보론 또는 인 이온주입만으로도 우수한 특성의 듀얼폴리게이트를 갖는 소자를 구현할 수 있는 효과가 있다.
또한, 본 발명은 보론과 같은 P형 불순물이 모든 위치에서 균일하게 도핑된 P+ 폴리실리콘을 셀영역에 형성되는 트랜지스터의 게이트전극으로 사용하므로써 오 프누설특성 저하없이 전류구동능력을 향상시킬 수 있는 효과가 있다.

Claims (52)

  1. 제1영역, 제2영역 및 제3영역을 갖는 반도체기판;
    상기 제1영역의 반도체기판에 형성된 함몰구조의 다면 채널 영역;
    상기 반도체기판 상에 형성된 게이트절연막;
    상기 다면 채널 영역에 매립되면서 상기 제1영역과 제2영역의 게이트절연막 상에 형성된 제1폴리실리콘막;
    상기 제3영역의 게이트절연막 상에 형성된 제2폴리실리콘막; 및
    상기 다면 채널 영역 내부의 상기 제1폴리실리콘막 내부에 구비되며 불순물이 도핑된 절연막
    을 포함하는 반도체소자의 듀얼폴리게이트.
  2. 제1항에 있어서,
    상기 불순물이 도핑된 절연막은,
    N형 불순물이 도핑된 절연막인 반도체소자의 듀얼폴리게이트.
  3. 제2항에 있어서,
    상기 N형 불순물이 도핑된 절연막은 PSG막인 반도체소자의 듀얼폴리게이트.
  4. 제3항에 있어서,
    상기 PSG막 내 인(Ph)의 농도는 1∼20%인 반도체소자의 듀얼폴리게이트.
  5. 제1항에 있어서,
    상기 불순물이 도핑된 절연막은,
    P형 불순물이 도핑된 절연막인 반도체소자의 듀얼폴리게이트.
  6. 제5항에 있어서,
    상기 P형 불순물이 도핑된 절연막은 BSG막인 반도체소자의 듀얼폴리게이트.
  7. 제6항에 있어서,
    상기 BSG막 내 보론(B)의 농도는 1∼20%인 반도체소자의 듀얼폴리게이트.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1폴리실리콘막 내에는 N형 불순물이 도핑되고, 상기 제2폴리실리콘막 내에는 P형 불순물이 도핑되어 있고, 상기 N형 및 P형 불순물의 농도는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트.
  9. 제8항에 있어서,
    상기 N형 불순물은 인(Ph)이고, 상기 P형 불순물은 보론(B)인 반도체소자의 듀얼폴리게이트.
  10. 제8항에 있어서,
    상기 제1영역은 셀어레이영역이고, 상기 제2영역과 제3영역은 주변회로영역이되, 상기 셀어레이영역과 상기 주변회로영역의 제2영역은 NMOS 영역이고, 상기 주변회로영역의 제3영역은 PMOS 영역인 반도체소자의 듀얼폴리게이트.
  11. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1폴리실리콘막 내에는 P형 불순물이 도핑되고, 상기 제2폴리실리콘막 내에는 N형 불순물이 도핑되어 있고, 상기 N형 및 P형 불순물의 농도는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트.
  12. 제11항에 있어서,
    상기 N형 불순물은 인(Ph)이고, 상기 P형 불순물은 보론(B)인 반도체소자의 듀얼폴리게이트.
  13. 제11항에 있어서,
    상기 제1영역은 셀어레이영역이고, 상기 제2영역과 제3영역은 주변회로영역이되, 상기 셀어레이영역과 상기 주변회로영역의 제3영역은 NMOS 영역이고, 상기 주변회로영역의 제2영역은 PMOS 영역인 반도체소자의 듀얼폴리게이트.
  14. 제1항에 있어서,
    상기 다면 채널 영역은, 리세스 채널 영역 또는 벌브형 리세스 채널 영역인 반도체소자의 듀얼폴리게이트.
  15. 제1영역과 제2영역을 갖는 반도체기판의 상기 제1영역에 함몰구조의 다면 채널을 형성하는 단계;
    상기 반도체기판의 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계;
    상기 제1영역의 제1폴리실리콘막 상부에 제1불순물이 도핑된 절연막을 형성하는 단계;
    1차 열처리를 통해 상기 절연막의 제1불순물을 상기 제1영역의 제1폴리실리콘막으로 확산시키는 단계;
    상기 다면 채널 영역 내부의 제1폴리실리콘막 상에 상기 절연막을 잔류시키는 단계;
    상기 절연막 및 제1폴리실리콘막 상에 제2폴리실리콘막을 형성하는 단계;
    상기 제2영역의 제2폴리실리콘막에 제2불순물을 이온주입하는 단계; 및
    2차 열처리를 통한 확산을 통해 상기 제1영역에 상기 제1불순물이 도핑된 폴리실리콘막을 형성함과 동시에 상기 제2영역에 상기 제2불순물이 도핑된 폴리실리콘막을 형성하는 단계
    를 포함하는 반도체소자의 듀얼폴리게이트 형성 방법.
  16. 제15항에 있어서,
    상기 제1폴리실리콘막과 제2폴리실리콘막은, 불순물이 도핑되지 않은 언도우프드 폴리실리콘막인 반도체소자의 듀얼폴리게이트 형성 방법.
  17. 제15항에 있어서,
    상기 제1불순물이 도핑된 절연막은 N형 불순물이 도핑된 절연막이고, 상기 제2불순물은 P형 불순물인 반도체소자의 듀얼폴리게이트 형성 방법.
  18. 제16항에 있어서,
    상기 N형 불순물이 도핑된 절연막은 PSG막이고, 상기 P형 불순물은 보론인 반도체소자의 듀얼폴리게이트 형성 방법.
  19. 제18항에 있어서,
    상기 PSG막 내 인(Ph)의 농도는 1∼20%이고, 상기 보론의 도즈는 적어도 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트 형성 방법.
  20. 제15항에 있어서,
    상기 제1불순물이 도핑된 절연막은 P형 불순물이 도핑된 절연막이고, 상기 제2불순물은 N형 불순물인 반도체소자의 듀얼폴리게이트 형성 방법.
  21. 제20항에 있어서,
    상기 P형 불순물이 도핑된 절연막은 BSG막이고, 상기 N형 불순물은 인(Ph)인 반도체소자의 듀얼폴리게이트 형성 방법.
  22. 제21항에 있어서,
    상기 BSG막 내 보론(B)의 농도는 1∼20%이고, 상기 인의 도즈는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트 형성 방법.
  23. 제15항 내지 제22항 중 어느 한 항에 있어서,
    상기 1차 및 2차 열처리는,
    600∼1000℃에서 진행하는 반도체소자의 듀얼폴리게이트 형성 방법.
  24. 제15항에 있어서,
    상기 반도체기판은 NMOS가 형성되는 셀어레이영역과 NMOS와 PMOS가 동시에 형성되는 주변회로영역이 정의되고, 상기 제1영역은 상기 주변회로영역의 NMOS가 형성되는 영역과 상기 셀어레이영역이며, 상기 제2영역은 상기 주변회로영역의 PMOS가 형성되는 영역인 반도체소자의 듀얼폴리게이트 형성 방법.
  25. 제15항에 있어서,
    상기 반도체기판은 NMOS가 형성되는 셀어레이영역과 NMOS와 PMOS가 동시에 형성되는 주변회로영역이 정의되고, 상기 제1영역은 주변회로영역의 PMOS가 형성되는 영역과 상기 셀어레이영역이며, 상기 제2영역은 상기 주변회로영역의 NMOS가 형성되는 영역인 반도체소자의 듀얼폴리게이트 형성 방법.
  26. 제15항 내지 제22항 중 어느 한 항에 있어서,
    상기 다면 채널 영역은, 리세스채널영역 또는 벌브형 리세스채널영역인 반도체소자의 듀얼폴리게이트 형성 방법.
  27. 제1영역, 제2영역 및 제3영역을 갖는 반도체기판;
    상기 제1영역의 반도체기판에 형성된 돌출구조의 다면 채널 영역;
    상기 반도체기판 상에 형성된 게이트절연막;
    상기 다면 채널 영역에 매립되면서 상기 제1영역과 제2영역의 게이트절연막 상에 형성된 제1폴리실리콘막;
    상기 제3영역의 게이트절연막 상에 형성된 제2폴리실리콘막; 및
    상기 다면 채널 영역 내부의 상기 제1폴리실리콘막 내부에 구비되며 불순물이 도핑된 절연막
    을 포함하는 반도체소자의 듀얼폴리게이트.
  28. 제27항에 있어서,
    상기 불순물이 도핑된 절연막은,
    N형 불순물이 도핑된 절연막인 반도체소자의 듀얼폴리게이트.
  29. 제28항에 있어서,
    상기 N형 불순물이 도핑된 절연막은 PSG막인 반도체소자의 듀얼폴리게이트.
  30. 제29항에 있어서,
    상기 PSG막 내 인(Ph)의 농도는 1∼20%인 반도체소자의 듀얼폴리게이트.
  31. 제27항에 있어서,
    상기 불순물이 도핑된 절연막은,
    P형 불순물이 도핑된 절연막인 반도체소자의 듀얼폴리게이트.
  32. 제31항에 있어서,
    상기 P형 불순물이 도핑된 절연막은 BSG막인 반도체소자의 듀얼폴리게이트.
  33. 제32항에 있어서,
    상기 BSG막 내 보론(B)의 농도는 1∼20%인 반도체소자의 듀얼폴리게이트.
  34. 제27항 내지 제33항 중 어느 한 항에 있어서,
    상기 제1폴리실리콘막 내에는 N형 불순물이 도핑되고, 상기 제2폴리실리콘막 내에는 P형 불순물이 도핑되어 있고, 상기 N형 및 P형 불순물의 농도는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트.
  35. 제34항에 있어서,
    상기 N형 불순물은 인(Ph)이고, 상기 P형 불순물은 보론(B)인 반도체소자의 듀얼폴리게이트.
  36. 제34항에 있어서,
    상기 제1영역은 셀어레이영역이고, 상기 제2영역과 제3영역은 주변회로영역이되, 상기 주변회로영역의 제2영역과 상기 셀어레이영역은 NMOS 영역이고, 상기 주변회로영역의 제3영역은 PMOS 영역인 반도체소자의 듀얼폴리게이트.
  37. 제27항 내지 제33항 중 어느 한 항에 있어서,
    상기 제1폴리실리콘막 내에는 P형 불순물이 도핑되고, 상기 제2폴리실리콘막 내에는 N형 불순물이 도핑되어 있고, 상기 N형 및 P형 불순물의 농도는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트.
  38. 제37항에 있어서,
    상기 N형 불순물은 인(Ph)이고, 상기 P형 불순물은 보론(B)인 반도체소자의 듀얼폴리게이트.
  39. 제37항에 있어서,
    상기 제1영역은 셀어레이영역이고, 상기 제2영역과 제3영역은 주변회로영역이되, 상기 주변회로영역의 제3영역과 상기 셀어레이영역은 NMOS 영역이고, 상기 주변회로영역의 제2영역은 PMOS 영역인 반도체소자의 듀얼폴리게이트.
  40. 제27항 내지 제33항 중 어느 한 항에 있어서,
    상기 다면 채널 영역은, 핀형 채널 영역 또는 새들 핀형 채널 영역인 반도체소자의 듀얼폴리게이트.
  41. 제1영역과 제2영역을 갖는 반도체기판의 상기 제1영역에 돌출 구조의 다면 채널을 형성하는 단계;
    상기 반도체기판의 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계;
    상기 제1영역의 제1폴리실리콘막 상부에 제1불순물이 도핑된 절연막을 형성하는 단계;
    1차 열처리를 통해 상기 절연막의 제1불순물을 상기 제1영역의 제1폴리실리콘막으로 확산시키는 단계;
    상기 다면 채널 영역 외측의 제1폴리실리콘막 상에 상기 절연막을 잔류시키는 단계;
    상기 절연막 및 제1폴리실리콘막 상에 제2폴리실리콘막을 형성하는 단계;
    상기 제2영역의 제2폴리실리콘막에 제2불순물을 이온주입하는 단계; 및
    2차 열처리를 통한 확산을 통해 상기 제1영역에 상기 제1불순물이 도핑된 폴리실리콘막을 형성함과 동시에 상기 제2영역에 상기 제2불순물이 도핑된 폴리실리콘막을 형성하는 단계
    를 포함하는 반도체소자의 듀얼폴리게이트 형성 방법.
  42. 제41항에 있어서,
    상기 제1폴리실리콘막과 제2폴리실리콘막은, 불순물이 도핑되지 않은 언도우프드 폴리실리콘막인 반도체소자의 듀얼폴리게이트 형성 방법.
  43. 제41항에 있어서,
    상기 제1불순물이 도핑된 절연막은 N형 불순물이 도핑된 절연막이고, 상기 제2불순물은 P형 불순물인 반도체소자의 듀얼폴리게이트 형성 방법.
  44. 제43항에 있어서,
    상기 N형 불순물이 도핑된 절연막은 PSG막이고, 상기 P형 불순물은 보론인 반도체소자의 듀얼폴리게이트 형성 방법.
  45. 제44항에 있어서,
    상기 PSG막 내 인(Ph)의 농도는 1∼20%이고, 상기 보론의 도즈는 적어도 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트 형성 방법.
  46. 제41항에 있어서,
    상기 제1불순물이 도핑된 절연막은 P형 불순물이 도핑된 절연막이고, 상기 제2불순물은 N형 불순물인 반도체소자의 듀얼폴리게이트 형성 방법.
  47. 제46항에 있어서,
    상기 P형 불순물이 도핑된 절연막은 BSG막이고, 상기 N형 불순물은 인(P)인 반도체소자의 듀얼폴리게이트 형성 방법.
  48. 제47항에 있어서,
    상기 BSG막 내 보론(B)의 농도는 1∼20%이고, 상기 인의 도즈는 적어도 1E16/cm2 이하인 반도체소자의 듀얼폴리게이트 형성 방법.
  49. 제41항 내지 제48항 중 어느 한 항에 있어서,
    상기 1차 및 2차 열처리는,
    600∼1000℃에서 진행하는 반도체소자의 듀얼폴리게이트 형성 방법.
  50. 제41항 내지 제48항 중 어느 한 항에 있어서,
    상기 반도체기판은 NMOS가 형성되는 셀어레이영역과 NMOS와 PMOS가 동시에 형성되는 주변회로영역이 정의되고, 상기 제1영역은 주변회로영역의 NMOS가 형성되는 영역과 상기 셀어레이영역이며, 상기 제2영역은 상기 주변회로영역의 PMOS가 형성되는 영역인 반도체소자의 듀얼폴리게이트 형성 방법.
  51. 제41항 내지 제48항 중 어느 한 항에 있어서,
    상기 반도체기판은 NMOS가 형성되는 셀어레이영역과 NMOS와 PMOS가 동시에 형성되는 주변회로영역이 정의되고, 상기 제1영역은 상기 주변회로영역의 PMOS가 형성되는 영역과 상기 셀어레이영역이며, 상기 제2영역은 상기 주변회로영역의 NMOS가 형성되는 영역인 반도체소자의 듀얼폴리게이트 형성 방법.
  52. 제41항 내지 제48항 중 어느 한 항에 있어서,
    상기 다면 채널 영역은, 핀형 채널 영역 또는 새들 핀형 채널 영역인 반도체소자의 듀얼폴리게이트 형성 방법.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818654B1 (ko) * 2006-12-01 2008-04-01 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법
JP2009021502A (ja) * 2007-07-13 2009-01-29 Elpida Memory Inc 半導体装置およびその製造方法
KR100910230B1 (ko) * 2007-11-14 2009-07-31 주식회사 하이닉스반도체 반도체 소자의 듀얼 게이트 및 그 형성방법
KR20090051894A (ko) * 2007-11-20 2009-05-25 주식회사 동부하이텍 반도체 소자의 제조 방법
JP4862878B2 (ja) * 2008-10-30 2012-01-25 ソニー株式会社 固体撮像装置、その製造方法および撮像装置
KR101061321B1 (ko) * 2009-03-02 2011-08-31 주식회사 하이닉스반도체 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법
US8946018B2 (en) 2012-08-21 2015-02-03 Micron Technology, Inc. Methods of forming memory arrays and semiconductor constructions
US9105559B2 (en) * 2013-09-16 2015-08-11 International Business Machines Corporation Conformal doping for FinFET devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027525A (ko) * 2003-09-15 2005-03-21 현대모비스 주식회사 오토 차량 급발진 방지 장치
KR20060013033A (ko) * 2004-08-05 2006-02-09 삼성전자주식회사 리세스 셀 게이트를 포함하는 듀얼 폴리실리콘 게이트를형성하는 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3129558A1 (de) * 1980-07-28 1982-03-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung einer integrierten halbleiterschaltung
JPS60198847A (ja) * 1984-03-23 1985-10-08 Nec Corp 半導体装置およびその製造方法
US4693782A (en) * 1985-09-06 1987-09-15 Matsushita Electric Industrial Co., Ltd. Fabrication method of semiconductor device
JP2689606B2 (ja) * 1989-05-24 1997-12-10 富士電機株式会社 絶縁ゲート電界効果型トランジスタの製造方法
KR930020669A (ko) * 1992-03-04 1993-10-20 김광호 고집적 반도체장치 및 그 제조방법
DE19636302C2 (de) * 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US5744866A (en) * 1997-03-11 1998-04-28 Nec Corporation Low resistance ground wiring in a semiconductor device
JPH11186127A (ja) * 1997-12-17 1999-07-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6242300B1 (en) * 1999-10-29 2001-06-05 Taiwan Semiconductor Manufacturing Company Mixed mode process for embedded dram devices
JP2001308318A (ja) * 2000-04-19 2001-11-02 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
US6664143B2 (en) * 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US7009247B2 (en) * 2001-07-03 2006-03-07 Siliconix Incorporated Trench MIS device with thick oxide layer in bottom of gate contact trench
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
KR100511045B1 (ko) * 2003-07-14 2005-08-30 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체 소자의 집적방법
JP4627974B2 (ja) * 2003-08-01 2011-02-09 セイコーインスツル株式会社 半導体装置の製造方法
US20060289931A1 (en) * 2004-09-26 2006-12-28 Samsung Electronics Co., Ltd. Recessed gate structures including blocking members, methods of forming the same, semiconductor devices having the recessed gate structures and methods of forming the semiconductor devices
KR100611784B1 (ko) * 2004-12-29 2006-08-10 주식회사 하이닉스반도체 다중 게이트절연막을 갖는 반도체장치 및 그의 제조 방법
KR100594324B1 (ko) * 2005-02-19 2006-06-30 삼성전자주식회사 반도체 소자의 듀얼 폴리실리콘 게이트 형성방법
JP4591827B2 (ja) * 2005-05-24 2010-12-01 エルピーダメモリ株式会社 リセスチャネル構造を有するセルトランジスタを含む半導体装置およびその製造方法
US7319074B2 (en) * 2005-06-13 2008-01-15 United Microelectronics Corp. Method of defining polysilicon patterns
KR100703027B1 (ko) * 2005-09-26 2007-04-06 삼성전자주식회사 리세스 게이트 형성 방법
KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050027525A (ko) * 2003-09-15 2005-03-21 현대모비스 주식회사 오토 차량 급발진 방지 장치
KR20060013033A (ko) * 2004-08-05 2006-02-09 삼성전자주식회사 리세스 셀 게이트를 포함하는 듀얼 폴리실리콘 게이트를형성하는 방법

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US20100084714A1 (en) 2010-04-08
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US8847322B2 (en) 2014-09-30
US20080081421A1 (en) 2008-04-03
US20130285144A1 (en) 2013-10-31

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