KR20090051894A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20090051894A
KR20090051894A KR1020070118341A KR20070118341A KR20090051894A KR 20090051894 A KR20090051894 A KR 20090051894A KR 1020070118341 A KR1020070118341 A KR 1020070118341A KR 20070118341 A KR20070118341 A KR 20070118341A KR 20090051894 A KR20090051894 A KR 20090051894A
Authority
KR
South Korea
Prior art keywords
trench
forming
hard mask
film
semiconductor substrate
Prior art date
Application number
KR1020070118341A
Other languages
English (en)
Inventor
심천만
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070118341A priority Critical patent/KR20090051894A/ko
Priority to US12/263,524 priority patent/US20090130819A1/en
Publication of KR20090051894A publication Critical patent/KR20090051894A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials

Abstract

실시예는 트렌치 갭필 능력이 우수한 소자분리막을 갖는 반도체 소자의 제조 방법을 제공한다. 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 하드 마스크를 제거하는 단계 및 상기 트렌치 내에 소자분리막을 형성하는 단계를 포함한다. 실시예는 반도체 소자에서 트렌치의 가로세로비를 줄여 절연막을 갭필함으로써 막질이 우수한 셀로우 트렌치 격리 패턴을 형성할 수 있으며 디펙트를 저감하여 불량을 감소시키는 효과가 있다.
소자분리막, 트렌치, 하드 마스크

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
실시예는 반도체 소자의 제조 방법에 관한 것이다.
최근에는 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력과 정보 처리 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 상기 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 급발전되고 있다.
이와 같이, 고집적화된 반도체 소자의 제조기술에 따라 반도체 소자의 미세화가 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술과 금속 배선의 축소 기술이 중요한 항목중의 하나로 대두되었다.
실시예는 트렌치 갭필 능력이 우수한 소자분리막을 갖는 반도체 소자의 제조 방법을 제공한다.
실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 상에 하드 마스크를 형성하는 단계, 상기 하드 마스크를 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계, 상기 하드 마스크를 제거하는 단계 및 상기 트렌치 내에 소자분리막을 형성하는 단계를 포함한다.
실시예는 반도체 소자에서 트렌치의 가로세로비를 줄여 절연막을 갭필함으로써 막질이 우수한 셀로우 트렌치 격리 패턴을 형성할 수 있으며 디펙트를 저감하여 불량을 감소시키는 효과가 있다.
이하, 실시예에 따른 반도체 소자의 형성 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 6은 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 1에 도시된 바와 같이, 반도체 기판(110) 상에 패드 산화막(120a), 패드 질화막(130a) 및 마스크막(140a)을 순차적으로 형성한다.
상기 패드 산화막(120a)은 CVD 공정 또는 열산화 공정에 의해 형성될 수 있으며 여기서는 열산화 공정이 더욱 바람직하며 1nm 내지 100nm의 두께로 형성된다.
상기 패드 질화막(130a)은 LPCVD(Low Pressure CVD)와 같은 CVD 공정을 통해 형성되며 10nm~1000nm 정도로 형성된다.
상기 패드 산화막(120a)은 상기 패드 질화막(130a)의 질소 성분이 상기 반도체 기판(110)으로 침투하는 것을 방지하는 버퍼층의 역할도 수행할 수 있다.
상기 마스크막(140a)은 CVD 공정을 통해 형성되며 10nm~1000nm 정도로 형성된다.
상기 마스크막(140a)은 상기 반도체 기판(110)을 식각하여 트렌치(trench)를 형성하기 위한 것으로, 하드 마스크 물질로 이루어진다. 예를 들어, 상기 마스크막(140a)은 실리콘 산질화막(SiON) 및 실리콘 산화막(SiO2) 중 하나일 수 있다. 예 를 들어, 상기 마스크막(140a)은 TEOS막일 수 있다.
도 2에 도시된 바와 같이, 상기 반도체 기판(110) 상에 형성된 TEOS막 상으로 포토레지스트막을 도포하고 트렌치(70)가 형성될 영역을 노광 및 현상하여 포토레지스트 패턴(150)을 형성한다.
상기 포토레지스트막 도포 전에 상기 마스크막(140a) 상에 반사방지막을 형성하여 포토레지스트막의 노광시 난반사를 방지할 수도 있다.
도 3에 도시된 바와 같이, 상기 포토레지스트 패턴(150)을 식각 마스크로 하여 상기 마스크막(140a), 패드 질화막(130a) 및 패드 산화막(120a)을 식각하여 하드 마스크(140), 패드 질화막 패턴(130), 패드 산화막 패턴(120)을 형성할 수 있다.
도 4에 도시된 바와 같이, 상기 포토레지스트 패턴(150)을 제거한 후 상기 하드 마스크(140)를 식각마스크로 하여 상기 반도체 기판(110)을 반응성 이온식각(Reactive ion etching) 공정에 의하여 식각하여 상기 반도체 기판(110)에 소정의 깊이로 트렌치(170)를 형성한다.
도 5에 도시된 바와 같이, 상기 트렌치(170)가 형성된 상기 반도체 기판(110) 상의 하드 마스크(140)를 제거한다.
상기 하드 마스크(140)는 HF 용액 또는 BHF 용액를 이용한 습식 식각 공정으로 제거될 수 있다.
상기 BHF는 HF 용액에 NH4F를 첨가하여 형성할 수 있다.
상기 습식 식각 공정으로 상기 반도체 기판(110)이 세정되어 트렌치(170) 식 각시 발생되는 식각 부산물 및 반응 부산물들이 제거될 수 있어, 추후 산화막의 증착이 잘 이루어질 수 있으며 수율이 향상되는 장점이 있다.
상기 하드 마스크(140)를 식각하는 용액은 실리콘(Si) 및 실리콘질화막(SiN)에 대하여 식각선택비가 있기 때문에 상기 식각 공정에서 상기 패드 질화막 패턴(130) 및 트렌치(170) 내의 반도체 기판(110)의 손상 및 유실은 거의 발생되지 않게 된다. 상기 식각선택비는 약 1:20~50 이다.
이와 같이, 상기 하드 마스크(140)를 제거하게 되면, 상기 트렌치(170)가 형성된 반도체 기판(110) 상면에는 패드 산화막 패턴(120) 및 패드 질화막 패턴(130)이 존재한다.
상기 트렌치(170)를 포함한 구조물 전면에 트렌치 충진(trench filling) 물질을 증착하여 상기 트렌치(170) 내에 매립되며 상기 패드 질화막 패턴(130)을 덮는 소자분리막(180)이 형성된다.
여기서, 상기 소자분리막(180)은 상압화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD)법에 의해 증착되는데, 상기 트렌치(170)를 매립하는 트렌치 충진 물질로는 O3-TEOS(tetraetylorthosilicate)를 사용할 수 있다.
이때, 상기 트렌치 갭필 성능은 트렌치(170)의 가로세로비(aspect ratio)에 의해 좌우되는데, 상기 가로세로비는 상기 트렌치의 세로폭(b)을 가로폭(a)으로 나눈 수치이다.
즉, 상기 가로세로비가 크다는 것은 트렌치(170)의 깊이가 깊어서 트렌치 갭필 성능이 좋지 않을 수 있으며, 상기 가로세로비가 작은 것은 트렌치(170)의 깊이 가 얕고 넓어서 트렌치 갭필 성능이 좋아 보이드(void) 등의 디펙트(defect)가 발생되지 않을 수 있다는 것이다.
실시예는, 하드 마스크(140)를 제거하였으므로 상기 가로세로비가 낮아지게 되고, 상기 소자분리막(180)의 갭필 능력이 향상되게 된다.
이후, 상기 패드 질화막 패턴(130)을 식각정지막으로 사용하여 상기 소자분리막(180)을 화학기계적연마(CMP)하여 상기 패드 질화막 패턴(130)이 노출될때까지 연마하여 상기 트렌치(170) 내에 소자분리막(180)을 형성할 수 있다.
도 7은 실시예에 따른 반도체 소자의 제조 방법에 의한 갭필 능력을 알아보기 위한 스플릿(split)된 라인/스페이스(line/space) 패턴을 보여주는 평면도이고, 도 8a 및 도 8b는 도 7의 패턴들을 이용하여 형성한 반도체 소자의 광학 현미경 사진이다.
도 8a는 반도체 기판에 트렌치를 형성한 이후 하드 마스크를 제거하지 않은 상태에서 소자분리막을 형성하였을 경우이고, 도 8b는 반도체 기판에 트렌치를 형성한 이후 하드 마스크를 제거하고 소자분리막을 갭필한 경우이다.
도 7에 도시한 바와 같이, 라인/스페이스(line/space) 패턴을 서로 다른 크기로 하여 제 1 내지 제 6 패턴(200a, 200b, 200c, 200d, 200e, 200f)으로 구분하여 형성하였다.
상기 제 1 패턴(200a)은 라인/스페이스 폭이 0.1㎛/0.14㎛, 상기 제 2 패턴(200b)은 라인/스페이스 폭이 0.11㎛/0.13㎛, 상기 제 3 패턴(200c)은 라인/스페이스 폭이 0.115㎛/0.125㎛, 상기 제 4 패턴(200d)은 라인/스페이스 폭이 0.12㎛ /0.12㎛, 상기 제 5 패턴(200e)은 라인/스페이스 폭이 0.125㎛/0.115㎛, 상기 제 6 패턴(200f)은 라인/스페이스 폭이 0.13㎛/0.11㎛이다.
도 8a를 참조하면, 상기 제 1 내지 제 6 패턴(200a, 200b, 200c, 200d, 200e, 200f)의 조건으로 상기 반도체 기판(110)에 각각의 트렌치(170)들을 형성하고 소자분리막(180)을 형성하고, 상기 소자분리막(180)을 CMP하여 상기 트렌치(170) 내에 소자분리막(180)을 형성하고, 상기 패드 질화막 패턴(130)을 제거하고, 폴리실리콘층을 형성하면, 'A' 영역의 상기 제 3 패턴 내지 제 6 패턴(200c, 200d, 200e, 200f)의 조건으로 형성된 트렌치(170) 내에 보이드가 발생된다. 이 보이드 내에 상기 폴리실리콘층이 증착되어 도 8a의 광학 현미경 사진 상에서 요철로 관찰되고 있다.
도 8b를 참조하면, 상기 제 1 내지 제 6 패턴(200a, 200b, 200c, 200d, 200e, 200f)의 조건으로 상기 반도체 기판(110)에 각각의 트렌치(170)들을 형성하고 소자분리막(180)을 형성하고, 상기 소자분리막(180)을 CMP하여 상기 트렌치(170) 내에 소자분리막(180)을 형성하고, 상기 패드 질화막 패턴(130)을 제거하고, 폴리실리콘층을 형성하면, 'B' 영역의 상기 제 4 패턴 내지 제 6 패턴(200d, 200e, 200f)의 조건으로 형성된 트렌치(170) 내에 보이드가 발생된다. 이 보이드 내에 상기 폴리실리콘층이 증착되어 도 8a의 광학 현미경 사진 상에서 요철로 관찰되고 있다.
즉, 상기 하드 마스크(140)를 제거한 경우에는 0.125㎛까지 보이드가 관측되지 않았다.
따라서, 상기 하드 마스크(140)를 제거하고 상기 트렌치(170) 내에 소자분리막(180)을 형성할 경우 STI 갭필(Shallow Trench Isolation gap-fill) 능력을 향상할 수 있었고 공정적 여유를 가질 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
도 1 내지 도 6은 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 7은 실시예에 따른 반도체 소자의 제조 방법에 있어서, 라인/스페이스(line/space) 패턴을 보여주는 평면도.
도 8a 및 도 8b는 도 7의 패턴들을 이용하여 형성한 반도체 소자의 광학 현미경 사진이다.

Claims (6)

  1. 반도체 기판 상에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 하드 마스크를 제거하는 단계; 및
    상기 트렌치 내에 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 하드 마스크는 실리콘 산질화막 또는 실리콘산화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 하드 마스크를 제거하는 단계에 있어서,
    상기 하드 마스크는 HF 용액 또는 BHF 용액을 이용한 습식 식각으로 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 하드 마스크를 형성하는 단계에 있어서,
    상기 반도체 기판 상에 질화막을 형성하는 단계;
    상기 질화막 상에 마스크막 형성하는 단계;
    상기 마스크막 상에 포토레지스트막 패턴을 형성하는 단계; 및
    상기 마스크막 및 상기 질화막을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 반도체 기판 상에 질화막을 형성하는 단계 이전에,
    상기 반도체 기판 상에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 트렌치 내에 소자분리막을 형성하는 단계에 있어서,
    상기 트렌치가 형성된 상기 반도체 기판 전면을 덮도록 상기 소자분리막을 형성하고 상기 소자분리막을 화학기계적연마하여 상기 트렌치 내에 소자분리막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020070118341A 2007-11-20 2007-11-20 반도체 소자의 제조 방법 KR20090051894A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070118341A KR20090051894A (ko) 2007-11-20 2007-11-20 반도체 소자의 제조 방법
US12/263,524 US20090130819A1 (en) 2007-11-20 2008-11-03 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070118341A KR20090051894A (ko) 2007-11-20 2007-11-20 반도체 소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090051894A true KR20090051894A (ko) 2009-05-25

Family

ID=40642404

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070118341A KR20090051894A (ko) 2007-11-20 2007-11-20 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US20090130819A1 (ko)
KR (1) KR20090051894A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8138051B2 (en) * 2009-06-19 2012-03-20 Globalfoundries Singapore Pte. Ltd. Integrated circuit system with high voltage transistor and method of manufacture thereof
US10211151B2 (en) * 2016-06-30 2019-02-19 International Business Machines Corporation Enhanced self-alignment of vias for asemiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225363A (en) * 1988-06-28 1993-07-06 Texas Instruments Incorporated Trench capacitor DRAM cell and method of manufacture
US5910018A (en) * 1997-02-24 1999-06-08 Winbond Electronics Corporation Trench edge rounding method and structure for trench isolation
US5972570A (en) * 1997-07-17 1999-10-26 International Business Machines Corporation Method of photolithographically defining three regions with one mask step and self aligned isolation structure formed thereby
US5945704A (en) * 1998-04-06 1999-08-31 Siemens Aktiengesellschaft Trench capacitor with epi buried layer
DE19844102C2 (de) * 1998-09-25 2000-07-20 Siemens Ag Herstellverfahren für eine Halbleiterstruktur
CA2385031A1 (en) * 1999-09-17 2001-03-22 Telefonaktiebolaget Lm Ericsson A self-aligned method for forming deep trenches in shallow trenches for isolation of semiconductor devices
SE0103036D0 (sv) * 2001-05-04 2001-09-13 Ericsson Telefon Ab L M Semiconductor process and integrated circuit
KR100428806B1 (ko) * 2001-07-03 2004-04-28 삼성전자주식회사 트렌치 소자분리 구조체 및 그 형성 방법
US6759335B2 (en) * 2001-12-12 2004-07-06 Promos Technologies, Inc. Buried strap formation method for sub-150 nm best DRAM devices
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
TW589708B (en) * 2003-08-19 2004-06-01 Nanya Technology Corp Method for defining deep trench in substrate and multi-layer hard mask structure for defining the same
KR100571410B1 (ko) * 2003-12-31 2006-04-14 동부아남반도체 주식회사 반도체 소자의 트랜치 소자 분리막 형성 방법
JP4607613B2 (ja) * 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法
TWI278069B (en) * 2005-08-23 2007-04-01 Nanya Technology Corp Method of fabricating a trench capacitor having increased capacitance
US20070232019A1 (en) * 2006-03-30 2007-10-04 Hynix Semiconductor Inc. Method for forming isolation structure in nonvolatile memory device
KR100761354B1 (ko) * 2006-10-02 2007-09-27 주식회사 하이닉스반도체 다면채널을 갖는 반도체소자의 듀얼폴리게이트 및 그의형성 방법

Also Published As

Publication number Publication date
US20090130819A1 (en) 2009-05-21

Similar Documents

Publication Publication Date Title
US5950093A (en) Method for aligning shallow trench isolation
US7691741B2 (en) Method of forming bit line in semiconductor device
KR20090051894A (ko) 반도체 소자의 제조 방법
KR100451518B1 (ko) 얕은 트렌치 소자분리 공정을 이용한 반도체 소자의소자분리방법
US20070264790A1 (en) Method of manufacturing semiconductor device
KR100632034B1 (ko) 반도체 소자의 소자 분리막 형성 방법
KR100652288B1 (ko) 반도체 소자의 소자 분리막 제조 방법
KR100500926B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100807114B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20020050762A (ko) 반도체장치의 소자격리방법
KR100650711B1 (ko) 화학적기계연마에서 발생하는 절연막의 마이크로 스크래치제거방법 및 이를 이용한 소자분리막 형성방법
US20060166458A1 (en) Method for forming shallow trench isolation structures
KR100605909B1 (ko) 금속배선의 절연막 평탄화 방법
KR100292387B1 (ko) 반도체소자분리를위한트랜치제조방법
KR100588645B1 (ko) 반도체 장치의 소자 분리막 제조 방법
KR100480625B1 (ko) 트렌치 소자분리막 형성방법 및 그 소자분리막을 구비하는반도체 소자
KR20050012584A (ko) 반도체 소자의 소자분리막 형성방법
CN114582793A (zh) 半导体结构制备方法及半导体结构
KR20000056829A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100578239B1 (ko) 반도체장치의 소자분리막 형성방법
JPH11214496A (ja) 半導体装置の製造方法
KR100470196B1 (ko) 디벗 발생을 방지시키는 에스.티.아이 형성 방법
KR20080062533A (ko) 반도체 소자의 소자분리막 형성방법
KR20020002925A (ko) 반도체 소자분리막 형성방법
KR20040014070A (ko) 반도체 소자의 트랜치 매립 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application