KR100470196B1 - 디벗 발생을 방지시키는 에스.티.아이 형성 방법 - Google Patents

Abstract

본 발명은 디벗 발생을 방지시키는 반도체 장치의 STI 형성 방법에 관한 것이다. 즉, 본 발명은 디벗 발생을 방지시키는 STI 형성 공정에 있어서, 나이트라이드 질화막 에지 영역을 제거하기 위한 H₃PO₄공정을 생략가능하도록 하며, 이 공정을 위한 스페이서 옥사이드 제거 공정 또한 필요없도록 하여 공정을 보다 간략화함으로써, 생산단가를 감소시킬 수 있는 이점이 있으며, 또한 공정 간략화에 따른 불량의 원인이 제거되어 수율이 향상되는 이점이 있다.

Description

디벗 발생을 방지시키는 에스.티.아이 형성 방법{STI FORMING METHOD TO PREVENT DIVOT FROM TAKING PLACE}

본 발명은 반도체 장치의 STI 형성 방법에 관한 것으로, 특히 디벗 발생을 방지시켜 험프 특성으로 인한 반도체 소자의 특성 저하를 방지하기 위한 반도체 장치의 STI 형성 방법에 관한 것이다.

근래들어 반도체 장치의 집적화가 거듭 진행됨에 따라 반도체 장치의 소자분리특성을 향상시키기 위하여, 소자 분리 구조로서 얕은 트렌치 분리(Shallow Trench Isolation: STI) 구조가 이용되어 왔다. 상기 구조는 종래 LOCOS 구조에 비해 소자분리특성이 우수하고 그 전유면적도 작아 현재 고집적도 반도체 장치에 대부분 사용되고 있다.

그러나 상기 반도체장치의 소작격리방법에 적용되는 STI 구조는 소자격리영역을 정의하는 트렌치에 매립되는 절연물질과 활성영역의 상부 경계부가 산화막 등방식각시의 디벗(DIVOT)발생으로 인해 전계집중으로 인한 험프(HUMP) 특성이 발생하며, 상기 험프 특성으로 인해 반도체 소자의 특성이 열화되는 문제점이 있었다.

도 1은 종래 STI 형성 공정시 험프특성의 원인이 되는 디벗 발생의 일 예를 도시한 것으로, 즉 산화막 등방식각 공정으로 인해 상기 도 1의 (a)에서와 같이 트렌치내 매립된 절연물질과 활성영역의 상부 경계부에 험프특성이 원인이 되는 디벗이 발생함을 알 수 있으며, 또한 콘텍홀 형성시 포토 마스크의 불정렬(Miss align)으로 인해 상기 도 1의 (b)에서와 같이 트렌치내 매립된 절연물질에 디벗이 발생하여 험프 특성이 나타나게됨을 알 수 있다.

도 2a 내지 도 2d는 상기한 바와 같은 트렌치내 매립된 절연물질에서의 험프특성을 제거하기 위한 종래 개선된 STI 형성 공정 수순을 도시한 것으로, 이하 상기 도 2a 내지 도 2d를 참조하여 종래 공정을 설명하면,

먼저 도 2a에서와 같이 실리콘 기판(200) 상에 소정의 두께를 갖고서 절연을 하도록 패드 산화막(Oxide)(202)을 적층하고, 그 위에 상/하층간 보호 역할을 하는 나이트라이드(Nitrid) 질화막(204)과 CVD필름막(206)을 증착시킨다. 그리고 트렌치를 형성할 부분의 CVD 필름막 상에 포토레지스터를 도포한 후, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 CVD필름 표면을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 그런 후, 상기 포토레지스트 패턴으로 보호되지 않는 부위의 CVD필름(206)과 나이트라이드 질화막(204), 패드 산화막(202)을 건식식각 등의 비등방성 식각으로 실리콘 기판(200) 표면이 노출되도록 순차적으로 식각시켜 소자격리영역과 활성영역을 한정시킨다.

이어 도 2b에서와 같이 STI 미세 패턴 및 STI에서의 험프 발생 방지를 위하여 STI 내부에 스페이서(Spacer)(208)를 형성한 후, 상기 나이트라이드 질화막(204)과 스페이서(208)를 하드마스크로 적용하여 노출된 실리콘 기판(200)을 일정한 깊이로 식각하여 트렌치(210)를 형성시킨다.

그리고 도 2c에서와 같이 험프 현상 제거를 위해 스페이서(208)를 제거시키고, HOT H₃PO₄를 이용하여 나이트라이드 질화막(204)의 에지영역(Egde area)을 식각시킨 후, O3-TEOS(212)를 필링 산화막(Filling Oxide)으로 트렌치(210)내 매립하여 소자 분리막을 형성시킨다.

이어 도 2d에서와 같이 CMP공정을 수행하여 소자분리막을 평탄화시킨 후, O3 TEOS 덴시피케이션(Densification)을 수행하여 절연물질층의 밀도를 증가시킨다. 그런 후 다시 CMP공정을 진행하여 나이트라이드 질화막(204)을 제거시키고, 소자분리막을 평탄화시킨다.

그러나 상기 종래 공정에서는 위에서 살펴본 바와 같이 나이트라이드 질화막 에지영역을 제거하기 위해 H₃PO₄를 이용한 나이트라이드 질화막 식각 공정이 추가로 필요하며, 스페이서 옥사이드 제거 공정 또한 추가로 필요하게 되어 공정이 복잡한 문제점이 있었다.

따라서, 본 발명의 목적은 STI 패턴의 미세 가공시 디벗으로 인한 험프 특성 발생을 방지시키는 반도체 장치의 STI 형성 방법을 제공함에 있다

상술한 목적을 달성하기 위한 본 발명은 디벗 발생을 방지시키는 STI 형성 방법에 있어서, (a)실리콘 기판상에 패드 산화막과 나이트라이드 질화막을 증착시키는 단계와; (b)상기 나이트라이드 질화막상에 STI 형성을 위한 STI 마스크 패턴을 형성하는 단계와; (c)상기 STI 마스크 패턴을 이용하여 STI가 형성될 위치에 실리콘 기판 표면이 노출되도록 패드 산화막과 나이트라이드 질화막을 순차적으로 식각시키는 단계와; (d)상기 STI 가 형성될 위치에 노출된 실리콘 기판상에 험프 발생 방지를 위한 산화막 증착 후, 블랭킷 식각을 통해 스페이서를 형성시키는 단계와; (e)상기 나이트라이드 질화막과 스페이서를 하드마스크로 상기 노출된 실리콘 기판을 일정 깊이 만큼 식각하여 STI를 위한 트렌치를 형성시키는 단계와; (f)상기 트렌치를 절연물질로 매립하여 STI를 형성시키는 단계와; (g)CMP공정을 통해 나이트라이드 질화막을 제거시키고 STI를 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 한다.

도 1은 종래 STI 공정시 디벗 발생 예시도,

도 2a 내지 도 2d는 종래 디벗 발생을 방지시키는 STI 공정 수순도,

도 3a 내지 도 3c는 본 발명의 실시 예에 따른 디벗 발생을 방지시키는 STI 공정 수순도.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.

도 3a 내지 도 3c는 본 발명의 실시 예에 따른 STI 패턴 형성 공정 수순도를 도시한 것이다.

먼저 도 3a에서와 같이 실리콘 기판(300) 상에 소정의 두께를 갖고서 절연을 하도록 30∼300Å 두께의 패드 산화막(302)을 적층하고, 그 위에 상/하층간 보호 역할을 하는 나이트라이드 질화막(304)을 증착시킨다. 그리고 트렌치를 형성할 부분의 나이트라이드 질화막 상에 포토레지스터를 도포한 후, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광 마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 나이트라이드 질화막 표면을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 그런 후, 상기 포토레지스트패턴으로 보호되지 않는 부위의 나이트라이드 질화막 및 패드 산화막을 건식식각 등의 비등방성 식각으로 실리콘 기판 표면이 노출되도록 순차적으로 식각시켜 소자격리영역과 활성영역을 한정시킨다.

이어 도 3b에서와 같이 STI 미세 패턴 및 STI에서의 험프 발생 방지를 위하여 STI 내부에 스페이서(306)를 형성하고 블랭킷 식각(Blanket Etch)한 후, 상기 나이트라이드 질화막(304)과 스페이서(306)를 하드마스크로 적용하여 노출된 실리콘 기판(300)을 일정한 깊이로 식각하여 트렌치(308)를 형성시킨다. 이때 상기 나이트라이드 질화막(304)의 두께는 스페이서 옥사이드(306) 형성시 손실되는 두께를 고려하여 500∼2000Å 정도로 형성시키며, 스페이서 옥사이드(306)의 두께는 마스크 CD와 패턴 CD를 고려하여 300∼2000Å 정도로 형성시킨다. 또한 상기 스페이서 옥사이드(306)로는 TEOS, BSG, BPSG 등이 사용될 수 있으며, 상기 스페이서 생성은 LPCVD, HDP, PECVD, SACVD 등의 장비에 의해 수행된다.

그런 후, O3-TEOS를 필링 산화막으로 트렌치(308)내 매립하여 소자 분리막을형성시키게 되는데, 이때 상기 필링 산화막은 O3-TEOS, LPTEOS, HDP TEOS 등이 사용될 수 있으며, TEOS 대신 SIH₄, SIH₂CL₂등의 가스가 대체 사용될 수 있다.

이어 도 3c에서와 같이 CMP공정을 수행하여 소자분리막(310)을 평탄화시킨 후, O3 TEOS 덴시피케이션을 수행하여 절연물질층의 밀도를 증가시킨다. 그런 후, 다시 CMP공정을 진행하여 나이트라이드 질화막을 제거시키고, 소자분리막을 평탄화시킨다.

따라서 상기한 바와 같이 본 발명의 STI 형성 공정에서는 나이트라이드 질화막 에지 영역을 제거하기 위한 H₃PO₄공정이 생략가능하게 되며, 이 공정을 위한 스페이서 옥사이드 제거 공정 또한 필요없게 되어 공정이 보다 간략화됨으로써, 생산단가가 감소되며, 공정 간략화에 따른 불량의 원인이 제거되어 수율이 향상된다. 또한 AA 패턴의 미세 가공을 위하여 DUV 스캐너를 사용하지 않고, I-LINE 장비의 사용이 가능하게 된다.

한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.

이상에서 설명한 바와 같이, 본 발명은 디벗 발생을 방지시키는 STI 형성 공정에 있어서, 나이트라이드 질화막 에지 영역을 제거하기 위한 H₃PO₄공정을 생략가능하도록 하며, 이 공정을 위한 스페이서 옥사이드 제거 공정 또한 필요없도록 하여 공정을 보다 간략화함으로써, 생산단가를 감소시킬 수 있는 이점이 있으며, 또한 공정 간략화에 따른 불량의 원인이 제거되어 수율이 향상되는 이점이 있다.

Claims (6)

1. 디벗 발생을 방지시키는 STI 형성 방법에 있어서,

   (a)실리콘 기판상에 패드 산화막과 나이트라이드 질화막을 증착시키는 단계와;

   (b)상기 나이트라이드 질화막상에 STI 형성을 위한 STI 마스크 패턴을 형성하는 단계와;

   (c)상기 STI 마스크 패턴을 이용하여 STI가 형성될 위치에 실리콘 기판 표면이 노출되도록 패드 산화막과 나이트라이드 질화막을 순차적으로 식각시키는 단계와;

   (d)상기 STI 가 형성될 위치에 노출된 실리콘 기판상에 험프 발생 방지를 위한 산화막 증착 후, 블랭킷 식각을 통해 스페이서를 형성시키는 단계와;

   (e)상기 나이트라이드 질화막과 스페이서를 하드마스크로 상기 노출된 실리콘 기판을 일정 깊이 만큼 식각하여 STI를 위한 트렌치를 형성시키는 단계와;

   (f)상기 트렌치를 절연물질로 매립하여 STI를 형성시키는 단계와;

   (g)CMP공정을 통해 나이트라이드 질화막을 제거시키고 STI를 평탄화시키는 단계;를 포함하는 것을 특징으로 하는 STI 형성 방법.
2. 제1항에 있어서,

   상기 패드 산화막은, 30∼300Å의 두께로 형성되는 것을 특징으로 하는 STI형성 방법.
3. 제1항에 있어서,

   상기 나이트라이드 질화막은, 스페이서 옥사이드 형성 시의 손실을 보상하기 위해 500∼2000Å의 두께로 형성되는 것을 특징으로 하는 STI 형성 방법.
4. 제1항에 있어서,

   상기 스페이서 옥사이드는, 마스크 CD와 패턴 CD에 따라 300∼2000Å의 두께로 형성되는 것을 특징으로 하는 STI 형성 방법.
5. 제1항에 있어서,

   상기 절연물질은, O3-TEOS, LP TEOS, HDP TEOS의 필링 산화막인 것을 특징으로 하는 STI 형성 방법.
6. 제1항에 있어서,

   상기 스페이서 옥사이드는, TEOS, BSG, PSG, BPSG 인 것을 특징으로 하는 STI 형성 방법.