KR100788359B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 패드 산화막, 질화막 및 TEOS(Tetra Ethyl Orthor Silicate)막을 순차적으로 형성하는 단계와; 상기 TEOS 막 상에 구비된 포토레지스트 패턴을 이용한 소정의 식각을 수행하여 트렌치를 형성하는 단계와; 상기 포토레지스트 패턴을 에싱공정으로 제거하는 단계와; 질소 또는 아르곤을 포함하는 비활성 가스 분위기에서 상기 트렌치에 LTO(Low Temperature Oxide)를 매립하여 소자 분리막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
LTO(Low Temperature Oxide), 소자 분리막

Description

반도체 소자의 제조 방법{Method for Manufacturing Semconductor Device}
도 1은 종래의 반도체 소자 제조 공정에서 트렌치 내부에 산화막 매립시 발생한 보이드를 보여주는 도면.
도 2a 내지 도 2d는 종래의 STI 공정을 이용한 소자분리막 형성 방법에 따른 공정 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
300: 반도체 기판 310: 패드 산화막
320: 질화막 330: TEOS 막
340: 트렌치 350: 소자분리막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 갭필(Gap Fill) 성능이 향상된 소자 분리막을 형성하기 위한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 기판 위에 형성되는 장치들을 서로 전기적으로 분리시키는 방법으로 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
이 STI 공정은 반도체 기판에 소정 깊이의 트렌치를 형성하고, 이러한 트렌치를 산화막으로 매립한 후 화학적 기계적 연마 공정으로 불필요한 부분의 산화막을 식각하여 소자분리막을 형성하게 된다.
하지만, 최근 반도체 소자가 고집적화되고 미세화됨에 따라 각 개별 소자의 크기가 축소되어, 기판 내부에 소자분리막을 형성하기 위한 트렌치의 폭이 좁아지고 깊이 또한 깊어지고 있다.
상기와 같이 트렌치의 폭이 좁아지고 깊이가 깊어지게 되면, 트렌치 내부에 소자분리막을 형성하기 위한 산화막 매립시 도 1과 같이 트렌치의 하부까지 산화막이 매립되지 않아 갭필(Gap Fill) 능력이 저하되는 문제점이 발생할 수 있다.
또한, 종래의 STI 공정을 이용한 소자분리막 형성 방법을 나타낸 도 2a 내지 도 2e에 도시된 공정 단면도를 참조하면, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 실리콘 산화막(24)을 차례로 형성한다. 이후, 포토리소그라피 공정에 따라 실리콘 산화막(24)을 패터닝한다.
도 2b를 참조하면, 패터닝된 실리콘 산화막(24)을 식각 장벽으로 이용하여 그 하부의 패드질화막(23) 및 패드산화막(22)을 식각하고, 이어서, 노출된 기판의 일부분을 식각하여 소자분리 영역에 해당하는 기판 부분에 트렌치(25)를 형성한다. 이후, 산화막의 습식 식각과 질화막의 풀 백(Pull Back) 공정을 행하고, 이어서, 기판 결과물에 대해 화학 건식 식각을 행하여 트렌치(25)의 가장자리 부분을 라운 드(Round)지게 만든다.
도 2c를 참조하면, 트렌치 형성을 위한 식각 시 식각 데미지(Etch Damage)를 회복시키기 위해 기판 결과물에 대해 희생산화 공정을 진행하고, 이 결과로서, 트렌치(25)의 표면에 선형의 산화막(26)을 형성한다. 이후, 트렌치(25)가 완전 매립되도록 기판(21) 상에 산화막(27)을 증착한다.
도 2d를 참조하면, 패드질화막(23)을 연마정지층으로 하여 산화막(27) 및 TEOS 산화막(24)을 CMP(Chemical Mechanical Polishing) 공정으로 연마하고, 이를 통해, 트렌치형의 소자분리막(28)을 형성한다.
도 2e를 참조하면, 습식 식각을 통해 패드산화막(22)과 패드질화막(23)을 차례로 제거하고, 이어서, 트렌치(25)에 매립된 산화막(27)의 치밀화를 위해, 즉, 소자분리막(28) 가장자리에서의 디보트 깊이(Divot Depth)의 증가를 억제하기 위해 추가로 산화 공정을 진행한다.
하지만, 종래의 STI 공정을 이용한 소자분리막 형성 방법은 트렌치(25)에 TEOS 산화막(24)을 갭필할 때, TEOS 산화막(24)은 스텝 커버리지 특성이 예를 들어 가로 : 세로 = 1 : 0.6 정도로 좋지 않기 때문에, 소자의 집적도가 증가할수록 STI에 대한 스페이서 임계치수 마진을 확보하는 것이 어렵고 실리콘 산화막(24)의 갭필 능력이 저하되는 문제점이 발생하게 된다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 갭필 성능이 향상된 소자분리막을 형성하기 위한 반도체 소자의 제조 방법을 제공하 는 데 목적이 있다.
본 발명의 다른 목적은 STI 공정에서 기판에 대한 접착력을 향상시킨 소자분리막을 형성하기 위한 반도체 소자의 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 패드 산화막, 질화막 및 TEOS(Tetra Ethyl Orthor Silicate)막을 순차적으로 형성하는 단계와; 상기 TEOS 막 상에 구비된 포토레지스트 패턴을 이용한 소정의 식각을 수행하여 트렌치를 형성하는 단계와; 상기 포토레지스트 패턴을 에싱공정으로 제거하는 단계와; 질소 또는 아르곤을 포함하는 비활성 가스 분위기에서 상기 트렌치에 LTO(Low Temperature Oxide)를 매립하여 소자 분리막을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
본 발명에서 상기 TEOS 막을 순차적으로 형성하는 단계는 상기 TEOS 막 상에 Barc(Bottom antireflect coating)를 구비하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 소정의 식각은 RIE(Reactive Ion Etch) 방법인 것을 특징으로 한다.
본 발명에서 상기 소자 분리막을 형성하는 단계는 상기 트렌치에 대해 SiH4 가스와, O2 가스 및 NH3 가스를 주입하고 분위기 온도를 25℃/min으로 상승시켜 400 내지 600℃의 온도까지 온도를 올려 LTO(Low Temperature Oxide)를 상기 트렌치에 충진하는 단계와; 상기 LTO가 상기 트렌치에 충진된 후, CMP(Chemical Mechanical Polishing) 공정을 통해 상기 TEOS 막까지 제거하여 상기 소자 분리막을 형성하는 단계;를 포함하는 것을 특징으로 한다.
본 발명에서 상기 SiH4 가스는 0.3 내지 1.2sccm으로 0.6 내지 1.5Torr의 부분 압력으로 설정하고, 상기 O2 가스는 25 내지 30sccm으로 3 내지 3.5Torr의 부분 압력으로 설정하며, 상기 NH3 가스는 10 내지 70sccm으로 4 내지 8Torr의 부분 압력으로 설정되도록 하여 전체 압력이 7.6 내지 13Torr가 되는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(300) 상에 SiO2로 이루어진 패드 산화막(310), SiN과 같은 질화막(320) 및 TEOS(Tetra Ethyl Orthor Silicate) 막(330)을 순차적으로 형성한다.
이와 같이 형성된 TEOS 막(330)상에 포토레지스트 패턴(도시하지 않음)을 구비하고 소정의 식각, 예를 들어 RIE(Reactive Ion Etch)를 수행하여, 도 3b에 도시된 바와 같이 트렌치(340)를 형성한다. 여기서, 포토레지스트 패턴 하부에 Barc(Bottom antireflect coating)를 구비할 수 있고, TEOS막(330)은 RIE 식각 시 포토레지스트 패턴과 함께 마스크 역할을 수행할 수 있다.
이후, 에싱 공정을 수행하여 TEOS 막(330)상의 포토레지스트 패턴을 제거한 후, 도 3c에 도시된 바와 같이 트렌치(340)에 LTO(Low Temperature Oxide)를 매립하여 소자 분리막(350)을 형성한다.
구체적으로, 소자 분리막(350)을 형성하기 위해 먼저 포토레지스트 패턴을 제거하여 트렌치(340)를 형성한 상태에서, SiH4 가스와, O2 가스 및 NH3 가스를 주입하고 분위기 온도를 25℃/min으로 상승시켜 400 내지 600℃의 온도까지 온도를 올려 LTO가 트렌치(340)에 충진되도록 한다.
여기서, SiH4 가스는 0.3 내지 1.2sccm으로 0.6 내지 1.5Torr의 부분 압력으로 설정하고, O2 가스는 25 내지 30sccm으로 3 내지 3.5Torr의 부분 압력으로 설정하며, NH3 가스는 10 내지 70sccm으로 4 내지 8Torr의 부분 압력으로 설정되도록 하여 전체 압력이 7.6 내지 13Torr가 되게 한다. 또한, LTO를 트렌치(340)에 충진할 때, 질소나 아르곤과 같은 비활성 가스의 분위기로 형성시킬 수 있다.
LTO를 트렌치(340)에 충진할 때, LTO의 갭필(Gap fill) 성능을 보다 효과적으로 향상시키기 위한 방편으로 트렌치(340)에 충진되는 LTO의 증착율을 낮추고자 NH3 가스를 같이 사용하여 SiH4 가스가 O2 가스와 반응하여 LTO가 빠르게 형성되는 것을 방지한다.
이후, LTO가 트렌치(340)에 충진된 후, CMP(Chemical Mechanical Polishing) 공정을 통하여 TEOS 막(330)까지 제거하여 소자 분리막(350)을 형성한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명은 LTO(Low Temperature Oxide)를 이용하여 갭필 성능이 향상되고 기판에 대한 접착력을 향상시킨 소자분리막을 형성할 수 있다.

Claims (6)

  1. 반도체 기판상에 패드 산화막, 질화막 및 TEOS(Tetra Ethyl Orthor Silicate)막을 순차적으로 형성하는 단계;
    상기 TEOS 막 상에 구비된 포토레지스트 패턴을 이용한 소정의 식각을 수행하여 트렌치를 형성하는 단계;
    상기 포토레지스트 패턴을 에싱공정으로 제거하는 단계; 및
    질소 또는 아르곤을 포함하는 비활성 가스 분위기에서 상기 트렌치에 LTO(Low Temperature Oxide)를 매립하여 소자 분리막을 형성하는 단계;를 포함하여 이루어지는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 TEOS 막을 순차적으로 형성하는 단계는
    상기 TEOS 막 상에 Barc(Bottom antireflect coating)를 구비하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 소정의 식각은 RIE(Reactive Ion Etch) 방법인 것을 특징으로 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 소자 분리막을 형성하는 단계는,
    상기 트렌치에 대해 SiH4 가스와, O2 가스 및 NH3 가스를 주입하고 분위기 온도를 25℃/min으로 상승시켜 400 내지 600℃의 온도까지 온도를 올려 LTO(Low Temperature Oxide)를 상기 트렌치에 충진하는 단계; 및
    상기 LTO가 상기 트렌치에 충진된 후, CMP(Chemical Mechanical Polishing) 공정을 통해 상기 TEOS 막까지 제거하여 상기 소자 분리막을 형성하는 단계;를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서,
    상기 SiH4 가스는 0.3 내지 1.2sccm으로 0.6 내지 1.5Torr의 부분 압력으로 설정하고, 상기 O2 가스는 25 내지 30sccm으로 3 내지 3.5Torr의 부분 압력으로 설정하며, 상기 NH3 가스는 10 내지 70sccm으로 4 내지 8Torr의 부분 압력으로 설정되도록 하여 전체 압력이 7.6 내지 13Torr가 되는 것을 특징으로 반도체 소자의 제조 방법.
  6. 삭제
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