KR20010011197A - 얕은 트렌치 소자분리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 238000002955 isolation Methods 0.000 title claims abstract description 26
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 25
- 150000004767 nitrides Chemical class 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 5
- 238000001039 wet etching Methods 0.000 claims description 7
- 238000011049 filling Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000001684 chronic effect Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000010849 ion bombardment Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
- H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
- H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Spectroscopy & Molecular Physics (AREA)
- General Chemical & Material Sciences (AREA)
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Abstract
얕은 트렌치 소자분리 방법이 개시되어 있다. 반도체 기판의 상부에 화학 기상 증착(CVD) 방법으로 패드 산화막층을 형성한다. 패드 산화막층의 상부에 질화막층을 형성하고, 질화막층을 식각하여 트렌치가 형성되어질 영역을 정의한다. 질화막층을 마스크로 이용하여 기판을 식각함으로써 트렌치를 형성한다. 질화막층의 상부 및 트렌치의 내부에 화학 기상 증착 방법으로 산화막층을 증착하여 트렌치를 매립한다. 질화막층의 표면이 노출될 때까지 산화막층을 식각하여 트렌치 소자분리 영역을 형성한다.패드 산화막층과 트렌치를 매립하는 산화막층을 식각 속도가 유사한 CVD 막으로 형성함으로써, 식각 속도의 차이에 의해 소자분리 영역과 액티브 영역과의 표면 경계에서 발생하는 그루브 현상을 최소화할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 액티브 영역과 소자분리 영역과의 표면 경계에 그루브(groove)가 형성되는 것을 방지할 수 있는 얕은 트렌치 소자분리(shallow trench isolation; STI) 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항 등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)이 가장 많이 사용되고 있다.
LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리 방법이 거론되어 왔다. 얕은 트렌치 소자분리(STI) 공정은 도 1에 도시한 바와 같이, 실리콘 기판(10)을 소정 깊이로 식각하여 트렌치(12)를 형성하는 단계, 트렌치(12) 및 기판(10)의 상부에 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막(14)을 증착하는 단계, 및 CVD 산화막(14)을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치(12)의 내부를 CVD 산화막(14)으로 매립(filling)하는 단계로 이루어진다.
상술한 STI 공정에 있어서 가장 고질적인 문제는 트렌치 엣지에서의 공정이다. 즉, 액티브 영역의 경계 부위에서 트렌치를 매립하고 있는 CVD 산화막이 액티브 영역보다 더 소모되어 낮아지게 되면, 플래쉬 메모리 장치의 경우에는 터널링 전류가 증대하게 되며 CMOS 장치의 경우에는 트랜지스터의 게이트 전극에 이상 효과를 유발하게 된다.
현재는 트렌치를 매립하는 CVD 산화막으로 언도프드 실리케이트 글래스(undoped silicate glass; USG), 테트라에틸오소실리케이트(tetra-ethyl-ortho-silicate; TEOS), 고밀도 플라즈마 산화막(high density plasma oxide; HDP oxide), 또는 이들의 조합을 사용하고 있다. 이러한 물질들은 열적으로 성장한 산화막(thermal oxide)에 비해 열 다발(heat budget)이 적고 쓰루풋(throughput)이 높은 반면, 케미칼을 이용한 습식 식각 공정이나 세정 공정에 대한 식각 속도(etch rate)가 빠르다. 따라서, 액티브 영역을 오픈시키기 위한 식각 공정들과 감광막 스트립(strip) 공정 및 세정 공정 등을 거치면서 STI 영역의 CVD 산화막이 액티브 영역보다 훨씬 빠르게 식각된다. 특히, 액티브 영역에 남아있는 패드 산화막은 CVD 산화막보다 상대적으로 치밀하고 단단한 열적 성장된 막이므로,액티브 영역을 오픈시키기 위한 식각 공정시 패드 산화막을 완전히 제거하기 위하여 과도식각(overetch)을 실시할 경우 STI 영역의 CVD 산화막이 상대적으로 더 많이 식각된다. 이에 따라, STI 영역과 액티브 영역과의 표면 경계에서 CVD 산화막이 움푹 패이는 그루브 현상이 일어나게 된다(도 1의 점선 부위 참조).
이러한 그루브 현상이 심하게 발생하면, 소자분리 특성이 열화되고 누설 전류가 증가하게 된다. 또한, 후속하는 게이트 전극의 패터닝을 위한 건식 식각 공정시 골이 깊은 영역에서는 게이트 전극이 식각되지 못하여 도전층 잔류물(stringer)이 발생하게 되며, 이로 인하여 인접한 액티브 영역과의 전기적 쇼트가 일어날 수 있다.
따라서, 본 발명의 목적은 액티브 영역과 소자분리 영역과의 표면 경계에 그루브가 형성되는 것을 방지할 수 있는 반도체 장치의 얕은 트렌치 소자분리 형성방법을 제공하는데 있다.
도 1은 종래 방법에 의한 얕은 트렌치 소자분리 구조를 갖는 반도체 장치의 단면도이다.
도 2 내지 도 8은 본 발명에 의한 얕은 트렌치 소자분리의 형성 방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 패드 산화막층
104 : 질화막층 106 : 반사 방지층
107 : 트렌치 110 : 열산화막층
112 : CVD 산화막층
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 화학 기상 증착 방법으로 패드 산화막층을 형성하는 단계; 상기 패드 산화막층의 상부에 질화막층을 형성하는 단계; 상기 질화막층을 식각하여 트렌치가 형성되어질 영역을 정의하는 단계; 상기 질화막층을 마스크로 이용하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계; 상기 질화막층의 상부 및 상기 트렌치의 내부에 화학 기상 증착 방법으로 산화막층을 증착하여 상기 트렌치를 매립하는 단계; 그리고 상기 질화막층의 표면이 노출될 때까지 상기 산화막층을 식각하여 트렌치 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 패드 산화막층은 플라즈마-증진 화학 기상 증착(plasma-enhanced CVD) 방법으로 증착되는 PE-SiH4막이나 PE-TEOS막으로 형성한다.
바람직하게는, 트렌치를 형성하는 단계 후, 패드 산화막층을 습식 식각 방법으로 측면 식각하는 단계, 및 열산화 공정으로 상기 트렌치의 측벽을 산화시키는 단계를 더 구비한다.
상술한 바와 같이 본 발명에 의하면, 패드 산화막층과 트렌치를 매립하는 산화막층을 식각 속도가 유사한 CVD 막으로 형성함으로써, 식각 속도의 차이에 의해 STI 영역과 액티브 영역과의 표면 경계에서 발생하는 그루브 현상을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2 내지 도 8은 본 발명에 의한 얕은 트렌치 소자분리의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)의 상부에 화학 기상 증착 방법으로 패드 산화막층(102)을 약 200Å의 두께로 형성한다. 패드 산화막층(102)의 상부에 저압 화학 기상 증착(low pressure CVD) 방법에 의해 실리콘 질화막층(104)을 약 1500∼2000Å의 두께로 증착한다. 실리콘 질화막층(104)은 후속하는 화학 물리적 연마(CMP) 공정시 연마 종료층으로 작용한다.
실리콘 질화막층(104)의 상부에 고온 산화막층(high temperature oxide layer)(도시하지 않음)을 화학 기상 증착 방법에 의해 약 1500∼2000Å의 두께로 증착한다. 고온 산화막층의 상부에 플라즈마-증진 화학 기상 증착 방법에 의해 SiON을 약 800Å의 두께로 증착하여 반사 방지층(106)을 형성한다. 반사 방지층(106)은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 식각 공정시 제거된다.
반사 방지층(106)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 액티브 영역을 커버하면서 소자분리 영역을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 이어서, 포토레지스트 패턴을 식각 마스크로 이용하여 반사 방지층(106), 고온 산화막층, 실리콘 질화막층(104) 및 패드 산화막층(102)을 식각한다. 그 결과, 액티브 영역의 상부에 반사 방지층(106), 고온 산화막층, 실리콘 질화막층(104) 및 패드 산화막층(102)으로 이루어진 액티브 마스크층이 형성된다.
액티브 마스크층을 식각 마스크로 이용하여 반도체 기판(100)을 플라즈마 식각 방법에 의해 약 2500∼5000Å의 깊이로 건식 식각함으로써 트렌치(107)를 형성한다.
도 3을 참조하면, 상술한 바와 같이 트렌치(107)를 형성한 후, 습식 식각 방법으로 패드 산화막층(102)을 측면 식각함으로써 실리콘 질화막층(104)의 하부에 언더컷(108)을 형성한다.
도 4를 참조하면, 트렌치를 형성하기 위한 건식 식각 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 제거하기 위하여 열산화 공정을 통해 트렌치(107)의 측벽에 열산화막층(110)을 약 70Å 이상의 두께로 성장시킨다.
도 5를 참조하면, 트렌치(107)를 포함한 결과물의 상부에 화학 기상 증착 방법으로 USG막, PE-TEOS막 또는 고밀도 플라즈마 산화막와 같이 도포성이 우수한 CVD 산화막층(112)을 트렌치(107)의 깊이에 상응하는 두께로 증착한다. 예컨대, 트렌치(107)의 깊이가 0.3μm일 때 CVD 산화막층(112)은 약 4000∼6000Å의 두께로 증착한다. 이어서, CVD 산화막층(112)을 치밀화하여 그 습식 식각 속도를 낮추고 균일하게 식각되도록 하기 위하여 약 800∼1050℃의 고온에서 불활성 가스 분위기로 어닐링을 실시한다.
도 6을 참조하면, CVD 산화막층(112)을 화학 기계적 연마 방법에 의해 실리콘 질화막층(104)의 표면이 노출될 때까지 연마한다. 그 결과, 평탄화된 CVD 산화막층(112)으로 매립된 얕은 트렌치 소자분리(STI) 영역이 형성된다.
도 7을 참조하면, 인산 스트립 공정으로 실리콘 질화막층(104)을 제거한다. 이어서, 소자분리 특성을 강화시키기 위하여 사진 및 이온주입 공정을 통해 STI 영역(112)의 하부에 채널 스톱 영역(channel stop region)(도시하지 않음)을 형성한다. 채널 스톱 영역을 형성하기 위하여 사용되었던 감광막(도시하지 않음)을 에싱 및 스트립 방법으로 제거한다.
도 8을 참조하면, 패드 산화막층(102)을 HF 습식 식각 공정으로 제거한다. 이때, CVD 산화막으로 이루어진 패드 산화막층(102)이 STI 영역의 산화막층(112)과 유사한 식각 속도를 갖기 때문에, 종래와 같이 과도식각을 실시하지 않아도 패드 산화막층(102)을 쉽게 제거할 수 있다. 따라서, 상술한 습식 식각 공정시 STI 영역의 산화막층(112)이 소모되어 STI 영역과 액티브 영역과의 표면 경계에 그루부가 형성되는 것을 방지할 수 있다.
상술한 바와 같이 본 발명의 얕은 트렌치 소자분리 방법에 의하면, 패드 산화막층과 트렌치를 매립하는 산화막층을 식각 속도가 유사한 CVD 막으로 형성함으로써, 식각 속도의 차이에 의해 STI 영역과 액티브 영역과의 표면 경계에서 발생하는 그루브 현상을 최소화할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 화학 기상 증착 방법으로 패드 산화막층을 형성하는 단계;상기 패드 산화막층의 상부에 질화막층을 형성하는 단계;상기 질화막층을 식각하여 트렌치가 형성되어질 영역을 정의하는 단계;상기 질화막층을 마스크로 이용하여 상기 반도체 기판을 식각함으로써 트렌치를 형성하는 단계;상기 질화막층의 상부 및 상기 트렌치의 내부에 화학 기상 증착 방법으로 산화막층을 증착하여 상기 트렌치를 매립하는 단계; 그리고상기 질화막층의 표면이 노출될 때까지 상기 산화막층을 식각하여 트렌치 소자분리 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 패드 산화막층은 플라즈마-증진 화학 기상 증착 방법으로 증착되는 PE-SiH4막이나 PE-TEOS막으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서, 상기 트렌치를 형성하는 단계 후, 상기 패드 산화막층을 습식 식각 방법으로 측면 식각하는 단계, 및 열산화 공정으로 상기 트렌치의 측벽을 산화시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990030443A KR20010011197A (ko) | 1999-07-26 | 1999-07-26 | 얕은 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990030443A KR20010011197A (ko) | 1999-07-26 | 1999-07-26 | 얕은 트렌치 소자분리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010011197A true KR20010011197A (ko) | 2001-02-15 |
Family
ID=19604737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990030443A KR20010011197A (ko) | 1999-07-26 | 1999-07-26 | 얕은 트렌치 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010011197A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100788359B1 (ko) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1999
- 1999-07-26 KR KR1019990030443A patent/KR20010011197A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100788359B1 (ko) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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