KR20010005210A - 얕은 트렌치 소자분리 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000002955 isolation Methods 0.000 title claims description 22
- 238000005530 etching Methods 0.000 claims abstract description 36
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229920000642 polymer Polymers 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 17
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 238000000926 separation method Methods 0.000 abstract 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005498 polishing Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000003667 anti-reflective effect Effects 0.000 description 2
- 210000003323 beak Anatomy 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
반도체 장치의 얕은 트렌치 소자분리 형성방법이 개시되어 있다. 반도체 기판의 상부에 패드 산화층을 형성한다. 패드 산화층의 상부에 폴리실리콘층, 실리콘 질화층 및 CVD-산화층을 순차적으로 증착한다. CVD-산화층의 상부에 소자분리 영역을 노출시키는 포토레지스트 패턴을 형성한다. 포토레지스트 패턴을 식각 마스크로 이용하여 CVD-산화층 및 실리콘 질화층을 식각하면서 CVD-산화층 및 실리콘 질화층의 측벽에 폴리머를 형성한다. 폴리머를 식각 마스크로 이용하여 폴리실리콘층을 식각한 후, 포토레지스트 패턴 및 폴리머를 제거한다. CVD-산화층을 식각 마스크로 이용하여 반도체 기판을 소정 깊이로 식각함으로써 라운드된 상부 프로파일을 갖는 트렌치를 형성한다. 실리콘 질화층과 폴리실리콘층 간에 턱을 형성하여 트렌치의 상부가 라운드 프로파일을 구현하도록 한다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 트렌치의 상부(top)를 라운드 프로파일(round profile)로 구현할 수 있는 얕은 트렌치 소자분리(shallow trench isolation; STI)의 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)이 가장 많이 사용되고 있다.
LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 질화층을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 "협채널 효과(narrow channel effect)"가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리 방법이 거론되어 왔다. 얕은 트렌치 소자분리는 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 트렌치의 내부 및 기판의 상부에 산화막을 증착하는 단계, 및 산화막을 에치백(etch back) 또는 화학 물리적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 평탄화된 산화막으로 필링된 트렌치 소자분리 영역을 형성하는 단계로 이루어진다.
이러한 얕은 트렌치 소자분리에 있어서, 트렌치의 식각 후 프로파일은 후속 공정에서 형성되어질 소자들의 특성에 중요한 영향을 미친다. 예를 들어, 트렌치의 상부가 라운드 프로파일이 아니고 가파른 프로파일(steep profile)을 유지할 경우에는 이 부위가 누설 전류의 소오스로 작용하여 트랜지스터의 게이트 산화막 특성을 열화시키게 된다. 또한, 트렌치의 하부(bottom)가 라운드 프로파일이 아닌 날카로운 프로파일을 가질 경우에는 얕은 피트(pit)들이 발생할 수 있다.
따라서, 소자의 특성을 만족시키기 위한 트렌치의 이상적인 프로파일은 상부와 하부가 모두 라운드 프로파일을 갖는 것이다. 이를 위해서는 포토레지스트층을 식각 마스크로 이용하여 트렌치를 식각하여야 하지만, 산화물로 이루어진 하드 마스크층을 이용하여 트렌치를 식각하는 경우에는 트렌치의 상부를 라운드 프로파일로 구현하는 것이 어려워 트렌치의 하부만을 라운드 프로파일로 구현하고 있는 실정이다.
도 1 내지 도 3은 종래의 플래쉬 메모리 장치에 적용되고 있는, 하드 마스크층을 이용한 자기정렬된 얕은 트렌치 소자분리(self-aligned trench isolation; SA STI)의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10)의 상부에 패드 산화층(12)을 형성한 후, 패드 산화층(12)의 상부에 폴리실리콘층(14), 실리콘 질화층(16) 및 고온 산화층(18)을 순차적으로 증착한다. 플래쉬 메모리 셀의 경우, 패드 산화층(12)이 터널 산화층으로 제공되고 폴리실리콘층(14)은 플로팅 게이트로 제공된다.
계속해서, 고온 산화층(18)의 상부에 SiN 또는 SiON으로 이루어진 반사 방지층(anti-reflective layer; ARL)(20)을 증착한 후, 사진식각 공정을 통해 액티브 영역의 반사 방지층(20), 고온 산화층(18) 및 실리콘 질화층(16)을 식각해낸다.
도 2를 참조하면, 패터닝된 고온 산화층(18)을 하드 마스크층으로 이용하여 폴리실리콘층(14)을 식각한다.
도 3을 참조하면, 패터닝된 고온 산화층(18)을 하드 마스크층으로 이용하여 반도체 기판(10)을 소정 깊이로 식각함으로써 트렌치(22)를 형성한다.
상술한 종래 방법에 의하면, 트렌치 식각 단계의 마지막 부분에서 건식 식각 조건을 등방성 식각으로 변경하여 진행함으로써 트렌치의 하부를 라운드 프로파일로 구현할 수 있다. 그러나, 트렌치의 상부는 가파른 프로파일로 구현되므로 트랜지스터의 게이트 산화막 특성을 열화시키게 된다.
따라서, 본 발명의 목적은 트렌치의 상부를 라운드 프로파일로 구현할 수 있는 얕은 트렌치 소자분리 방법을 제공하는데 있다.
도 1 내지 도 3은 종래 방법에 의한 얕은 트렌치 소자분리의 형성 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명에 의한 얕은 트렌치 소자분리의 형성 방법을 설명하기 위한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 반도체 기판 102 : 패드 산화층
104 : 폴리실리콘층 106 : 실리콘 질화층
108 : 고온 산화층 110 : 반사 방지층
112 : 포토레지스트 패턴 114 : 폴리머
116 : 트렌치
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 패드 산화층을 형성하는 단계; 상기 패드 산화층의 상부에 폴리실리콘층, 실리콘 질화층 및 화학 기상 증착(chemical vapor deposition; CVD)-산화층을 순차적으로 증착하는 단계; 상기 CVD-산화층의 상부에 소자분리 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 CVD-산화층 및 상기 실리콘 질화층을 식각하면서 상기 CVD-산화층 및 상기 실리콘 질화층의 측벽에 폴리머를 형성하는 단계; 상기 폴리머를 식각 마스크로 이용하여 상기 폴리실리콘층을 식각하는 단계; 상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 단계; 그리고 상기 CVD-산화층을 식각 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각함으로써 라운드된 상부 프로파일을 갖는 트렌치를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리 형성방법을 제공한다.
바람직하게는, 포토레지스트 패턴을 식각 마스크로 이용하여 CVD-산화층 및 실리콘 질화층을 식각하는 단계시 폴리머가 많이 발생되는 식각 가스를 이용한다.
바람직하게는, 폴리실리콘층은 300∼1500Å의 두께로 증착한다.
본 발명에 의하면, 포토레지스트와 폴리머를 식각 마스크로 사용하여 폴리실리콘층을 식각함으로써 실리콘 질화층과 그 하부의 폴리실리콘층 간에 턱을 형성한 후 트렌치 식각을 진행한다. 이때, 턱이 없는 부위에서는 실리콘 기판이 식각되는 반면, 턱이 있는 부위에서는 폴리실리콘층이 식각된다. 폴리실리콘층이 전부 식각되면 그 하부의 패드 산화층에서 식각이 저지되고, 이러한 식각 저지가 점점 깨지면서 결과적으로 트렌치의 상부 부위가 라운드된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 4 내지 도 7은 본 발명에 의한 얕은 트렌치 소자분리의 형성 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 열산화 공정을 통해 반도체 기판(100)의 표면 상에 패드 산화층(102)을 약 110∼200Å의 두께, 바람직하게는 160Å의 두께로 형성한다. 패드 산화층(102)의 상부에 화학 기상 증착 방법으로 폴리실리콘층(104)을 약 300∼1500Å의 두께, 바람직하게는 500Å의 두께로 증착한다. 폴리실리콘층(104)의 상부에 저압 화학 기상 증착(low pressure CVD) 방법에 의해 실리콘 질화층(106)을 약 1500∼2000Å의 두께, 바람직하게는 1500Å의 두께로 증착한다. 실리콘 질화층(106)은 후속하는 화학 물리적 연마(chemical mechanical polishing; CMP) 공정시 연마 종료층으로 작용한다.
실리콘 질화층(106)의 상부에 고온 산화층(high temperature oxide layer)(108)을 화학 기상 증착 방법에 의해 약 1000∼2000Å의 두께, 바람직하게는 1000Å의 두께로 증착한다. 고온 산화층(108)의 상부에 SiN 또는 SiON을 약 800Å의 두께로 증착하여 반사 방지층(110)을 형성한다. 반사 방지층(110)은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 식각 공정시 제거된다.
반사 방지층(110)의 상부에 포토레지스트를 도포하고 이를 노광 및 현상하여 액티브 영역을 커버하면서 소자분리 영역을 노출시키는 포토레지스트 패턴(112)을 형성한다. 이어서, 포토레지스트 패턴(112)을 식각 마스크로 이용하여 반사 방지층(110), 고온 산화층(108) 및 실리콘 질화층(106)을 식각한다. 이때, 폴리머를 많이 발생시키는 식각 가스, 예컨대 CHF3, CF4, 및 Ar 가스를 이용하면, 도 5에 도시한 바와 같이 식각과 동시에 패터닝된 고온 산화층(108) 및 실리콘 질화층(106)의 측벽에 폴리머(114)가 형성된다.
도 6을 참조하면, 상술한 바와 같이 원하는 두께의 폴리머(114)를 형성시킨 후, 포토레지스트 패턴(112) 및 폴리머(114)를 에싱 및 스트립 방법에 의해 제거한다. 그 결과, 실리콘 질화층(106) 및 그 하부의 폴리실리콘층(104) 간에 턱(A)이 형성된다.
도 7을 참조하면, 패터닝된 고온 산화층(108)을 식각 마스크로 이용하여 반도체 기판(100)을 소정 깊이로 식각함으로써 트렌치(116)를 형성한다. 이때, 실리콘 질화층(106)과 폴리실리콘층(104) 간에 턱이 없는 부분은 기판(100)이 식각되지만, 턱이 있는 부분(A)은 폴리실리콘층(104)이 식각되게 된다. 폴리실리콘층(104)이 전부 식각되면 그 하부의 패드 산화층(102)에서 식각이 저지되고, 이러한 식각 저지가 점점 깨지면서 트렌치(116)의 상부가 라운드 프로파일을 구현하게 된다.
또한, 트렌치(116)를 형성하기 위한 식각 공정의 마지막 단계에서 건식 식각 조건을 등방성 식각으로 변경하여 진행함으로써 트렌치(116)의 하부도 라운드 프로파일로 구현할 수 있다.
이어서, 도시하지는 않았으나 고온 산화층(108) 및 실리콘 질화층(106)을 제거한 후, 트렌치(116)의 내부 및 실리콘 질화층(106)의 상부에 산화층을 증착하여 트렌치(116)를 필링한다. 이어서, 폴리실리콘층(104)의 측벽 일부가 노출될 때까지 산화층을 에치백 또는 화학 기계적 연마 방법으로 식각함으로써 평탄화된 산화층으로 필링된 트렌치 소자분리 영역을 완성한다.
상술한 바와 같이 본 발명의 얕은 트렌치 소자분리 형성방법에 의하면, 포토레지스트와 폴리머를 식각 마스크로 사용하여 폴리실리콘층을 식각함으로써 실리콘 질화층과 그 하부의 폴리실리콘층 간에 턱을 형성한 후 트렌치 식각을 진행한다. 따라서, 트렌치의 상부를 라운드 프로파일로 구현할 수 있으므로 트랜지스터의 게이트 산화막 특성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (3)
- 반도체 기판의 상부에 패드 산화층을 형성하는 단계;상기 패드 산화층의 상부에 폴리실리콘층, 실리콘 질화층 및 화학 기상 증착(CVD)-산화층을 순차적으로 증착하는 단계;상기 CVD-산화층의 상부에 소자분리 영역을 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 CVD-산화층 및 상기 실리콘 질화층을 식각하면서 상기 CVD-산화층 및 상기 실리콘 질화층의 측벽에 폴리머를 형성하는 단계;상기 폴리머를 식각 마스크로 이용하여 상기 폴리실리콘층을 식각하는 단계;상기 포토레지스트 패턴 및 상기 폴리머를 제거하는 단계; 그리고상기 CVD-산화층을 식각 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 식각함으로써 라운드된 상부 프로파일을 갖는 트렌치를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리 형성방법.
- 제1항에 있어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 CVD-산화층 및 상기 실리콘 질화층을 식각하는 단계에서, 폴리머가 많이 발생되는 식각 가스를 이용하여 상기 CVD-산화층 및 상기 실리콘 질화층을 식각하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리 형성방법.
- 제1항에 있어서, 상기 폴리실리콘층은 300∼1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 장치의 얕은 트렌치 소자분리 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990026013A KR20010005210A (ko) | 1999-06-30 | 1999-06-30 | 얕은 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990026013A KR20010005210A (ko) | 1999-06-30 | 1999-06-30 | 얕은 트렌치 소자분리 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010005210A true KR20010005210A (ko) | 2001-01-15 |
Family
ID=19598113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990026013A KR20010005210A (ko) | 1999-06-30 | 1999-06-30 | 얕은 트렌치 소자분리 방법 |
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| KR (1) | KR20010005210A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100758296B1 (ko) * | 2006-01-31 | 2007-09-12 | 삼성전자주식회사 | 트렌치의 형성 방법 |
| KR101055755B1 (ko) * | 2004-07-15 | 2011-08-11 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 소자 분리막 형성 방법 |
| CN117747535A (zh) * | 2024-02-21 | 2024-03-22 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构、半导体结构及制备方法 |
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1999
- 1999-06-30 KR KR1019990026013A patent/KR20010005210A/ko not_active Application Discontinuation
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| US7795151B2 (en) | 2006-01-31 | 2010-09-14 | Samsung Electronics Co., Ltd. | Methods of forming a trench having side surfaces including a uniform slope |
| CN117747535A (zh) * | 2024-02-21 | 2024-03-22 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构、半导体结构及制备方法 |
| CN117747535B (zh) * | 2024-02-21 | 2024-05-28 | 合肥晶合集成电路股份有限公司 | 浅沟槽隔离结构、半导体结构及制备方法 |
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