CN117747535A - 浅沟槽隔离结构、半导体结构及制备方法 - Google Patents
浅沟槽隔离结构、半导体结构及制备方法 Download PDFInfo
- Publication number
- CN117747535A CN117747535A CN202410191068.6A CN202410191068A CN117747535A CN 117747535 A CN117747535 A CN 117747535A CN 202410191068 A CN202410191068 A CN 202410191068A CN 117747535 A CN117747535 A CN 117747535A
- Authority
- CN
- China
- Prior art keywords
- oxide layer
- shallow trench
- layer
- trench isolation
- isolation structure
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 142
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000002360 preparation method Methods 0.000 title claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 91
- 150000004767 nitrides Chemical class 0.000 claims abstract description 76
- 150000002500 ions Chemical class 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 230000008569 process Effects 0.000 claims abstract description 60
- 238000005468 ion implantation Methods 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 238000002513 implantation Methods 0.000 claims description 23
- 239000000463 material Substances 0.000 claims description 20
- 238000001039 wet etching Methods 0.000 claims description 10
- 239000007943 implant Substances 0.000 claims description 8
- 238000004364 calculation method Methods 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000005121 nitriding Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 38
- 238000013461 design Methods 0.000 abstract description 20
- 239000010410 layer Substances 0.000 description 216
- 238000010586 diagram Methods 0.000 description 16
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 12
- 238000011161 development Methods 0.000 description 11
- 239000011259 mixed solution Substances 0.000 description 10
- 230000035882 stress Effects 0.000 description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 238000000151 deposition Methods 0.000 description 8
- 230000005012 migration Effects 0.000 description 8
- 238000013508 migration Methods 0.000 description 8
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 6
- 238000000137 annealing Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 239000012212 insulator Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 238000003486 chemical etching Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000011049 filling Methods 0.000 description 4
- 239000011261 inert gas Substances 0.000 description 4
- 230000008646 thermal stress Effects 0.000 description 4
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 239000000908 ammonium hydroxide Substances 0.000 description 3
- 229910052786 argon Inorganic materials 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 239000011737 fluorine Substances 0.000 description 3
- -1 fluorine ions Chemical class 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000002441 reversible effect Effects 0.000 description 3
- 238000007788 roughening Methods 0.000 description 3
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 3
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000012530 fluid Substances 0.000 description 2
- 238000010849 ion bombardment Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000356 contaminant Substances 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 229910052743 krypton Inorganic materials 0.000 description 1
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000002035 prolonged effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002791 soaking Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Element Separation (AREA)
Abstract
本发明公开了一种浅沟槽隔离结构、半导体结构及制备方法，本发明利用现有技术中制备阱区时的离子注入设备，在制备浅沟槽隔离结构过程中的台阶调整之后，注入一定浓度的B离子到AA corner，之后移除垫氮化层，在半导体衬底上得到若干浅沟槽隔离结构。通过若干浅沟槽隔离结构将半导体衬底分隔成若干N型或者P型有源区，根据设计对有源区进行源区、漏区、沟道和栅极制备，形成NMOS或者PMOS。由于本发明提前在设计为NMOS区域四周的浅沟槽隔离结构内注入B离子，使得后续在该有源区制备阱区时，能够避免有源区AA与STI搭界处的B离子析出至STI中，导致NMOS的阈值电压Vt无法满足设计要求的问题。本发明改造成本低廉，修正阈值电压效果好，具体较大的实用价值。
Description
技术领域
本发明属于半导体技术领域，涉及一种半导体制造工艺，具体涉及一种浅沟槽隔离结构、半导体结构及制备方法。
背景技术
随着超大规模集成电路技术的迅速发展，MOS(Metal Oxide Semiconductor)晶体管的尺寸在不断减小，随着半导体制造工艺进入深亚微米阶段后，为实现更高密度、更高性能的应用，CMOS晶体管的尺寸需要大大减小，因此，CMOS晶体管之间的隔离工艺变得越来越重要。当前的半导体制造工艺采用浅沟槽隔离(shallow trench isolation，STI）技术对不同的CMOS晶体管进行隔离，被浅沟槽隔离围成用于形成CMOS的区域称为有源区（ActiveArea，AA）。
随着CMOS晶体管的尺寸的减小，CMOS晶体管的沟道宽度会逐渐缩小，这样会出现窄沟道效应(narrow width effect，NWE)，导致CMOS晶体管的阈值电压变低、漏电流增加，进而导致CMOS晶体管的性能严重退化；窄沟道器件（Narrow width device）的设计无法满足电气设计规则（Electrical design rule，EDR），并且随着晶体管尺寸降低，由于窄沟道效应引起阈值电压降低效应越来越明显，该现象称为反向窄沟道效应（Inverse NarrowWidth Effect，INWE）。
在CMOS晶体管制作过程中，先形成STI隔离出有源区，然后在有源区植入相应离子制备相应PMOS（P型晶体管）或者NMOS（N型晶体管）；由于浅沟槽隔离STI采用沉积制作方式产生的压缩应力以及后续工艺过程中的热应力，使得有源区与STI搭界处存在离子迁移效应，对于PMOS（P型晶体管）来说，由于有源区植入P离子，STI的压缩应力和热应力对P迁移作用非常小或者是反向作用，使得STI对有源区植入的P离子具有排斥作用，因此离子迁移效应对PMOS（P型晶体管）基本没有消极作用。
对于NMOS（N型晶体管）来说，有源区植入B离子，压缩应力和热应力对B离子往STI迁移提供较大吸引作用，使得有源区AA与STI搭界处（沟槽侧壁顶角，AA corner）的B离子析出至STI中，导致NMOS的阈值电压Vt降低；并且有源区的尺寸越小，阈值电压Vt降低越明显；这对于小尺寸的先进制成造成较大影响。因此，为了采用更先进制程工艺制备更小尺寸高质量的NMOS，需要寻找解决方案来解决有源区与STI搭界处存在离子迁移效应问题。
现有技术中专利TW480658B公开了一种氟离子植入工艺，在衬底上形成沟槽后，在沟槽侧壁以进行一倾斜角的氟植入制程(Tilt-angledF Implant)，使沟槽顶角周边之衬底表面具有氟离子，进行热制程于沟槽顶角周缘形成一衬氧化层时，具有氟离子的沟槽表面有较快的氧化速率，所以在顶角边缘的衬氧化层的厚度会较其他部位的衬氧化层厚，以防止现有技术中方法所形成之浅沟槽隔离结构因为去除垫氧化层及半导体后续制程之氧化层蚀刻过度而形成凹陷现象，并防止因为接近沟渠顶角之基底裸露出来所造成的漏电现象。该技术在形成线氧化层之前就对AA corner进行处理，利用氟离子提高氧化速率的方式使得形成线氧化层时对AA corner进行圆角化处理，从而降低漏电现象。但是该技术也没有技术改变NMOS的阱区制备过程中B迁移问题。
发明内容
本发明的目的是针对现有技术中的问题提供一种浅沟槽隔离结构的制备方法，通过在制备浅沟槽隔离结构过程中的台阶调整之后，移除垫氮化层之前对AA corner注入一定浓度的B离子，使得后续利用该浅沟槽隔离结构分隔的有源区制备N型晶体管时，能够避免有源区AA与STI搭界处的B离子析出至STI中，导致NMOS的阈值电压Vt无法满足设计要求的问题。
本发明另一目的是，基于上述制备的浅沟槽隔离结构，提供一种半导体结构制备方法，在采用上述制备方法制备述浅沟槽隔离结构的基础上制备所需的N型晶体管，能够很好解决小尺寸有源区的阈值电压过小、窄沟道效应等问题。
为了解决上述技术问题，本发明采用的技术方案如下：
一方面，本发明提供一种浅沟槽隔离结构的制备方法，包括：
提供一半导体衬底，所述半导体衬底上依次形成有垫氧化层和垫氮化层；
对所述垫氮化层、所述垫氧化层和所述半导体衬底进行刻蚀，以形成沟槽，所述沟槽从所述垫氮化层延伸至所述半导体衬底中，沟槽将半导体衬底分割为若干有源区；
依次形成线氧化层和线氮化层于所述沟槽内壁；
形成隔离氧化层于所述沟槽中，且所述隔离氧化层覆盖沟槽及所述垫氮化层；
对所述隔离氧化层进行平坦化处理，以暴露出所述垫氮化层；
通过湿法刻蚀移除部分所述隔离氧化层，以调整隔离氧化层的台阶高度；
对设计为NMOS的有源区的沟槽内隔离氧化层注入B离子，注入到有源区内一定深度；
通过湿法刻蚀移除所述垫氮化层。
进一步地，在形成沟槽后，形成线氧化层之前，对沟槽两侧的垫氧化层、垫氮化层进行回刻，使得靠近所述沟槽的侧壁顶部的半导体衬底顶表面暴露，以获得所述沟槽的侧壁顶角，并对侧壁顶角进行圆角处理。
进一步地，所述圆角处理的方法为：采用氢氧化铵、过氧化氢和水的混合溶液对所述顶角进行刻蚀，以获得圆角。
进一步地，所述线氮化层为采用炉管方式在沟槽及垫氮化层表面沉积的SiN薄层，所述SiN薄层作为辅助隔离层和应力改善层。
进一步地，所述SiN薄层的厚度小于150埃。
进一步地，采用HDP-CVD工艺或者HARP工艺在沟槽内形成隔离氧化层，隔离氧化层的高度高于垫氮化层。
进一步地，所述B离子注入有源区的深度为15-25nm。
进一步地，采用化学机械抛光工艺对隔离氧化层进行平坦化处理，并停止在垫氮化层上表面。
进一步地，注入B离子的方法如下：
利用光阻材料覆盖半导体衬底上，形成光阻层，仅露出设计为NMOS区域的沟槽，利用BF2/B注入工艺在沟槽内隔离氧化层边界处（AA corner）注入B离子。
进一步地，注入B离子的方法如下：
利用光阻材料覆盖半导体衬底上，形成覆盖设计为PMOS区域的光阻层，露出NMOS区域的沟槽和垫氮化层，利用BF2/B注入工艺在沟槽内隔离氧化层边界处（AA corner）注入B离子。
进一步地，对设计为NMOS的有源区的沟槽内隔离氧化层注入B离子的剂量为1.5-2.5E13/cm2。
进一步地，注入B离子的角度为25-40度。
进一步地，注入B离子时，最佳注入角度θ 0的计算方式为，K1为最小宽度尺寸NMOS的STI CD值，STI CD为浅沟槽隔离结构的极限尺寸；K2为浅沟槽隔离结构的凹陷量加上光阻层的厚度。
进一步地，所述B离子根据所需注入浓度分多次注入。
进一步地，所述光阻层的厚度为0.1-1微米。
另一方面，本发明提供一种浅沟槽隔离结构，采用上述制备方法对半导体衬底进行处理，以得到所述浅沟槽隔离结构。
另一方面，本发明提供一种半导体结构的制备方法，在采用上述制备方法对半导体衬底进行处理，以得到所述浅沟槽隔离结构的基础上，根据设计对有源区进行源区、漏区、沟道和栅极制备，形成NMOS或者PMOS。
与现有技术相比，本发明意想不到的技术效果是：本发明对于阈值电压纠正效果明显，对于10微米以下小尺寸有源区来说，现有技术工艺制备的N型晶体管往往低于设计最低限，特别是在小于0.2微米左右，阈值电压为设计下限的2/3左右，严重偏离设计值，通过本发明工艺制备的N型晶体管，在其他参数不变，仅仅是增加B离子注入工艺的情况下，阈值电压能够在设计值上限、下限范围内，基本能够达到设计目标值；提升效果非常明显。
现有技术中在沉积完隔离氧化层后还需进行退火处理，以消除热应力，采用本发明工艺后，可以省掉该退火工艺步骤，能缩短工艺长度，降低成本。
本发明成本低廉，无需对半导体制备工艺进行大规模改造，即可解决小尺寸有源区的窄沟道效应。本发明采用的B离子注入工艺设备可以完全采用后续制备阱区的离子注入工艺设备，无需增加额外的设备，改造成本低廉。
本发明在沉积隔离氧化层后进行B离子注入相比在线氧化层之后，线氮化层及隔离氧化层填充之前做B离子注入，可以避免光阻显影因STI未填充沟槽而引入的高低落差造成曝光显影失焦而不能准确控制黄光显影的关键尺寸CD问题以及离子注入完成后光阻去除的因为沟槽高低落差沟槽内残留光阻产生defect worse（更多缺陷）而造成STI后续填充效果不好的问题。
附图说明
图1为本发明实施例中浅沟槽隔离结构的制备方法的流程示意图。
图2为本发明实施例中半导体衬底上形成垫氮化层、垫氧化层的示意图。
图3为本发明实施例中涂覆第一光刻胶层的示意图。
图4为本发明实施例中第一光刻胶层显影后的示意图。
图5为本发明实施例中刻蚀出沟槽的示意图。
图6为本发明实施例中对沟槽进行回刻的示意图。
图7为本发明实施例中在沟槽上形成线氧化层的示意图。
图8为本发明实施例中在线氧化层上沉积SiN薄层的示意图。
图9为本发明实施例中沉积隔离氧化层的示意图。
图10为本发明实施例中隔离氧化层平坦化后的示意图。
图11为本发明实施例中再次蚀刻移除部分隔离氧化层以调整台阶高度的示意图。
图12为本发明实施例中采用第一种方式对沟槽内隔离氧化层注入B离子涂覆第二光刻胶层的示意图。
图13为本发明实施例中采用第二种方式对沟槽内隔离氧化层注入B离子涂覆第二光刻胶层的示意图。
图14为本发明实施例中对单个沟槽内隔离氧化层注入B离子的原理示意图。
图15为本发明实施例中注入B离子后移除第二光刻胶层和垫氮化层形式若干浅沟槽隔离结构的示意图。
图16为图15中某个被浅沟槽隔离结构分隔的N型有源区制备成N型晶体管基本原理示意图。
图17为本发明实施例和对比例中不同尺寸N型晶体管的阈值电压对比图。
图18为本发明实施例中B离子注入方向和多晶硅方向关系示意图。
100-半导体衬底，200-垫氧化层，300-垫氮化层，410-第一光刻胶层，411-沟槽区域，420-第二光刻胶层，110-沟槽，111-侧壁顶角，500-线氧化层，510-线氮化层，600-隔离氧化层，710-阱区，720-源极，730-漏极，740-栅极氧化层，750-栅极，800-晶圆，810-浅沟槽隔离结构，820-有源区，830-第一箭头，840-第二箭头。
具体实施方式
下面结合附图和实施例对本发明的实施方式作进一步详细描述。以下实施例用于说明本发明，但不能用来限制本发明的范围。
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种浅沟槽隔离结构的制备方法，包括：
步骤S100：提供一半导体衬底，所述半导体衬底上依次形成有垫氧化层和垫氮化层；
步骤S200：对所述垫氮化层、所述垫氧化层和所述半导体衬底进行刻蚀，以形成沟槽，所述沟槽从所述垫氮化层300延伸至所述半导体衬底中，所述沟槽将所述半导体衬底分割为若干有源区；
步骤S300：依次形成线氧化层和线氮化层于所述沟槽的内壁；
步骤S400：形成隔离氧化层于所述沟槽中，且所述隔离氧化层覆盖所述沟槽及所述垫氮化层；
步骤S500：对所述隔离氧化层进行平坦化处理，以暴露出所述垫氮化层；
步骤S600：通过湿法刻蚀移除部分所述隔离氧化层，以调整隔离氧化层的台阶高度；
步骤S700：对设计为NMOS的有源区的所述沟槽内的所述隔离氧化层注入B离子，注入到有源区内一定深度；
步骤S800：通过湿法刻蚀移除所述垫氮化层。
参见图2，本发明步骤S100中，提供的所述半导体衬底100，以为后续工艺提供操作平台，所述半导体衬底100的材料可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，所述半导体衬底100还可以是这些半导体构成的多层结构，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
参见图2，首先对所述半导体衬底100表面进行清洗，去除所述半导体衬底100表面的杂质颗粒或其它污染物。然后在所述半导体衬底100上形成所述垫氧化层200，形成所述垫氧化层200的方法可以是高温炉管氧化，快速热氧化，原位水蒸气产生氧化法中的一种。所述垫氧化层200的厚度可以在500-1000埃。所述垫氧化层200可以作为所述半导体衬底100的保护层，在后续工艺中为其覆盖的所述半导体衬底100起到保护作用，避免所述半导体衬底100受到不必要的损伤。所述垫氧化层200的材料可以为二氧化硅。在形成所述垫氧化层200后，在所述垫氧化层200上形成所述垫氮化层300。所述垫氮化层300的材料可以是氮化硅，氮氧化物或金属氮化物。所述垫氮化层300可以通过低压化学气相沉积，次大气压化学气相沉积，常压化学气相沉积，离子体增强化学气相沉积或高密度等离子体化学气相淀积中的任意一种工艺制备得到。所述垫氮化层300同时作为化学机械研磨平坦化所述沟槽110中填充的介质材料的停止层。
参见图3至图5所示，步骤S200中，形成所述沟槽110的方法具体如下：
在所述垫氮化层300上涂覆光刻胶，形成第一光刻胶层410，如图3所示，光刻胶材料类型不限，可以是常见的正光阻材料也可以是负光阻材料，涂覆光刻胶后通过掩膜曝光、显影等光刻工艺处理，使涂覆的光刻胶图案化，露出沟槽区域411，如图4所示。之后在所述沟槽区域411依次移除所述垫氮化层300、所述垫氧化层200和部分的所述半导体衬底100，以形成多个沟槽110，如图5所示。在本实施例中，可以通过干法刻蚀依次移除所述垫氮化层300、所述垫氧化层200和部分的所述半导体衬底100，也就是以图案化的光刻胶层为掩膜层，依次刻蚀所述垫氮化层300和所述垫氧化层200，然后去除图案化的光刻胶层，然后以所述垫氮化层300和所述垫氧化层200为掩膜层，对所述半导体衬底100进行刻蚀。从图5中示意出，在所述半导体衬底100中形成4个所述沟槽110，相邻两个所述沟槽110之间为有源区（Active Area，AA），标记为NMOS的有源区被设计为N型晶体管（N-Metal-Oxide-Semiconductor，NMOS），标记为PMOS的有源区被设计为P型晶体管（P-Metal-Oxide-Semiconductor，PMOS），图5中从左至右一共显示5个有源区，左边两个有源区被设计为N型晶体管，右边3个有源区被设计为P型晶体管（只标记了2两个，最右边有源区没有标记）。所述沟槽110从所述垫氮化层300延伸至所述半导体衬底100中。所述沟槽110的形状为上宽下窄的倒梯形，也就是所述沟槽110顶部的宽度大于所述沟槽110底部的宽度。当然，在一些实施例中，所述沟槽110的形状还可以为U形。
在本实施例中，形成所述沟槽110的方法可以为等离子体干法刻蚀，所述等离子体干法刻蚀选用的刻蚀气体要使所述沟槽110的侧壁较为光滑，具有较少的晶格缺陷，且使所述沟槽110的底部边角较为平滑，所述刻蚀气体还要使所述沟槽110的侧壁具有较为倾斜的轮廓。在本实施例中，将半导体衬底100放置在反应腔内进行刻蚀作业。所述反应腔内的工艺条件可以如下：反应腔压力介于5mTorr～30mTorr (例如为10mTorr、15mTorr、25mTorr等)；射频源功率介于400W～1000W(例如为500W、600W、750W、800W、900W等)，射频偏压功率介于600W～1200W(例如为700W、750W、800W、900W、1000W)等，刻蚀气体包括四氟化碳CF4以及至少一种惰性气体(例如为氦气He和/或氩气Ar) ，CF4的流速介于20sccm～60sccm (例如30sccm、40sccm、50sccm等)，所述惰性气体的流速介于100sccm～300sccm(例如为120sccm、150sccm、200sccm等)，刻蚀时间为5s～10s。
如图6所示，某些工艺（根据需要选择，该工艺为非必需工艺）中，还需要对所述沟槽110两侧的所述垫氧化层200、所述垫氮化层300进行回刻，使得靠近所述沟槽110的侧壁顶部的所述半导体衬底100的顶表面暴露，以获得所述沟槽110的侧壁顶角（AA corner）111，并对所述侧壁顶角111进行圆角处理。回刻形成的所述侧壁顶角111通常是比较尖锐的。依次对所述垫氮化层300和所述垫氧化层200进行回刻蚀的步骤包括：先采用磷酸回刻蚀所述垫氮化层300，再采用氢氟酸回刻蚀所述垫氧化层200。具体地，可以先将所述半导体衬底100放入磷酸槽中浸泡，再放入氢氟酸槽中浸泡，磷酸和氢氟酸溶液几乎不对所述半导体衬底100产生腐蚀。或者，也可以采用干法刻蚀的方法依次对所述垫氮化层300和所述垫氧化层200进行回刻蚀。所述干法刻蚀包括物理刻蚀、化学刻蚀和物理化学刻蚀，所述物理刻蚀是利用离子碰撞被刻蚀结构的表面产生的溅射效应而实现刻蚀；所述化学刻蚀是通过激活的刻蚀气体与被刻蚀结构的化学作用，产生挥发性化合物而实现刻蚀；所述物理化学刻蚀是通过等离子体中的离子或活性基与被刻蚀结构之间的物理的和化学的相互作用实现刻蚀。由于所述沟槽110中的所述垫氮化层300和所述垫氧化层200的侧壁具有一定的倾斜角度，所以需同时进行横向和纵向的刻蚀(即各向同性的刻蚀)，而化学刻蚀的各向同性优于物理刻蚀和物理化学刻蚀，所以优选地，可以选择化学刻蚀的方法进行刻蚀。
对所述侧壁顶角111进行圆角处理方式为：采用氢氧化铵、过氧化氢和水的混合溶液对所述侧壁顶角111进行湿法刻蚀，使得所述侧壁顶角111粗糙化，以获得圆角，所述圆角的粗糙度大于5nm。所述混合溶液中，氢氧化铵、过氧化氢和水的重量比可以为1:1:20～1:2:10(例如为1：2：20、1：2：15等)，对所述侧壁顶角111进行刻蚀时，所述混合溶液的温度可以为60℃～70℃(例如为62℃、65℃、68℃等)，刻蚀时间可以为20min～25min(例如为22min、24min等)。所述混合溶液中，主要是通过过氧化氢对所述侧壁顶角111处的所述半导体衬底100进行腐蚀，所以可以通过增加所述混合溶液中的过氧化氢的浓度来加快所述侧壁顶角111的粗糙化，也可以通过升高所述混合溶液的温度来加快所述侧壁顶角111的粗糙化，但是温度不能过高，温度过高可能使得过氧化氢分解，进而导致粗糙化的效果和速度变差。可以通过调整所述混合溶液的浓度、所述混合溶液的温度以及刻蚀时间，以得到不同的圆弧化程度的圆角。将所述顶角粗糙化获得圆角之后，当在半导体器件中通入电流时，高电场不会在圆角位置集中，从而减小了漏电流；同时，粗糙的顶角的表面会使得载流子散射现象加重，从而降低了所述沟槽110的顶角(即有源区顶角)处的载流子的迁移率，降低了漏电，改善了反向窄沟道效应。另外，所述混合溶液使得所述顶角形成圆角的同时，也会去除所述沟槽110的底表面和侧壁表面上的颗粒和自然氧化物，有利于后续所述线氧化层500的形成。
参见图7所示，在步骤S300中，先后形成所述线氧化层500（liner oxide）和线氮化层510于所述沟槽110的底表面和侧壁上。所述线氧化层500的材质可以为二氧化硅，形成的所述线氧化层500可以进一步地使得所述顶角处圆角化。相比较所述隔离氧化层600，所述线氧化层500致密性好，能够修补刻蚀所述沟槽110过程中造成的基材损伤，比如晶格损伤、凹凸不平等等，能够提高所述半导体衬底100上制备晶体管的质量。所述线氧化层500为通过高温炉管形成的氧化层，形成温度为1100℃左右，时间为120 min左右。
参见图8所示，在某些工艺中，所述线氮化层510为采用炉管方式在沟槽及垫氮化层表面沉积的SiN薄层，沉积区域为所述沟槽110内底部、沟槽110内侧壁、沟槽110内垫氧化层200的侧壁、沟槽110内所述垫氮化层300的侧壁及所述垫氮化层300的上表面。通过沉积SiN薄层作为辅助隔离层和应力改善层，以平衡STI应力，使后续沉积所述隔离氧化层600形成浅沟槽隔离结构（STI）后不会出现间隙（gap），并改善器件的载流子迁移率。起到辅助隔离作用是因为后续所述隔离氧化层600沉积时，对所述沟槽110的内壁线氧化层500及所述垫氮化层300的上表面具有冲刷腐蚀作用，对于所述垫氮化层300的冲刷腐蚀影响不大，但是对于所述沟槽110冲刷腐蚀严重影响所述线氧化层500的性能，特别是对需要回刻圆角工艺中，对于圆角影响较大。另外较为致密的所述线氧化层500和后续较为松散的所述隔离氧化层600存在较大应力，沉积所述SiN薄层后能有效改善这种应力。
所述SiN薄层的厚度小于150埃；最优的厚度为80-120埃，一般厚度大于10埃就能起到非常好的隔离作用，沉积厚度过大，不仅造成成本提高，工艺浪费，而且对于应力改善还能造成负面作用，但是过小厚度在工艺实现上困难，隔离效果也不佳，因此综合考虑，80-120埃厚度最佳。
在一些实施例中，所述SiN薄层采用炉管沉积，比如可以采用立式炉管薄膜沉积、化学气相沉积（CVD）或物理气相沉积（PVD）的方法。
参加图9所示，采用HDP-CVD工艺或者HARP工艺在所述沟槽110内形成所述隔离氧化层600，所述隔离氧化层600的高度高于所述垫氮化层300。若采用高密度等离子体化学气相沉积工艺形成所述隔离氧化层600，可以在同一个反应腔中同步进行沉淀(硅烷和氧气反应)和刻蚀工艺(氩气和氧气的溅射)，以实现在较低的温度下对所述沟槽110的有效填充。若采用高深宽比工艺形成所述隔离氧化层600，可以利用正硅酸乙酯和臭氧作为前驱物进行反应，通过调节正硅酸乙酯与臭氧的比率和正硅酸乙酯的缓慢增加率，以得到很好的填充能力。
需要说明的是，在沉积所述隔离氧化层600的过程中，所述SiN薄层部分被冲刷腐蚀掉，对于所述沟槽110来说，越靠近上部冲刷腐蚀越快，特别是位于所述垫氮化层300的上表面及所述沟槽110的内壁上部的述SiN薄层基本被冲刷干净，因此剩余的所述SiN薄层不一定刚好与所述沟槽110的侧壁顶角111处平齐，也可能低于所述沟槽110的侧壁顶角111处。
另外，在一些实施例中，填充所述隔离氧化层600于所述沟槽110中之前，还可以先对所述半导体衬底100进行退火处理。退火处理的温度范围可以是900℃～1500℃(例如为1000℃、1200℃、1400℃等)，退火处理在惰性气体的氛围中进行，惰性气体可以为氩气、氪气、氙气中的一种或多种。对所述半导体衬底100进行退火处理可以释放应力，进一步地使得所述侧壁顶角111处圆角化；同时，若上述步骤中对所述侧壁顶角111进行了离子轰击，则退火处理也可以消除离子轰击对所述半导体衬底100造成的损伤。
参见图10所示，填充所述隔离氧化层600于所述沟槽110中之后，采用化学机械抛光工艺对所述隔离氧化层600进行平坦化处理，并停止在所述垫氮化层300的上表面。以去除所述垫氮化层300的顶表面所在平面上方的所述隔离氧化层600，同时也使得所述浅沟槽隔离结构的表面平坦化；以及，去除所述垫氮化层300，以获得所述浅沟槽隔离结构，参见图15、图16。
如图11所示，对浅沟槽隔离结构表面平坦化停留在所述垫氮化层300以后还需要进一步移除所述隔离氧化层600，以调整台阶高度，调整所述隔离氧化层600的台阶高度的方式为用稀氢氟酸（DHF）湿法刻蚀将所述沟槽110内顶部的所述隔离氧化层600去除部分。在本实施例中，在设定好浅沟槽隔离结构的台阶高度E，测量此时所述垫氧化层200和所述垫氮化层300的总厚度F，即可计算出需要被刻蚀掉的所述隔离氧化层600的高度∆H=F-E，本实施例通过湿法刻蚀所述隔离氧化层600，所述隔离氧化层600的刻蚀速率是不变的，因此可以控制刻蚀所述隔离氧化层600的刻蚀时间。
在本发明申请中，注入B离子的方法有两种，具体如下：
第一种，参见图12，利用光阻材料覆盖半导体衬底100的隔离氧化层600及所述垫氮化层300上，形成第二光刻胶层420，通过曝光显影后，仅露出设计为NMOS区域的隔离氧化层600，因为PMOS的STI不需要注入B离子。因此，需要通过光阻材料将PMOS区域全覆盖保护，利用BF2/B注入工艺在NMOS区域的沟槽110内的隔离氧化层600边界处注入B离子，主要是隔离氧化层600靠近沟槽110侧壁以及侧壁顶角111处；注入B离子后去除光阻材料进行下一步工艺。同时也可以看出，如果整个半导体衬底100（或者晶圆wafer）都只设计NMOS晶体管，那么光阻材料只需要覆盖垫氮化层300的上表面即可。
另外，在此种工艺中，在植入B离子之后，去除光阻之前，还可以再次利用稀氢氟酸（DHF）湿法刻蚀，单独调整NMOS的台阶高度到更低，以单独调节NMOS的Idsat（漏极电流）,使得器件的电性更容易达到设计要求。
第二种，参见图13，利用光阻材料覆盖100的隔离氧化层600及所述垫氮化层300半导体衬底100上，形成仅覆盖设计为PMOS区域的第二光刻胶层420，通过曝光显影后，露出NMOS区域的隔离氧化层600和垫氮化层300，利用BF2/B注入工艺在NMOS区域的隔离氧化层600边界处注入B离子。由于NMOS的有源区被垫氮化层300遮挡，基本没有影响，如果注入B离子浓度较多，使得B离子扩散有源区中间的位置，那么后续在采用imp（P-ESDIMP工艺）制备NMOS的基极（PW）时，调整注入B离子浓度进行相应补偿即可。采用此种方式优势是无需采用光刻胶覆盖NMOS区域的垫氮化层300，不足上，在后续工艺制备PW过程中需要补偿调整B离子浓度；因此两种方式根据实际需要进行选择。
需要说明的是，无论采用上述哪一种方式，对于注入B离子使用的光阻材料类型一般不限，可以选用易去除的光阻材料，比如使用抗酸性强的如I-line光阻材料。由于在半导体衬底100上制备的隔离氧化层600是上宽下窄的梯形结构，要想光阻材料对PMOS区域的全覆盖，因此光阻材料需要越过部分隔离氧化层600，覆盖到沟槽110底部边界正上方，具体需要覆盖到如图12、13中的虚线处。
需要说明的是，本发明主要是通过提前对有源区边角（AA corner）沟槽110内隔离氧化层600注入B离子以避免后续NMOS的有源区制备阱区过程中边界处B离子迁移问题，提前注入一定浓度B离子，以便后续制备阱区（well）时，即使AA corner 发生B离子迁移，所剩于B离子浓度依然能够满足电性设计要求，也就是本发明最终需要满足阱区（well）B离子浓度均一。因此，提前注入B离子浓度跟制备阱区（well）时注入B离子浓度有关，提前注入过多的B离子，会使得有源区边界处（主要是AA corner处）B离子浓度大于设计值，因此提前注入的B离子浓度需要控制在一个合适的剂量范围，因此一般范围注入剂量范围为1.5-2.5E13/cm2。具体的可以根据制备NMOS具体类型进行计算，通过实验确定即可。
需要说明的是，所述B离子注入有源区要达到一定深度才有明显的效果，仅仅注入到STI区域效果不明显，一般多数情况下该深度为15-25nm效果比较好，需要强调的是该数值范围并不是绝对值，跟后续制程和工艺相关，比如制备阱区（well）时注入B离子浓度迁移量和迁移影响区域有关，迁移量和迁移影响区域越大，注入深度就需要设置越大。
需要说明的是，参见图14所示，无论上述那种工艺，提前注入B离子过程中，B离子与晶圆轴线具有一个夹角（即tilt角度），该角度称为注入角度；注入角度θ一般为25-40°；该角度也等于离子注入流体流向（图14中箭头方向）与光刻胶侧壁之间的夹角，夹角过小，会使得注入离子方向与沟槽110侧壁（主要是侧壁顶角111）接触面积过小；夹角过大，沟槽110侧壁（主要是侧壁顶角111）会被相对一侧光刻胶阻挡，导致B离子注入效果差，综合考虑25-40°最佳。
参见图14，本发明还提供一种最佳注入角度θ 0的计算方式为为，K1为最小宽度尺寸NMOS的STI CD值，STI CD为浅沟槽隔离结构的极限尺寸，即最小尺寸沟槽110的顶部宽度；K2为光阻层的厚度h1加上浅沟槽隔离结构的凹陷量，如图14所示，在本发明计算方式中，K2实际上半导体衬底100顶部表面与第二光刻胶层420顶部高度差，具体计算公式为K2=h1+h2+h3，h1是第二光刻胶层420厚度，h2是垫氮化层300厚度，h3是垫氧化层200厚度；所述第二光刻胶层420厚度、垫氮化层300厚度及垫氧化层200厚度根据工艺需要可以进行相应调整，示例性的，以某种工艺为例STI CD=6微米，h1=1微米，h2=1.5微米，h3=1.7微米，经过计算最佳注入角度θ 0=35°。
参见图14所示，提前注入B离子过程中，光阻层厚度h1不能过大，过大厚度会阻挡沟槽110侧壁顶角111出B离子注入效果；一般来说所述光阻层的厚度为0.1-1.5微米；最优可以采用0.15微米。
参见图18，值得提到的是，在芯片布局（layout ）设计时，会特别注意NMOS尤其是小width NMOS的poly（多晶硅）方向设计为同一朝向，为了进一步提高B离子注入效率，减少负面影响，B离子注入时，流体方向与多晶硅方向平行，图18示出在晶圆800上通过浅沟槽隔离结构810隔离出一个NMOS的有源区820，第一箭头830为多晶硅方向，第二箭头840为B离子注入方向，第二箭头840在空间上具有两个角度限定，第一个角度限定为与晶圆800的轴线（或法线）夹角，即上述的佳注入角度θ 0；第二个方向限定为与多晶硅方向平行，通过这种限定使得B离子能够快速到达有源区820的corner区域（AA corner）。能减少注入离子量和制程时间，避免无差别注入造成的副作用。
为了进一步降低B离子提前注入副作用，所述B离子根据所需注入浓度分多次注入，如果注入总浓度比较大，必然需要提高注入剂量或者延长注入时间，虽然在其他结构，特别是PMOS区域设置有光阻层，但是长时间大剂量注入，还是会造成负面影响。因此分多次注入能够在满足注入量的前提下减少副作用；如图14所示，B离子注入时，在沟槽110左右两侧分别注入，每个侧面在侧壁不同高度分别注入一次，也就是每个侧壁注入两次，当然每个侧壁也可以注入4次，具体根据需要进行选择。
参见图14和图15所示，对所述沟槽110内的所述隔离氧化层600注入B离子后，利用光阻材料去除剂去除剩余的所述第二光刻胶层420，采用稀氢氟酸（DHF）+磷酸进行湿法刻蚀，移除所述垫氮化层300。通过所述隔离氧化层600的隔离在所述半导体衬底100上形成若干浅沟槽隔离结构以及通过若干所述浅沟槽隔离结构分割的有源区。
参见图16所示，在上述得到所述浅沟槽隔离结构的基础上采用现有技术继续制备阱区710（well）、源极720、漏极730、栅极氧化层740和栅极750得到相应的半导体结构。需要说明的是，本发明制备工艺只针对NMOS晶体管有积极作用，因此本发明技术应用于NMOS半导体结构或者CMOS半导体结构。
参见图17所示，采用现有技术中工艺制备不同尺寸N型晶体管作为对比例，与本发明工艺制备的不同N型晶体管进行测试阈值电压，本发明工艺中除了提前在浅沟槽隔离结构注入B离子浓度以外，其他工艺参数与对比例完全相同，结果如图18所示；图18中，横坐标为有源区尺寸（一般指代宽度），单位为微米，纵坐标为该有源区的N型晶体管的阈值电压（Vt），中间粗虚线为阈值电压的目标值，上虚线、下虚线分别为阈值电压设计的上、下限值，下细实线为本对比例中不同尺寸N型晶体管的阈值电压，上细实线为本发明中不同尺寸N型晶体管的阈值电压；通过图17可以看到，对比例中，大约在有源区尺寸小于5微米起，对比例中阈值电压就已经低于设计值的下限，基本无法使用；并且在0.2微米左右，对比例中阈值电压已经只有设计下限的2/3完全无法使用；采用本发明工艺后，阈值电压基本都在目标值左右，能非常好的满足设计要求。
综上所述，本发明提供了一种半导体结构的制备方法，通过在制备浅沟槽隔离结构过程中的台阶调整之后，移除垫氮化层之前对AA corner注入一定浓度的B离子。意想不到的效果是：使得后续利用该浅沟槽隔离结构分隔的有源区制备N型晶体管时，能够避免有源区AA与STI搭界处的B离子析出至STI中，导致NMOS的阈值电压Vt无法满足设计要求的问题。本发明在沉积隔离氧化层后进行B离子注入相比在线氧化层之后，线氮化层及隔离氧化层填充之前做B离子注入，可以避免光阻显影因STI未填充沟槽而引入的高低落差造成曝光显影失焦而不能准确控制黄光显影的关键尺寸CD问题以及离子注入完成后光阻去除的因为沟槽高低落差沟槽内残留光阻产生defect worse（更多缺陷）而造成STI后续填充效果不好的问题。
以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。
Claims (14)
1.一种浅沟槽隔离结构的制备方法，其特征在于，包括：
提供一半导体衬底，所述半导体衬底上依次形成有垫氧化层和垫氮化层；
对所述垫氮化层、所述垫氧化层和所述半导体衬底进行刻蚀，以形成沟槽，所述沟槽从所述垫氮化层延伸至所述半导体衬底中，沟槽将半导体衬底分割为若干有源区；
依次形成线氧化层和线氮化层于所述沟槽内壁；
形成隔离氧化层于所述沟槽中，且所述隔离氧化层覆盖沟槽及所述垫氮化层；
对所述隔离氧化层进行平坦化处理，以暴露出所述垫氮化层；
通过湿法刻蚀移除部分所述隔离氧化层，以调整隔离氧化层的台阶高度；
对设计为NMOS的有源区的沟槽内隔离氧化层注入B离子，注入到有源区内一定深度；
通过湿法刻蚀移除所述垫氮化层。
2.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：在形成沟槽后，形成线氧化层之前，对沟槽两侧的垫氧化层、垫氮化层进行回刻，使得靠近所述沟槽的侧壁顶部的半导体衬底顶表面暴露，以获得所述沟槽的侧壁顶角，并对侧壁顶角进行圆角处理。
3.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：所述线氮化层为采用炉管方式在沟槽及垫氮化层表面沉积的SiN薄层。
4.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：采用HDP-CVD工艺或者HARP工艺在沟槽内形成隔离氧化层，隔离氧化层的高度高于垫氮化层。
5.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：所述B离子注入有源区的深度为15-25nm。
6.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：注入B离子的方法如下：
利用光阻材料覆盖半导体衬底上，形成光阻层，仅露出设计为NMOS区域的沟槽，利用BF2/B注入工艺在沟槽内隔离氧化层边界处注入B离子。
7.根据权利要求1所述的浅沟槽隔离结构的制备方法，其特征在于：注入B离子的方法如下：
利用光阻材料覆盖半导体衬底上，形成覆盖设计为PMOS区域的光阻层，露出NMOS区域的沟槽和垫氮化层，利用BF2/B注入工艺在沟槽内隔离氧化层边界处注入B离子。
8.根据权利要求6或7所述的浅沟槽隔离结构的制备方法，其特征在于：对设计为NMOS的有源区的沟槽内隔离氧化层注入B离子的剂量为1.5-2.5E13/cm2。
9.根据权利要求6或7所述的浅沟槽隔离结构的制备方法，其特征在于：注入B离子时，注入角度为25-40度。
10. 根据权利要求6或7所述的浅沟槽隔离结构的制备方法，其特征在于：注入B离子时，最佳注入角度θ 0的计算方式为，K1为最小宽度尺寸NMOS的STI CD值，STI CD为浅沟槽隔离结构的极限尺寸；K2为浅沟槽隔离结构的凹陷量加上光阻层的厚度。
11.根据权利要求6或7所述的浅沟槽隔离结构的制备方法，其特征在于：所述B离子根据所需注入浓度分多次注入。
12.根据权利要求6或7所述的浅沟槽隔离结构的制备方法，其特征在于：所述光阻层的厚度为0.1-1微米。
13.一种浅沟槽隔离结构，其特征在于，采用权利要求1-12任意一项所述制备方法对半导体衬底进行处理，以得到所述浅沟槽隔离结构。
14.一种半导体结构的制备方法，其特征在于，在得到权利要求13所述浅沟槽隔离结构的基础上，对有源区进行源区、漏区、沟道和栅极制备，形成NMOS或者PMOS。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410191068.6A CN117747535B (zh) | 2024-02-21 | 浅沟槽隔离结构、半导体结构及制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202410191068.6A CN117747535B (zh) | 2024-02-21 | 浅沟槽隔离结构、半导体结构及制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117747535A true CN117747535A (zh) | 2024-03-22 |
| CN117747535B CN117747535B (zh) | 2024-05-28 |
Family
ID=
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747536A (zh) * | 2024-02-21 | 2024-03-22 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制备方法 |
Citations (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904538A (en) * | 1997-03-24 | 1999-05-18 | Lg Semicon Co., Ltd | Method for developing shallow trench isolation in a semiconductor memory device |
| US6143624A (en) * | 1998-10-14 | 2000-11-07 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with spacer-assisted ion implantation |
| KR20010005210A (ko) * | 1999-06-30 | 2001-01-15 | 윤종용 | 얕은 트렌치 소자분리 방법 |
| KR20020045753A (ko) * | 2000-12-11 | 2002-06-20 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| KR20030050199A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| TW200403772A (en) * | 2002-08-30 | 2004-03-01 | Fujitsu Amd Semiconductor Ltd | Semiconductor device and the manufacturing method thereof |
| US20050012173A1 (en) * | 2003-07-14 | 2005-01-20 | Yi-Ming Sheu | Narrow width effect improvement with photoresist plug process and STI corner ion implantation |
| JP2005159211A (ja) * | 2003-11-28 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20050059703A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR20050069193A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 장치의 소자 분리막 형성 방법 |
| CN101295663A (zh) * | 2007-04-28 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 小尺寸器件的浅沟隔离制作方法 |
| US20080303104A1 (en) * | 2007-06-05 | 2008-12-11 | Chen-Hua Yu | Method of Fabricating Semiconductor Device Isolation Structure |
| KR20090035235A (ko) * | 2007-10-05 | 2009-04-09 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
| KR20090054613A (ko) * | 2007-11-27 | 2009-06-01 | 주식회사 동부하이텍 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20090071792A (ko) * | 2007-12-28 | 2009-07-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| CN101621029A (zh) * | 2008-07-03 | 2010-01-06 | 中芯国际集成电路制造(上海)有限公司 | 有选择的反窄宽度效应的dram单元结构及其生成方法 |
| KR20100003837A (ko) * | 2008-07-02 | 2010-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN101937847A (zh) * | 2009-07-03 | 2011-01-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US20110159651A1 (en) * | 2009-12-24 | 2011-06-30 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| CN104347472A (zh) * | 2013-07-29 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离的制造方法 |
| CN104576501A (zh) * | 2013-10-16 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104835774A (zh) * | 2014-02-08 | 2015-08-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
| CN104934429A (zh) * | 2014-03-20 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存器件及其制备方法 |
| CN106158720A (zh) * | 2015-04-03 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN109524345A (zh) * | 2018-10-19 | 2019-03-26 | 武汉新芯集成电路制造有限公司 | 浅沟槽隔离结构及其制造方法和半导体器件 |
| US20230377999A1 (en) * | 2022-05-17 | 2023-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation method of shallow trench isolation |
| CN117410184A (zh) * | 2023-12-12 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | Nmos晶体管制备方法及nmos晶体管 |
Patent Citations (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5904538A (en) * | 1997-03-24 | 1999-05-18 | Lg Semicon Co., Ltd | Method for developing shallow trench isolation in a semiconductor memory device |
| US6143624A (en) * | 1998-10-14 | 2000-11-07 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with spacer-assisted ion implantation |
| KR20010005210A (ko) * | 1999-06-30 | 2001-01-15 | 윤종용 | 얕은 트렌치 소자분리 방법 |
| KR20020045753A (ko) * | 2000-12-11 | 2002-06-20 | 박종섭 | 반도체 소자의 트랜지스터 제조방법 |
| KR20030050199A (ko) * | 2001-12-18 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| TW200403772A (en) * | 2002-08-30 | 2004-03-01 | Fujitsu Amd Semiconductor Ltd | Semiconductor device and the manufacturing method thereof |
| US20050012173A1 (en) * | 2003-07-14 | 2005-01-20 | Yi-Ming Sheu | Narrow width effect improvement with photoresist plug process and STI corner ion implantation |
| JP2005159211A (ja) * | 2003-11-28 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| KR20050059703A (ko) * | 2003-12-15 | 2005-06-21 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
| KR20050069193A (ko) * | 2003-12-31 | 2005-07-05 | 동부아남반도체 주식회사 | 반도체 장치의 소자 분리막 형성 방법 |
| CN101295663A (zh) * | 2007-04-28 | 2008-10-29 | 中芯国际集成电路制造(上海)有限公司 | 小尺寸器件的浅沟隔离制作方法 |
| US20080303104A1 (en) * | 2007-06-05 | 2008-12-11 | Chen-Hua Yu | Method of Fabricating Semiconductor Device Isolation Structure |
| KR20090035235A (ko) * | 2007-10-05 | 2009-04-09 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
| KR20090054613A (ko) * | 2007-11-27 | 2009-06-01 | 주식회사 동부하이텍 | 반도체 소자의 소자 분리막 형성 방법 |
| KR20090071792A (ko) * | 2007-12-28 | 2009-07-02 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR20100003837A (ko) * | 2008-07-02 | 2010-01-12 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| CN101621029A (zh) * | 2008-07-03 | 2010-01-06 | 中芯国际集成电路制造(上海)有限公司 | 有选择的反窄宽度效应的dram单元结构及其生成方法 |
| CN101937847A (zh) * | 2009-07-03 | 2011-01-05 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制造方法 |
| US20110159651A1 (en) * | 2009-12-24 | 2011-06-30 | Sanyo Electric Co., Ltd. | Method of manufacturing semiconductor device |
| CN104347472A (zh) * | 2013-07-29 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 一种浅沟槽隔离的制造方法 |
| CN104576501A (zh) * | 2013-10-16 | 2015-04-29 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104835774A (zh) * | 2014-02-08 | 2015-08-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制备方法 |
| CN104934429A (zh) * | 2014-03-20 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存器件及其制备方法 |
| CN106158720A (zh) * | 2015-04-03 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| CN109524345A (zh) * | 2018-10-19 | 2019-03-26 | 武汉新芯集成电路制造有限公司 | 浅沟槽隔离结构及其制造方法和半导体器件 |
| US20230377999A1 (en) * | 2022-05-17 | 2023-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Formation method of shallow trench isolation |
| CN117410184A (zh) * | 2023-12-12 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | Nmos晶体管制备方法及nmos晶体管 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117747536A (zh) * | 2024-02-21 | 2024-03-22 | 合肥晶合集成电路股份有限公司 | 一种半导体器件的制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10825690B2 (en) | Semiconductor structures | |
| US7902628B2 (en) | Semiconductor device with trench isolation structure | |
| TW201822297A (zh) | 半導體製程方法 | |
| CN116525614B (zh) | 一种半导体器件及其制作方法 | |
| KR100363558B1 (ko) | 반도체 장치의 트렌치 격리 형성 방법 | |
| CN106952816B (zh) | 鳍式晶体管的形成方法 | |
| KR100583143B1 (ko) | 게이트스페이서를 구비한 반도체 소자의 제조 방법 | |
| US7301207B2 (en) | Semiconductor device capable of threshold voltage adjustment by applying an external voltage | |
| CN117747535B (zh) | 浅沟槽隔离结构、半导体结构及制备方法 | |
| CN117747535A (zh) | 浅沟槽隔离结构、半导体结构及制备方法 | |
| JP2005026662A (ja) | 半導体素子の素子分離膜の形成方法及びそれを用いた半導体素子の製造方法 | |
| KR100580587B1 (ko) | 반도체 장치의 제조 방법 | |
| US7858526B2 (en) | Method of patterning gate electrodes by reducing sidewall angles of a mask layer | |
| US7179735B2 (en) | Method of manufacturing semiconductor device | |
| KR100854217B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100305019B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100501641B1 (ko) | 반도체 소자의 웰 형성방법 | |
| KR100656281B1 (ko) | 디이이디 방식을 이용한 반도체소자의 갭필 방법 | |
| KR20060038620A (ko) | 반도체소자의 제조 방법 | |
| JP2005317736A (ja) | 半導体装置の製造方法 | |
| KR100967673B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| WO2022062373A1 (zh) | 半导体结构的制备方法及半导体结构 | |
| KR100821484B1 (ko) | 반도체 소자 제조 방법 | |
| KR100400277B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR101046376B1 (ko) | 반도체 소자의 소자분리막 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |