KR20020045753A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 반도체 기판상에 패드 산화막과 실리콘 질화막을 차례로 증착하는 단계; 상기 실리콘 질화막 상부에 소자분리막 형성영역을 한정하기 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 절연막 및 패드 산화막을 식각하여 반도체 기판 소정부분을 노출시키는 단계; 상기 노출된 반도체 기판 상에 불순물 이온 주입을 실시하여 접합용량 억제층을 형성하는 단계; 상기 노출된 반도체 기판 소정부분을 식각하여 상기 접합용량 억제층 상부에 트랜치를 형성하는 단계; 상기 트랜치내에 갭필 산화막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막 양측에 있는 반도체 기판의 액티브 영역상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판내 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다. 이에의해, 접합용량을 억제할 수 있다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 보다 구체적으로는, 접합에 따른 소오스/드레인 영역과 기판의 접합용량을 줄일 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
도 1의 단면도는 종래 기술에 따른 반도체 소자의 트랜지스터를 도시한 것으로, 소자분리막(2)에 의하여 필드영역과 액티브 영역이 정의된 반도체 기판(1)에 있어서, 상기 액티브 영역 양측으로 형성된 소오스/드레인 영역(5a, 5b)과, 상기 반도체 기판(1)상에 상기 소오스/드레인 영역(5a, 5b)의 소정부분과 오버랩 되는 게이트 산화막(2) 및 게이트 전극(3)으로 구성되었다.
미설명부호 6은 상기 소오스/드레인 영역(5a, 5b)을 LDD(lightly doped drain)구조로 형성하기 위한 측벽 스페이서이다.
상기와 같은 구조로 형성된 반도체 소자는 게이트 전극(3)에 게이트 전압을 인가함에 따라, 게이트 산화막(2) 아래의 반도체 기판(1) 표면에 채널이 형성됨으로써 소오스영역(5a)과 드레인 영역(5b)이 전기적으로 접속되고, 이와같은 상태에서 소오스/드레인 영역(5a, 5b)에 드레인 전압을 인가함에 따라, 소오스 영역(5a)과 드레인 영역(5b)사이에 전류가 흐르게 된다.
그러나, 종래 기술에 따른 반도체 소자의 트랜지스터 제조방법은 다음과 같은 문제점이 있다.
상기 트랜지스터는 소오스/드레인 영역과 반도체 기판의 PN접합에 따른 접합용량으로 속도특성이 악화되는 문제점이 발생한다.
따라서, 상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 속도특성을향상시킬 수 있는 반도체 소자의 트랜지스트 제조방법을 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 소자의 트랜지스터룰 설명하기 위한 전체 단면도.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 제조공정도.
* 도면의 주요 부분에 대한 부호 설명 *
11 : 반도체 기판 12 : 패드 산화막
13 : 실리콘 질화막 14 : 감광막 패턴
15 : 트랜치 16 : 접착용 산화막
17 : 갭필 옥사이드막 18 : 게이트 절연막
19 : 게이트 전극용 실리콘막 20 : 스페이서
21a, 21b : 소오스/드레인 영역 100 : 접합용량 억제층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은, 반도체 기판상에 패드 산화막과 실리콘 질화막을 차례로 증착하는 단계; 상기 실리콘 질화막 상부에 소자분리막 형성영역을 한정하기 위한 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각장벽으로 하여 상기 절연막 및 패드 산화막을 식각하여 반도체 기판 소정부분을 노출시키는 단계; 상기 노출된 반도체 기판 상에 불순물 이온 주입을 실시하여 접합용량 억제층을 형성하는 단계; 상기 노출된 반도체 기판 소정부분을 식각하여 상기 접합용량 억제층 상부에 트랜치를 형성하는 단계; 상기 트랜치내에 갭필 산화막을 매립하여 소자분리막을 형성하는 단계; 상기 소자분리막 양측에 있는 반도체 기판의 액티브 영역상에 게이트를 형성하는 단계; 및 상기 게이트 양측의 반도체 기판내 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 의거하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
먼저, 도 2a에 도시된 바와같이, 반도체 기판(11)상에 패드산화막(12)과 실리콘 질화막(13)을 차례로 증착한다. 그 다음, 상기 실리콘 질화막(13) 상부에 소자분리 예정영역을 한정하기 위한 감광막 패턴(14)을 형성한다. 이어서, 상기 감광막 패턴(14)을 식각장벽으로 하여 실리콘 질화막(13) 및 패드산화막(12)을 차례로 식각하여 반도체 기판(11) 소정부분을 노출시킨다.
그 다음, 도 2b에 도시된 바와같이, 상기 노출된 반도체 기판(11)상에 불순물 이온주입을 실시하여 접합용량 억제층(100)을 형성한다. 상기 불순물 이온은 바람직하게 산소 이온으로 구성되며, 상기 접합용량 억제층(100)은 이후 형성될 소자분리막보다 더 큰 폭을 갖도록 형성한다. 이어서, 상기 감광막 패턴(14)을 제거한다.
그 다음, 도 2c에 도시된 바와같이, 상기 실리콘 질화막(13) 및 패드산화막(12)를 식각장벽으로 하여 상기 반도체 기판(11)의 소정부분을 식각하여 상기 접합용량 억제층(100) 상부에 트랜치(15)를 형성한다. 이 때, 상기 트랜치(15)는 기존의 트랜치 깊이보다 낮게 형성된다.
이어서, 상기 트랜치(15) 내부에 데미지 억제 및 반도체 기판(11)을 보호하기 위하여 희생산화 공정 및 열산화 공정을 수행한 다음, 이후 형성될 소자분리막과 트랜치(15) 내부의 접착성을 향상시키기 위하여 접착용 산화막(16)을 형성한다.
그 다음, 상기 접착용 산화막(16)이 형성된 트랜치(15)가 매립되도록 갭필 옥사이드막(17)을 매립한 다음, 상기 갭필 옥사이드막(17) 연마 및 상기 실리콘 질화막(13)과 패드산화막(12)을 차례로 제거하여 반도체 소자의 소자분리막을 형성한다.
이어서, 도 2d에 도시된 바와같이, 상기 소자분리막을 포함하는 반도체 기판(11) 전면상에 게이트 절연막(18)과 게이트 전극용 실리콘막(19)을 증착한 다음, 상기 게이트 전극용 실리콘막(19) 상부에 게이트 형성영역을 한정하기 위한 감광막 패턴(미도시)을 형성한다.
그 다음, 상기 감광막 패턴을 식각장벽으로 하여 게이트 전극용 실리콘막(19)과 게이트 절연막(18)을 차례로 패터닝하여 게이트 구조를 형성한다. 이어서, 상기 게이트 구조가 형성된 결과물상에 통상적으로 수행하는 LDD(Lightly doped drain)공정을 수행한다. 즉, 상기 게이트 구조 양측의 반도체 기판(11)상에 저농도 불순물 이온주입을 실시하고, 상기 게이트 구조 양측벽에 스페이서(20) 형성 및 상기 스페이서(20) 양측의 반도체 기판(11)상에 고농도 불순물 이온주입을 실시하여 소오스/드레인(21a, 21b) 영역을 형성한다.
상술한 바와같은 반도체 소자의 트랜지스터는 트랜치의 깊이가 종래의 트랜치 깊이보다 낮아 갭필 옥사이드막의 필링(filling)을 향상시킬 수 있고, 상기 소자분리막의 폭 보다 상기 접합용량 억제층의 폭을 더 크게 형성함으로써, 도 2d에서와 같이, 상기 트랜지스터의 소오서/드레인 영역(21a, 21b)이 형성되었을 때, 상기 접합용량 억제층의 양에 비례하여 접합 커패시턴스도 감소하게 된다.
상기한 바와같은 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 다음과 같은 효과가 있다.
본 발명에 따른 반도체 소자의 트랜지스터는 트랜치의 깊이가 종래의 트랜치 깊이보다 낮아 갭필 옥사이드막의 필링(filling)을 향상시킬 수 있고, 상기 소자분리막의 폭 보다 상기 접합용량 억제층의 폭을 더 크게 형성함으로써, 도 2d에서와같이, 상기 트랜지스터의 소오서/드레인 영역(21a, 21b)이 형성되었을 때, 상기 접합용량 억제층의 양에 비례하여 접합 용량도 감소하게 된다.
따라서, 접합 용량이 감소함에 따라 소자의 속도가 향상되며, DRAM 소자에 적용하는 경우 리프레시(refresh)가 개선될 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위내에서 다양하게 변경하여 실시할 수 있다.
Claims (3)
- 반도체 기판상에 패드 산화막과 실리콘 질화막을 차례로 증착하는 단계;상기 실리콘 질화막 상부에 소자분리막 형성영역을 한정하기 위한 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 식각장벽으로 하여 상기 절연막 및 패드 산화막을 식각하여 반도체 기판 소정부분을 노출시키는 단계;상기 노출된 반도체 기판 상에 불순물 이온 주입을 실시하여 접합용량 억제층을 형성하는 단계;상기 노출된 반도체 기판 소정부분을 식각하여 상기 접합용량 억제층 상부에 트랜치를 형성하는 단계;상기 트랜치내에 갭필 산화막을 매립하여 소자분리막을 형성하는 단계;상기 소자분리막 양측에 있는 반도체 기판의 액티브 영역상에 게이트를 형성하는 단계; 및상기 게이트 양측의 반도체 기판내 소오스/드레인 영역을 형성하는 단계를 포함하여 구성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 불순물 이온은 산소 이온인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1항에 있어서,상기 접합용량 억제층은 상기 소자분리막의 폭보다 더 큰 폭을 갖는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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