KR101194394B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 트랜지스터의 게이트제어력을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스게이트; 상기 리세스게이트 양측 상기 활성영역에 형성된 접합영역; 및 상기 리세스게이트와 전기적으로 연결되고, 상기 활성영역과 상기 소자분리막이 접하는 경계면을 따라 상기 접합영역을 감싸도록 상기 활성영역에 형성된 버티컬게이트를 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 리세스게이트 및 버티컬게이트를 구비함으로써, 문턱전압을 조절하지 않고도 게이트제어력을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 게이트제어력을 향상시킬 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치 예컨대, 디램(DRAM)에서는 트랜지스터(Cell Transistor)의 게이트제어력(Gate Controllability)이 매우 중요하다. 그러나, 최근 반도체 장치의 집적도가 증가함에 따라 단채널효과(Short Channel Effect), 펀치쓰루(Punch Through) 등에 의하여 트랜지스터의 게이트제어력이 급격히 열화되고 있는 실정이다. 트랜지스터의 게이트제어력이 열화되면 캐패시터에 저장된 전하가 트랜지스터를 통해 누설되고, 이로 인하여 디램의 리프레쉬 특성이 급격히 열화되는 문제점이 발생한다.
지금까지는 트랜지스터의 게이트제어력을 확보하기 위하여 문턱전압을 증가시키는 방법을 사용하였다. 구체적으로, 채널영역에 주입되는 문턱전압조절용 불순물의 도핑농도를 조절하거나, 또는 게이트절연막의 두께를 증가시키는 방법으로 셀트랜지스터의 문턱전압을 증가시켰다.
하지만, 문턱전압조절용 불순물은 국부적인 영역(즉, 채널영역)에 주입되기 때문에 그 도핑농도를 조절하기 위한 공정난이도가 매우 높다는 단점이 있다. 또한, 문턱전압조절용 불순물의 도핑농도를 조절하거나, 게이트절연막의 두께를 증가시켜 문턱전압을 높이게 되면 그만큼 트랜지스터의 온전류(또는 동작전류)가 감소하기 때문에 트랜지스터의 동작속도가 저하되는 문제점을 유발한다.
이처럼, 트랜지스터의 문턱전압은 공정난이도와 동작속도 사이에서 트레이트오프(Trade Off) 관계를 갖기 때문에 문턱전압 조절을 통해 트랜지스터의 게이트제어력을 확보하는데 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트랜지스터의 게이트제어력을 확보할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 반도체 장치의 리프레쉬 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스게이트; 상기 리세스게이트 양측 상기 활성영역에 형성된 접합영역; 및 상기 리세스게이트와 전기적으로 연결되고, 상기 활성영역과 상기 소자분리막이 접하는 경계면을 따라 상기 접합영역을 감싸도록 상기 활성영역에 형성된 버티컬게이트를 포함하는 반도체 장치를 제공한다.
또한, 본 발명의 반도체 장치는 상기 접합영역 상에 형성된 에피택셜층을 더 포함할 수 있다. 또한, 본 발명의 반도체 장치는 상기 접합영역과 상기 리세스게이트가 접하는 경계면을 따라 상기 리세스게이트에 형성된 홈; 및 상기 리세스게이트 측벽에 형성되어 상기 홈을 매립하는 게이트스페이서를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴을 형성하는 단계; 상기 소자분리막과 상기 활성영역이 접하는 경계면을 따라 상기 활성영역에 트렌치를 형성하는 단계; 상기 리세스패턴 및 상기 트렌치를 매립하도록 상기 기판 전면에 게이트도전막을 형성하는 단계; 상기 게이트도전막을 선택적으로 식각하여 상기 리세스패턴을 매립하는 리세스게이트를 형성함과 동시에 상기 트렌치를 매립하는 버티컬게이트를 형성하는 단계; 상기 리세스게이트 양측 상기 활성영역에 접합영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 제조방법은 상기 접합영역을 형성하기 이전에, 상기 활성영역 상에 에피택셜층을 형성하는 단계를 더 포함할 수 있다. 또한, 본 발명의 반도체 장치 제조방법은 상기 접합영역을 형성하기 이전에, 상기 활성영역과 상기 리세스게이트가 접하는 경계면을 따라 상기 리세스게이트에 홈을 형성하는 단계; 및 상기 리세스게이트 측벽에 상기 홈을 매립하는 게이트스페이서를 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 리세스게이트 및 버티컬게이트를 구비함으로써, 문턱전압을 조절하지 않고도 게이트제어력을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 버티컬게이트를 구비함으로써, 오프전류를 감소시킴과 동시에 온전류를 증가시킬 수 있는 효과가 있다. 이를 통해, 누설전류를 감소시킴과 동시에 동작속도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 리세스게이트에 형성된 홈에 게이트스페이서가 매립된 구조를 가짐으로써, 리세스게이트와 접합영역 사이의 누설전류를 발생을 방지할 수 있는 효과가 있다.
결과적으로 본 발명은 게이트제어력을 향상시킴과 동시에 누설전류 발생을 억제할 수 있기 때문에 반도체 장치의 리프레쉬 특성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면.
도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 6a 내지 도 6e 및 도 7a 내지 도 7e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정도.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면.
도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 6a 내지 도 6e 및 도 7a 내지 도 7e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 반도체 장치의 집적도가 증가하더라도 트랜지스터의 게이트제어력(Gate Controllability)을 확보하고, 리프레쉬 특성을 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 리세스게이트(Recess Gate, RG)와 게이트제어력을 향상시키기 위하여 리세스게이트 양측에 형성된 접합영역을 감싸고, 리세스게이트와 전기적으로 연결된 버티컬게이트(Vertical Gate, VG)를 구비하는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면이다. 구체적으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 A-A'절취선을 따라 도시한 단면도, 도 1c는 도 1a에 도시된 B-B'절취선을 따라 도시한 단면도, 도 1d는 도 1a에 도시된 C-C'절취선을 따라 도시한 단면도이다.
도 1a 내지 도 1d에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 기판(11)에 형성되어 활성영역(13)을 정의하는 소자분리막(12), 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 리세스게이트(Recess Gate, 101), 리세스게이트(101) 양측 활성영역(13)에 형성된 접합영역(21) 및 리세스게이트(101)와 연결되고 활성영역(13)과 소자분리막(12)이 접하는 경계면을 따라 접합영역(21)을 감싸도록 활성영역(13)에 형성된 버티컬게이트(Vertical Gate, 102)를 포함한다.
리세스게이트(101)는 활성영역(13)에 형성된 제1리세스패턴(14A), 소자분리막(12)에 형성된 제2리세스패턴(14B), 제1 및 제2리세스패턴(14A, 14B)으로 인하여 노출된 활성영역(13) 표면 상에 형성된 제1게이트절연막(15A), 제1 및 제2리세스패턴(14A, 14B)을 매립하고 일부가 기판(11) 위로 돌출된 제1게이트전극(16A) 및 제1게이트전극(16A) 상의 게이트하드마스크막(17)을 포함한다. 아울러, 리세스게이트(101) 측벽에는 게이트스페이서(18)가 형성되어 있다.
한편, 리세스게이트(101)는 매립게이트 형태를 가질 수도 있다. 이 경우에 리세스게이트(101)의 제1게이트전극(16A)은 제1 및 제2리세스패턴(14A, 14B)을 일부 매립하는 형태를 갖고, 게이트하드마스크막(17)은 제1게이트전극(16A) 상에서 나머지 제1 및 제2리세스패턴(14A, 14B)을 매립하는 형태를 가질 수 있다.
제1 및 제2리세스패턴(14A, 14B)은 기판(11) 상부면을 기준으로 서로 동일한 깊이를 갖거나, 또는 제2리세스패턴(14B)이 제1리세스패턴(14A)보다 더 깊을 수 있다. 이때, 도면에 도시된 바와 같이 제2리세스패턴(14B)이 제1리세스패턴(14A)보다 큰 깊이를 갖는 경우에는 채널폭방향(즉, B-B'방향)으로 제1리세스패턴(14A) 아래 활성영역(13)이 돌출된 세들핀(Saddle Fin) 구조를 갖는다. 여기서, 제1 및 제2리세스패턴(14A, 14B)의 깊이가 동일한 경우보다 제2리세스패턴(14B)의 깊이가 제1리세스패턴(14A)의 깊이보다 큰 경우가 활성영역(13)과 제1게이트전극(16A) 사이의 중첩면적(즉, 채널면적)이 더 넓기 때문에 보다 효과적으로 게이트제어력을 향상시킬 수 있다.
리세스게이트(101)와 더불어서 게이트제어력을 향상시키는 역할을 수행하는 버티컬게이트(102)는 소자분리막(12)과 활성영역(13)이 접하는 계면을 따라 접합영역(21)을 감싸는 형태로 활성영역(13)에 형성된 트렌치(20), 트렌치(20) 표면 상에 형성된 제2게이트절연막(15B), 제2게이트절연막(15B) 상에서 트렌치(20)를 일부 매립하는 제2게이트전극(16B) 및 나머지 트렌치(20)를 매립하는 실링막(19)을 포함한다. 이때, 제2게이트전극(16B)은 리세스게이트(101)의 제1게이트전극(16A)과 전기적으로 연결되어 접합영역(21) 아래 활성영역(13)을 감싸는 구조를 갖는다.
버티컬게이트(102)가 형성될 공간을 제공하는 트렌치(20)의 저면은 접합영역(21)의 저면보다 더 낮은것이 바람직하다. 즉, 기판(11) 상부면을 기준으로 상기 트렌치(20)의 깊이는 접합영역(21)의 깊이보다 더 큰 것이 바람직하다. 그리고, 트렌치(20)는 기판(11) 상부면을 기준으로 제1리세스패턴(14A)의 깊이보다는 작은 것이 바람직하다. 이는, 제1리세스패턴(14A)과 트렌치(20) 사이의 접합영역(21) 아래 활성영역(13)을 이용하여 게이트제어력을 향상시키기 위함이다. 이때, 접합영역(21) 아래 활성영역(13)은 리세스게이트(101) 및 버티컬게이트(102)가 감싸는 필라형태(pillar type)를 갖는다.
버티컬게이트(102)는 접합영역(21) 즉, 소스영역 및 드레인영역을 모두 감싸는 구조를 갖거나, 또는 소스영역이나 드레인영역 중 어느 하나만을 감싸는 구조를 가질 수 있다. 만약, 소스영역이나 드레인영역 중 어느 하나만을 감싸는 구조로 버티컬게이트(102)를 형성하는 경우에는 상대적으로 높은 바이어스가 인가되는 드레인영역을 감싸도록 형성하는 것이 바람직하다.
실링막(19)은 공정간 제2게이트전극(16B)을 보호하는 역할을 수행하는 것으로, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 리세스게이트(101) 및 버티컬게이트(102)를 구비함으로써, 문턱전압을 조절하지 않고도 게이트제어력을 향상시킬 수 있다. 또한, 버티컬게이트(102)를 구비함으로써, 오프전류(off current)를 감소시킴과 동시에 온전류(on current)를 증가시킬 수 있으며, 이를 통해 누설전류(leakage current)를 감소시킴과 동시에 동작속도를 증가시킬 수 있다.
또한, 상술한 구조를 갖는 반도체 장치 즉, 트랜지스터를 반도체 메모리 장치 예컨대, 디램(DRAM)의 셀트랜지스터로 적용하면, 셀트랜지스터에 의한 누설을 감소시킬 수 있기 때문에 리프레쉬 특성을 향상시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면이다. 구체적으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 A-A'절취선을 따라 도시한 단면도, 도 2c는 도 2a에 도시된 B-B'절취선을 따라 도시한 단면도, 도 2d는 도 2a에 도시된 C-C'절취선을 따라 도시한 단면도이다. 본 발명의 제2실시예에서는 본 발명의 제1실시예와 동일한 구성에 대하여 동일한 도면부호를 사용하며, 설명의 편의를 위하여 자세한 설명은 생략하기로 한다.
도 2a 내지 도 2d에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 기판(11)에 형성되어 활성영역(13)을 정의하는 소자분리막(12), 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 리세스게이트(Recess Gate, 101), 리세스게이트(101) 양측 활성영역(13)에 형성된 접합영역(21), 접합영역(21) 상에 형성되어 확장된 접합영역(21)으로 작용하는 에피택셜층(22) 및 리세스게이트(101)와 연결되고 활성영역(13)과 소자분리막(12)이 접하는 경계면을 따라 접합영역(21)을 감싸도록 활성영역(13)에 형성된 버티컬게이트(Vertical Gate, 102)를 포함한다. 이때, 버티컬게이트(102)는 접합영역(21) 즉, 소스영역 및 드레인영역을 모두 감싸는 구조를 갖거나, 또는 소스영역이나 드레인영역 중 어느 하나만을 감싸는 구조를 가질 수 있다. 그리고, 에피택셜층(22)은 접합영역(21)과 동일한 도전형의 불순물이 도핑된 것일 수 있다.
여기서, 본 발명의 제2실시예에 따른 반도체 장치는 기본적으로 본 발명의 제1실시예에 따른 반도체 장치와 동일하되, 접합영역(21) 상에 형성된 에피택셜층(22)을 더 구비함으로써, 엘리베이티드 소스/드레인(Elevated Source/Drain, ESD) 구조를 갖는 것이 특징이다. 이를 통해, 본 발명의 제2실시예에 따른 반도체 장치는 기판(11) 상부면을 기준으로 기판(11)에 형성되는 접합영역(21)의 깊이를 감소시켜 버티컬게이트(102)와 활성영역(13)의 중첩면적을 더욱더 증가시킴으로써, 본 발명의 제1실시예보다 게이트제어력을 더욱더 향상시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면이다. 구체적으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 A-A'절취선을 따라 도시한 단면도, 도 3c는 도 3a에 도시된 B-B'절취선을 따라 도시한 단면도, 도 3d는 도 3a에 도시된 C-C'절취선을 따라 도시한 단면도이다. 본 발명의 제3실시예에서는 본 발명의 제1 및 제2실시예와 동일한 구성에 대하여 동일한 도면부호를 사용하며, 설명의 편의를 위하여 자세한 설명은 생략하기로 한다.
도 3a 내지 도 3d에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 장치는 기판(11)에 형성되어 활성영역(13)을 정의하는 소자분리막(12), 활성영역(13)과 소자분리막(12)을 동시에 가로지르는 리세스게이트(Recess Gate, 101), 리세스게이트(101) 양측 활성영역(13)에 형성된 접합영역(21), 접합영역(21)과 리세스게이트(101)가 접하는 경계면을 따라 리세스게이트(101)에 형성된 홈(23), 리세스게이트(101) 측벽에 형성되어 홈(23)을 매립하는 게이트스페이서(18) 및 리세스게이트(101)와 연결되고 활성영역(13)과 소자분리막(12)이 접하는 경계면을 따라 접합영역(21)을 감싸도록 활성영역(13)에 형성된 버티컬게이트(Vertical Gate, 102)를 포함한다. 또한, 도면에 도시하지는 않았지만, 본 발명의 제2실시예와 같이 접합영역(21) 상에 형성된 에피택셜층을 더 포함할 수 있다.
버티컬게이트(102)는 접합영역(21) 즉, 소스영역 및 드레인영역을 모두 감싸는 구조를 갖거나, 또는 소스영역이나 드레인영역 중 어느 하나만을 감싸는 구조를 가질 수 있다. 그리고, 리세스게이트(101)에 형성된 홈(23)은 소스영역 및 드레인영역 사이에 모두 형성되거나, 또는 소스영역이나 드레인영역 중 어느 하나 사이에만 형성된 구조를 가질 수 있다.
본 발명의 제3실시예에 따른 반도체 장치는 기본적으로 본 발명의 제1실시예에 따른 반도체 장치와 동일하되, 리세스게이트(101)와 접합영역(21)이 접하는 경계면을 따라 형성된 홈(23)에 게이트스페이서(18)가 매립된 구조를 갖는 것이 특징이다. 이때, 홈(23)에 매립된 게이트스페이서(18)는 리세스게이트(101)와 접합영역(21) 사이의 간섭에 기인한 누설 예컨대, GIDL(Gate Induced Drain Leakage)을 방지하는 역할을 수행한다. 여기서, 리세스게이트(101)와 접합영역(21) 사이의 간접을 보다 효과적으로 차단하기 위해 기판(11) 상부면을 기준으로 홈(23)의 깊이는 접합영역(21)의 깊이보다 큰 것이 바람직하다.
상술한 구조를 갖는 본 발명의 제3실시예에 따른 반도체 장치는 리세스게이트(101) 및 버티컬게이트(102)를 구비함으로써, 문턱전압을 조절하지 않고도 게이트제어력을 향상시킬 수 있다. 또한, 버티컬게이트(102)를 구비함으로써, 오프전류(off current)를 감소시킴과 동시에 온전류(on current)를 증가시킬 수 있으며, 이를 통해 누설전류(leakage current)를 감소시킴과 동시에 동작속도를 증가시킬 수 있다. 또한, 게이트스페이서(18)가 리세스게이트(101)에 형성된 홈을 매립함으로써, 반도체 장치의 누설전류를 보다 효과적으로 감소시킬 수 있다.
또한, 상술한 구조를 갖는 반도체 장치 즉, 트랜지스터를 반도체 메모리 장치 예컨대, 디램(DRAM)의 셀트랜지스터로 적용하면, 셀트랜지스터에 의한 누설을 감소시킬 수 있기 때문에 리프레쉬 특성을 향상시킬 수 있다.
이하, 도 1a 내지 도 1d에 도시된 구조를 갖는 반도체 장치의 제조방법에 대하여 설명하기로 한다. 후술할 반도체 장치의 제조방법을 통해 도 2a 내지 도 2d 및 도 3a 내지 도 3d에 도시된 구조를 갖는 반도체 장치의 제조방법에 대해서도 본 발명의 기술분야의 통상의 전문가라면 이해할 수 있을 것이다.
도 4a 내지 도 4e, 도 5a 내지 도 5e, 도 6a 내지 도 6e 및 도 7a 내지 도 7e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정도이다. 여기서, 도 4a 내지 도 4e는 평면도, 도 5a 내지 도 5e는 A-A'절취선에 따른 단면도, 도 6a 내지 도 6e는 B-B'절취선에 따른 단면도, 도 7a 내지 도 7e는 C-C'절취선에 따른 단면도이다.
도 4a, 도 5a, 도 6a 및 도 7a에 도시된 바와 같이, 기판(31)에 소자분리막(32)을 형성하여 활성영역(33)을 정의한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation)공정으로 형성할 수 있다.
다음으로, 기판(31)을 선택적으로 식각하여 리세스게이트를 위한 리세스패턴을 형성한다. 이때, 리세스패턴은 활성영역에 형성된 제1리세스패턴(34A)과 소자분리막(32)에 형성된 제2리세스패턴(34A, 34B)을 포함할 수 있다. 제1 및 제2리세스패턴(34A, 34B)은 기판(31) 상부면을 기준으로 서로 동일한 깊이를 갖도록 형성하거나, 또는 제2리세스패턴(34B)의 깊이가 제1리세스패턴(34A)의 깊이보다 더 크게 형성할 수 있다. 참고로, 제2리세스패턴(34B)의 깊이를 제1리세스패턴(34A)의 깊이보다 더 크게 형성하면, 이들이 깊이가 동일한 경우보다 리세스게이트의 게이트제어력을 향상시킬 수 있다.
도 4b, 도 5b, 도 6b 및 도 7b에 도시된 바와 같이, 활성영역(33)과 소자분리막(32)이 접하는 경계면을 따라 활성영역(33)을 선택적으로 식각하여 트렌치(35)를 형성한다. 트렌치(35)는 버티컬게이트가 형성될 공간을 제공하기 위한 것으로, 제1 및 제2리세스패턴(34A, 34B)을 기준으로 일측에만 형성하거나, 또는 양측 모두에 형성할 수 있다. 그리고, 기판(31) 상부면을 기준으로 트렌치(35)의 깊이는 제1리세스패턴(34A)의 깊이보다 작게 형성한다.
도 4c, 도 5c, 도 6c 및 도 7c에 도시된 바와 같이, 트렌치(35), 제1 및 제2리세스패턴(34A, 34B)를 포함한 활성영역(33) 표면 상에 게이트절연막(36)을 형성한다. 게이트절연막(36)은 열산화법(Thermal oxidation)으로 사용하여 산화막 예컨대, 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 트렌치(35), 제1 및 제2리세스패턴(34A, 34B)를 매립하도록 기판(31) 전면에 게이트도전막(37)을 형성한다. 게이트도전막(37)은 실리콘막 또는 금속성막으로 이루어진 단일막으로 형성하거나, 또는 실리콘막과 금속성막이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트도전막(37) 상에 게이트하드마스크막(38)을 형성한다. 게이트하드마스크막(38)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성할 수 있다.
도 4d, 도 5d, 도 6d 및 도 7d에 도시된 바와 같이, 게이트하드마스크막(38), 게이트도전막(37) 및 게이트절연막(36)을 선택적으로 식각하여 제1 및 제2리세스패턴(34A, 34B)을 매립하는 리세스게이트(201)를 형성함과 동시에 트렌치(35)를 매립하는 버티컬게이트(202)를 형성한다. 이때, 버티컬게이트(202)는 트렌치(35)를 일부 매립하는 구조를 갖도록 형성한다. 이는 후속 공정간 버티컬게이트(202)를 보호하는 실링막이 형성될 공간을 제공하기 위함이다.
리세스게이트(201)는 활성영역(33)과 소자분리막(32)을 동시에 가로지르는 라인패턴으로 활성영역(33)에 형성된 제1리세스패턴(34A), 소자분리막(32)에 형성된 제2리세스패턴(34B), 제1 및 제2리세스패턴(34A, 34B)으로 인하여 노출된 활성영역(33) 표면 상에 형성된 제1게이트절연막(36A), 제1 및 제2리세스패턴(34A, 34B)을 매립하고 일부가 기판(31) 위로 돌출된 제1게이트전극(37A) 및 제1게이트전극(37A) 상의 게이트하드마스크막(38)을 포함한다.
버티컬게이트(202)는 소자분리막(32)과 활성영역(33)이 접하는 계면을 따라 활성영역(33)을 감싸는 형태로 활성영역(33)에 형성된 트렌치(35), 트렌치(35) 표면 상에 형성된 제2게이트절연막(36B) 및 제2게이트절연막(36B) 상에서 트렌치(35)를 일부 매립하는 제2게이트전극(37B)을 포함한다. 이때, 제2게이트전극(37B)은 리세스게이트(201)의 제1게이트전극(37A)과 전기적으로 연결되어 있다.
도 4e, 도 5e, 도 6e 및 도 7e에 도시된 바와 같이, 리세스게이트(201) 및 버티컬게이트(202)를 포함한 구조물 표면을 따라 절연막을 형성한 후에 전면식각공정을 실시하여 리세스게이트(201) 측벽에 게이트스페이서(39A)를 형성함과 동시에 버티컬게이트(202) 상에 나머지 트렌치(35)를 매립하는 실링막(39B)을 형성한다.
다음으로, 리세스게이트(201) 및 버티컬게이트(202)에 의하여 노출된 활성영역(33)에 불순물을 이온주입하여 접합영역(40) 즉, 소스영역 및 드레인영역을 형성한다. 이때, 기판(31) 상부면을 기준으로 트렌치(35)의 깊이보다 접합영역(40)의 깊이가 더 낮도록 형성한다.
상술한 일련의 공정과정을 통해 도 1a 내지 도 1d에 도시된 구조를 갖는 반도체 장치를 완성할 수 있다. 참고로, 도 2a 내지 도 2d에 도시된 구조를 갖는 반도체 장치는 접합영역(40)을 형성하기 이전에 선택적 에피택셜 성장법을 사용하여 노출된 활성영역(33) 상에 에피택셜층을 형성한 이후에, 에피택셜층에 불순물 이온주입 및 열처리공정을 실시하는 일련의 공정과정을 통해 형성할 수 있다. 그리고, 도 3a 내지 도 3d에 도시된 구조를 갖는 반도체 장치는 리세스게이트(201) 형성공정시 제1 및 제2리세스패턴(34A, 34B)보다 작은 선폭을 갖는 마스크를 사용하여 홈을 형성하고, 게이트스페이서(39A)가 홈을 매립하도록 형성하는 일련의 공정과정을 통해 형성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 기판 12 : 소자분리막
13 : 활성영역 14A : 제1리세스패턴
14B : 제2리세스패턴 15A : 제1게이트절연막
15B : 제2게이트절연막 16A : 제1게이트전극
16B : 제2게이트전극 17 : 게이트하드마스크막
18 : 게이트스페이서 19 : 실링막
20 : 트렌치 21 : 접합영역
22 : 에피택셜층 23 : 홈
101 : 리세스게이트 102 : 버티컬게이트
13 : 활성영역 14A : 제1리세스패턴
14B : 제2리세스패턴 15A : 제1게이트절연막
15B : 제2게이트절연막 16A : 제1게이트전극
16B : 제2게이트전극 17 : 게이트하드마스크막
18 : 게이트스페이서 19 : 실링막
20 : 트렌치 21 : 접합영역
22 : 에피택셜층 23 : 홈
101 : 리세스게이트 102 : 버티컬게이트
Claims (24)
- 기판에 형성되어 활성영역을 정의하는 소자분리막;
상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스게이트;
상기 리세스게이트 양측 상기 활성영역에 형성된 접합영역; 및
상기 리세스게이트와 전기적으로 연결되고, 상기 활성영역과 상기 소자분리막이 접하는 경계면을 따라 상기 접합영역을 감싸도록 상기 활성영역에 형성된 버티컬게이트
를 포함하는 반도체 장치.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 접합영역 상에 형성된 에피택셜층을 더 포함하는 반도체 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항 또는 제2항에 있어서,
상기 접합영역과 상기 리세스게이트가 접하는 경계면을 따라 상기 리세스게이트에 형성된 홈; 및
상기 리세스게이트 측벽에 형성되어 상기 홈을 매립하는 게이트스페이서
를 더 포함하는 반도체 장치. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,
상기 홈의 깊이는 상기 접합영역의 깊이보다 큰 반도체 장치.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4항에 있어서,
상기 홈은 상기 리세스게이트 일측에만 형성되거나, 또는 상기 리세스게이트 양측에 형성된 반도체 장치.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 버티컬게이트는 상기 리세스게이트 일측 접합영역만을 감싸거나, 또는 상기 리세스게이트 양측 접합영역을 모두 감싸는 반도체 장치.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 리세스게이트는,
상기 활성영역에 형성된 제1리세스패턴;
상기 소자분리막에 형성된 제2리세스패턴;
상기 제1 및 제2리세스패턴을 매립하는 게이트전극; 및
상기 제1 및 제2리세스패턴과 상기 게이트전극 사이에 개재된 게이트절연막
을 포함하는 반도체 장치.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,
상기 제1 및 제2리세스패턴은 서로 동일한 깊이를 갖거나, 또는 상기 제2리세스패턴의 깊이가 상기 제1리세스패턴의 깊이보다 큰 반도체 장치.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,
상기 제1리세스패턴은 벌브형 리세스패턴을 포함하는 반도체 장치.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제7항에 있어서,
상기 게이트전극은 상기 제1 및 제2리세스패턴을 일부 매립하는 형태를 갖거나, 또는 상기 제1 및 제2리세스패턴을 매립하고 일부가 상기 기판 위로 돌출된 형태를 갖는 반도체 장치.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 버티컬게이트는,
상기 활성영역과 상기 소자분리막이 접하는 경계면을 따라 상기 활성영역에 형성된 트렌치;
상기 트렌치 표면 상에 형성된 게이트절연막;
상기 트렌치를 일부 매립하는 게이트전극; 및
상기 게이트전극 상에서 나머지 상기 트렌치를 매립하는 실링막
을 포함하는 반도체 장치.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서,
상기 트렌치의 깊이는 상기 접합영역의 깊이보다 큰 반도체 장치.
- 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
상기 기판을 선택적으로 식각하여 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴을 형성하는 단계;
상기 소자분리막과 상기 활성영역이 접하는 경계면을 따라 상기 활성영역에 트렌치를 형성하는 단계;
상기 리세스패턴 및 상기 트렌치를 매립하도록 상기 기판 전면에 게이트도전막을 형성하는 단계;
상기 게이트도전막을 선택적으로 식각하여 상기 리세스패턴을 매립하는 리세스게이트를 형성함과 동시에 상기 리세스게이트와 전기적으로 연결되어 상기 트렌치를 매립하는 버티컬게이트를 형성하는 단계; 및
상기 리세스게이트 양측 상기 활성영역에 접합영역을 형성하되, 상기 접합영역을 상기 버티컬게이트가 감싸는 형태를 갖도록 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 접합영역을 형성하기 이전에,
상기 활성영역 상에 에피택셜층을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제13항 또는 제14항에 있어서,
상기 접합영역을 형성하기 이전에,
상기 활성영역과 상기 리세스게이트가 접하는 경계면을 따라 상기 리세스게이트에 홈을 형성하는 단계; 및
상기 리세스게이트 측벽에 상기 홈을 매립하는 게이트스페이서를 형성하는 단계
를 더 포함하는 반도체 장치 제조방법. - 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제15항에 있어서,
상기 홈의 깊이는 상기 접합영역의 깊이보다 크게 형성하는 반도체 장치 제조방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제15항에 있어서,
상기 홈은 상기 리세스게이트 일측에만 형성하거나, 또는 상기 리세스게이트 양측에 형성하는 반도체 장치 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 리세스패턴은 상기 활성영역에 형성된 제1리세스패턴과 상기 소자분리막에 형성된 제2리세스패턴을 포함하고, 상기 제1 및 제2리세스패턴을 서로 동일한 깊이를 갖도록 형성하거나, 또는 상기 제2리세스패턴의 깊이가 상기 제1리세스패턴의 깊이보다 크게 형성하는 반도체 장치 제조방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,
상기 제1리세스패턴은 벌브형 리세스패턴을 포함하는 반도체 장치 제조방법. - 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 리세스게이트를 형성하는 단계는,
상기 게이트도전막이 상기 리세스패턴을 일부 매립하도록 형성하거나, 또는 상기 게이트도전막이 상기 리세스패턴을 매립하고 일부가 상기 기판 위로 돌출되도록 형성하는 반도체 장치 제조방법.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 트렌치는 상기 리세스패턴과 연결되도록 형성하는 반도체 장치 제조방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 트렌치는 상기 리세스패턴 일측에만 형성하거나, 또는 상기 리세스패턴 양측에 형성하는 반도체 장치 제조방법.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 트렌치의 깊이가 상기 리세스패턴의 깊이보다 작게 형성하는 반도체 장치 제조방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 접합영역의 깊이는 상기 트렌치의 깊이보다 작게 형성하는 반도체 장치 제조방법.
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| KR1020100105883A KR101194394B1 (ko) | 2010-10-28 | 2010-10-28 | 반도체 장치 및 그 제조방법 |
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