KR101006530B1 - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자는, 게이트 형성 영역에 볼 형상의 제1홈과 상기 제1홈 아래에 배치된 제2홈을 포함하는 리세스부가 형성된 반도체 기판; 상기 반도체 기판 내에 상기 리세스부가 형성된 게이트 형성 영역의 측면을 노출시키도록 형성된 소자분리막; 상기 리세스부 표면 및 노출된 게이트 형성 영역의 측면 상에 형성되며, 상기 리세스부의 제1홈 상의 두께가 그 이외 부분 보다 두꺼운 게이트절연막; 및 상기 게이트절연막이 형성된 리세스부 및 노출된 게이트 형성 영역의 측면 상에 형성된 게이트;를 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, GIDL(Gate Induced Drain Leakage)를 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 기존의 평면(planar)형 채널 구조로는 소망하는 문턱전압(Vt) 타겟을 구현함에 한계에 부딪히게 되는 등 상기 고집적화에 따른 제반 문제점들을 극복하는데 한계점에 이르게 되었다. 이에, 유효 채널 길이(Effective Channel Length)를 확보할 수 있는 3차원 구조의 채널을 갖는 반도체 소자에 대한 연구가 활발하게 진행되고 있으며, 이러한 연구의 결과로 리세스 채널을 갖는 반도체 소자 및 돌출 채널을 갖는 반도체 소자가 제안되었고, 더 나아가, 상기 리세스 채널 구조와 돌출 채널 구조를 결합시킨 새들 핀(Saddle Fin) 형태의 채널을 갖는 반도체 소자가 제안되었다.
상기 새들 핀 형태의 채널을 갖는 반도체 소자는, 도시하지 않았지만, 활성영역에서의 게이트 형성 영역이 제1깊이로 리세스되고, 상기 게이트 형성 영역에 연장하는 소자분리막 부분이 상기 제1깊이로 리세스된 게이트 형성 영역의 측면을 노출시키도록 상기 제1깊이 보다 깊은 제2깊이로 리세스된 구조를 갖는다.
이러한 새들 핀 형태의 채널을 갖는 반도체 소자는, 평면형 채널을 갖는 기존의 반도체 소자와 비교해서, 유효 채널 길이가 증가되어 소망하는 문턱전압을 확보할 수 있으며, 또한, 유효 채널 폭이 증가되어 향상된 전류 구동 특성을 갖는다.
그러나, 상기 새들 핀 형태의 채널을 갖는 반도체 소자는, 게이트가 채널 영역을 감싸는 구조인 것과 관련하여, 특성 측면에서 신뢰성이 확보된 리세스 채널을 갖는 반도체 소자와 비교해서 문턱전압 드롭(Vt drop) 현상이 발생하는 문제가 있다. 또한, 이러한 문제를 보완하기 위해서는 채널에의 보론 농도를 높게 해야 하지만, 이렇게 되면, 접합 영역의 전계가 증가하여 접합 누설이 증가됨으로써 리프레쉬(Reflesh) 특성이 열화된다.
게다가, 상기 새들 핀 형태의 채널을 갖는 반도체 소자는, 도시하고 설명하지 않았지만, 채널 영역으로 흐르는 오프 누설(off leakage)을 감소시키기 위한 목적으로 실리콘 격자 방향에 관계없이 산화막 성장이 균일하게 이루어지는 래디컬 게이트 산화 방식(Radical Gate Oxidation scheme)을 진행해서 구현된다. 그런데, 이렇게 되면, 접합 영역과 게이트 간의 오버랩 영역에서 GIDL(Gate Induced Drain Leakage) 전류가 증가된다. 한편, 상기 래디컬 게이트 산화 방식 대신에 기존의 건식 산화 방식(Dry Oxidation scheme)을 이용하는 경우에는 서브스레숄드 슬로프(Subthreshold slope) 및 DIBL(Drain Induced Barrier Lowering)의 열화가 초래되어 오프 누설 증가 및 리플레쉬 특성의 열화가 초래된다.
결국, 종래의 새들 핀 형태의 채널을 갖는 반도체 소자는 상기의 이유들로 인해 보유 시간(Retention Time)이 리세스 채널 구조를 갖는 반도체 소자에 비해 취약한 특성을 보인다.
본 발명은 리프레쉬 특성 열화를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 GIDL을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
게다가, 본 발명은 보유 시간을 증가시킬 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 반도체 소자는, 게이트 형성 영역에 볼 형상의 제1홈과 상기 제1홈 아래에 배치된 제2홈을 포함하는 리세스부가 형성된 반도체 기판; 상기 반도체 기판 내에 상기 리세스부가 형성된 게이트 형성 영역의 측면을 노출시키도록 형성된 소자분리막; 상기 리세스부 표면 및 노출된 게이트 형성 영역의 측면 상에 형성되며, 상기 리세스부의 제1홈 상의 두께가 그 이외 부분 보다 두꺼운 게이트절연막; 및 상기 게이트절연막이 형성된 리세스부 및 노출된 게이트 형성 영역의 측면 상에 형성된 게이트;를 포함한다.
상기 소자분리막은 인접하는 게이트 형성 영역들 사이 부분이 상기 리세스된 게이트 형성 영역이 돌출되도록 리세스된 구조를 갖는다.
상기 리세스부의 제1홈 표면 상에 형성된 게이트절연막은 이중막 구조를 갖는다.
상기 이중막 구조의 게이트절연막은, 상기 제1홈 표면 상에 형성된 제1절연막과 상기 제1절연막 상에 형성된 제2절연막을 포함한다.
상기 리세스부의 제2홈 표면 상에 형성된 게이트절연막은 단일막 구조를 갖는다.
상기 게이트는, 상기 게이트절연막이 형성된 리세스부 상에 형성된 제1도전막과, 상기 제1도전막 상에 형성된 제2도전막 및 상기 제2도전막 상에 형성된 하드마스크막의 적층 구조를 갖는다.
상기 제1도전막은 폴리실리콘막을 포함한다.
상기 제2도전막은 금속계막을 포함한다.
상기 하드마스크막은 질화막을 포함한다.
또한, 본 발명에 따른 반도체 소자는, 상기 게이트의 양측 벽에 형성된 스페이서를 더 포함한다.
게다가, 본 발명에 따른 반도체 소자는, 상기 게이트 양측의 활성 영역 표면 내에 형성된 접합 영역을 더 포함한다.
다른 견지에서, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계; 상기 활성영역에서의 게이트 형성 영역에 볼 형상을 갖는 제1홈을 형성하는 단계; 상기 제1홈의 표면 상에 제1절연막을 형성하는 단계; 상기 제1홈 저면의 제1절연막 및 그 아래의 활성영역을 식각하여 제2홈을 형성해서 리세스부를 형성하는 단계; 상기 리세스부가 형성된 게이트 형성 영역의 측면이 노출되도록 상기 소자분리막을 식각하는 단계; 상기 제1 절연막을 포함한 리세스부의 표면 상에 제2절연막을 형성해서 상기 제1절연막과 제2절연막을 포함하는 게이트절연막을 형성하는 단계; 및 상기 게이트절연막이 형성된 리세스부 및 노출된 게이트 형성 영역의 측면 상에 게이트를 형성하는 단계;를 포함한다.
상기 볼 형상을 갖는 제1홈을 형성하는 단계는, 상기 소자분리막이 형성된 반도체 기판 상에 활성영역의 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계; 및 상기 리세스 마스크로부터 노출된 활성영역의 게이트 형성 영역을 등방성 식각하는 단계;를 포함한다.
상기 리세스 마스크는 산화막과 질화막의 적층 구조로 형성한다.
상기 제1절연막은 래디컬 산화 공정으로 형성한다.
상기 제2절연막은 래디컬 산화 공정으로 형성한다.
상기 게이트는 상기 게이트절연막이 형성된 리세스부 상에 형성된 제1도전막과, 상기 제1도전막 상에 형성된 제2도전막 및 상기 제2도전막 상에 형성된 하드마스크막의 적층 구조로 형성한다.
상기 제1도전막은 폴리실리콘막으로 형성한다.
상기 제2도전막은 금속계막으로 형성한다.
상기 하드마스크막은 질화막으로 형성한다.
본 발명에 따른 반도체 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 상기 게이트 양 측벽에 스페이서를 형성하는 단계를 더 포함한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 상기 게이트를 형성하는 단계 후, 상기 게이트 양측의 활성 영역 표면 내에 접합 영역을 형성하는 단계를 더 포함한다.
본 발명은 리세스시킬 반도체 기판 부분을 1차로 등방성 식각하여 홈의 상단부를 볼 형태로 형성한 후, 상기 볼 형태로 식각된 홈의 측벽 상에 게이트 산화막의 형성 전에 예비 산화막을 형성함, 이후, 게이트 산화막을 형성한다.
이에 따라, 본 발명에 따른 반도체 소자는 접합 영역과 게이트간 오버랩되는 게이트 산화막의 두께를 충분히 증가시킬 수 있으므로, GIDL 전류를 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이고, 도 2a 및 도 2b는 도 1의 X-X'선 및 Y-Y'선에 따라 절단하여 도시한 단면도이다.
도시된 바와 같이, 반도체 기판(100) 내에 활성영역(102)을 한정하는 소자분리막(104)이 형성되어 있으며, 상기 활성영역(102)에서의 게이트 형성 영역에는 제1깊이로 제1리세스부(R1)가 형성되어 있고, 상기 게이트 형성 영역에 연장하는 소자분리막(204) 부분에는 상기 제1깊이로 리세스된 게이트 형성 영역의 측면이 노출되도록, 즉, 새들 핀 형태의 채널이 얻어지도록 상기 제1깊이 보다 깊은 제2깊이로 제2리세스부(R2)가 형성되어 있다. 상기 제1리세스부(R1)는, 반도체 기판(100)의 표면에 형성되며 볼 형상의 프로파일을 갖는 제1홈(H1)과, 상기 제1홈(H1)의 아래로 연장하며 버티컬 형상의 프로파일을 갖는 제2홈(H2)을 포함한다.
상기 제1리세스부(R1)가 형성된 활성영역(102)의 게이트 형성 영역 및 이에 연장하는 제2리세스부(R2)가 형성된 소자분리막(104) 부분 상에 게이트(130)가 형성되어 있으며, 상기 게이트(130)의 양측벽 상에는 게이트 스페이서(128)가 형성되어 있고, 상기 게이트 스페이서(128)를 포함한 게이트(130) 양측의 활성영역 부분 내에 접합 영역(132)이 형성되어 있다.
여기서, 상기 게이트(130)는 게이트절연막(120)과 폴리실리콘 재질의 제1게이트도전막(122), 텅스텐과 같은 금속계 재질의 제2게이트도전막(124) 및 질화막 재질의 하드마스크막(126)이 적층된 구조를 갖는다. 또한, 상기 게이트(130)는 전체적으로는 상기 활성영역(102) 및 소자분리막(104)을 가로지는 라인 형태로 형성되며, 상기 제1리세스부(R1)를 포함하는 활성영역(102) 상에서는 리세스된 게이트 형성 영역의 저부 측면을 감싸는 형태, 즉, 새들 핀 게이트의 형태로 형성된다.
상기 게이트절연막(120)은 볼 형상의 제1홈(H1) 표면에 형성된 제1절연막(112)과 상기 제1절연막(112) 및 제2홈(H2)의 표면 상에 형성된 제2절연막(114)을 포함한다. 따라서, 상기 제1홈(H1) 상에 형성되는 게이트절연막(120) 부분은 상기 제1절연막(112)과 제2절연막(114)을 포함하는 이중막 구조를 가지며, 상기 제2홈(H2) 상에 형성되는 게이트절연막(120) 부분은 제2절연막(114)만을 포함하는 단일막 구조를 갖는다.
이와 같은 본 발명에 따른 반도체 소자는, 접합 영역과 오버랩되는 게이트절 연막 부분이 이중막 구조를 갖는 것으로 인해 종래 보다 증가된 두께를 갖기 때문에 감소된 GIDL 특성을 갖는다.
따라서, 본 발명에 따른 반도체 소자는 GIDL의 감소를 통해 증가된 보유 시간(Retention Time)을 가지며, 결과적으로, 향상된 리플레쉬(Refresh) 특성을 갖는다.
한편, 본 발명에 따른 반도체 소자는 기존의 새들 핀 게이트를 갖는 반도체 소자와 동일한 동작 특성을 갖는다. 구체적으로, 상기 새들 핀 게이트의 제어 능력(controllability)은 채널을 감싸고 있는 게이트절연막 두께가 좌우하는데, 본 발명에 따른 반도체 소자의 경우, 제1리세스부의 저부를 감싸는 게이트절연막 부분은 제2절연막의 단일막 구조로 종래 단일막 구조의 게이트절연막과 동일한 두께를 갖기 때문에, 기존의 새들 핀 게이트를 갖는 반도체 소자와 동일한 동작 특성을 갖게 된다.
이하에서는 전술한 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도 3a 내지 도 3e 및 도 4a 내지 도 4e를 참조하여 상세하게 설명하도록 한다. 여기서, 도 3a 내지 도 3e는 도 1의 X-X'선에 대응하는 공정별 단면도이고, 도 4a 내지 도 4e는 도 1의 Y-Y'선에 대응하는 공정별 단면도이다.
도 3a 및 도 4a를 참조하면, 벌크 실리콘으로 이루어진 반도체 기판(100) 내에 활성영역(102)을 한정하는 소자분리막(104)을 형성한다. 상기 소자분리막(204)은, 예를 들어, STI(Shallow Trench Isolation) 공정에 따라 트렌치 내에 산화막을 매립시켜 형성한다. 상기 소자분리막(104)을 포함한 반도체 기판(100) 상에 리세스 마스크 물질로서 산화막(106)과 질화막(108)을 차례로 형성한다.
도 3b 및 도 4b를 참조하면, 상기 질화막(108)과 산화막(106)을 식각하여 활성영역(102)에서의 게이트 형성 영역을 노출시키는 리세스 마스크(110)를 형성한다. 상기 노출된 활성영역(102)에서의 게이트 형성 영역을 등방성 식각하여 볼 형상의 프로파일을 갖는 제1홈(H1)을 형성한다. 여기서, 상기 제1홈(H1)을 등방성 식각을 통해 볼 형상의 프로파일을 갖도록 하는 것은, 이후에 자세하게 설명되겠지만, 후속하는 제2홈을 형성하기 위한 식각 공정에서 상기 제1홈(H1)의 측벽 상에 형성된 산화막 재질의 제1절연막을 보호하기 위해서이다.
도 3c 및 도 4c를 참조하면, 상기 볼 형상의 프로파일을 갖는 제1홈(H1)이 형성된 반도체 기판(100)의 결과물에 대해 예비 게이트 산화(pre gate oxidation) 공정을 진행해서 상기 제1홈(H1)의 표면에 산화막 재질의 제1절연막(112)을 형성한다.
도 3d 및 도 4d를 참조하면, 상기 제1절연막(112)이 형성된 기판(100)의 결과물에 대해, 예를 들어, 에치백 공정을 진행해서 상기 제1절연막(112)의 일부분을 제거한다. 이때, 전술한 바와 같이, 상기 제1홈(H1)이 볼 형상의 프로파일을 갖고 있는 것과 관련해서, 상기 제1홈(H1)의 저면 상에 형성된 제1절연막(112) 부분은 제거되는 반면, 상기 제1홈(H1)의 측벽 상에 형성된 제1절연막(112) 부분은 상기 리세스 마스크(110)에 의해 보호되어 제거되지 않고 잔류된다.
계속해서, 상기 제1절연막(112)이 제거되어 노출된 상기 제1홈(H1)의 저면 아래의 게이트 형성 영역 부분을 식각하여 버티컬 형상의 프로파일을 갖는 제2 홈(H2)을 형성하고, 이를 통해, 상기 활성영역(102)에서의 게이트 형성 영역에 상기 제1홈(H1)과 이에 연장하는 제2홈(H2)을 포함하는 제1리세스부(R1)를 형성한다. 이와 동시에, 상기 활성영역(102)에서의 게이트 형성 영역에 연장하는 소자분리막(104) 부분을 식각하여 상기 활성영역(102)에서의 게이트 형성 영역에 연장하는 소자분리막(104) 부분에 상기 제1리세스부(R1) 보다 깊은 제2깊이를 갖는 제2리세스부(R2)를 형성한다.
도 3e 및 도 4e를 참조하면, 상기 질화막 및 산화막의 적층 패턴으로 이루어진 리세스 마스크를 제거한다. 그런다음, 상기 리세스 마스크가 제거된 기판(100)의 결과물에 대해 게이트 산화 공정을 진행해서 상기 제1리세스부(R1)에서의 제1홈(H1)의 측벽 상에 형성된 제1절연막(112) 및 상기 제2홈(H2)의 표면 상에 산화막 재질의 제2절연막(114)을 형성하고, 이를 통해, 상기 제1절연막(112)과 제2절연막(114)을 포함하는 게이트절연막(120)을 형성한다.
여기서, 상기 게이트절연막(120)은 상기 제1홈(H1)의 측벽 상에서는 제1절연막(112)과 제2절연막(114)의 이중막 구조를 갖는 반면, 상기 제2홈(H2)의 표면 상에서는 제2절연막(114)의 단일막 구조를 갖는다.
도 3f 및 도 4f를 참조하면, 상기 게이트절연막(120) 상에 상기 제1 및 제2 리세스부(R1, R2)를 매립하도록, 예를 들어, 폴리실리콘막으로 이루어진 제1게이트도전막(122)을 형성하고, 상기 제1게이트절연막(122) 상에, 예를 들어, 금속계막으로 이루어진 제2게이트도전막(124)을 형성하며, 연이어 상기 제2게이트도전막(124) 상에 질화막으로 이루어진 하드마스크막(126)을 형성한다. 그런다음, 상기 하드마 스크막(126), 제2게이트도전막(124), 제1게이트도전막(122) 및 게이트절연막(120)을 식각하여 게이트(130)를 형성한다. 상기 게이트(130)는 전체적으로는 활성영역(102)에서의 게이트 형성 영역 및 이에 연장하는 소자분리막(104) 부분을 가로지르는 라인 타입으로 형성됨과 아울러 상기 활성영역(102)에서는 제1리세스부(R1)의 저면 측부를 감싸는 새들 핀 게이트의 형태로 형성된다.
계속해서, 상기 게이트(130)의 양측벽 상에 스페이서(128)를 형성한다. 상기 스페이서(128)는, 예를 들어, 질화막 재질로 형성하며, 경우에 따라서는 산화막의 단일막, 또는, 산화막과 질화막의 적층막으로도 형성 가능하다.
이후, 도시하지는 않았으나, 랜딩플러그 형성 공정을 포함하는 공지된 일련의 후속 공정들을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 및 도 2b는 도 1의 X-X'선 및 Y-Y'선에 따라 절단하여 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도 1의 X-X'선에 대응하는 공정별 단면도이다.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도 1의 Y-Y'선에 대응하는 공정별 단면도이다.
Claims (22)
- 게이트 형성 영역에 볼 형상의 제1홈과 상기 제1홈 아래에 배치된 제2홈을 포함하는 리세스부가 형성된 반도체 기판;상기 반도체 기판 내에 상기 리세스부가 형성된 게이트 형성 영역의 측면을 노출시키도록 형성된 소자분리막;상기 리세스부 표면 및 노출된 게이트 형성 영역의 측면 상에 형성되며, 상기 리세스부의 제1홈 상의 두께가 그 이외 부분 보다 두꺼운 게이트절연막; 및상기 게이트절연막이 형성된 리세스부 및 노출된 게이트 형성 영역의 측면 상에 형성된 게이트;를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 소자분리막은 인접하는 게이트 형성 영역들 사이 부분이 상기 리세스된 게이트 형성 영역이 돌출되도록 리세스된 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 리세스부의 제1홈 표면 상에 형성된 게이트절연막은 이중막 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서,상기 이중막 구조의 게이트절연막은, 상기 제1홈 표면 상에 형성된 제1절연막과 상기 제1절연막 상에 형성된 제2절연막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 리세스부의 제2홈 표면 상에 형성된 게이트절연막은 단일막 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트는, 상기 게이트절연막이 형성된 리세스부 상에 형성된 제1도전막과, 상기 제1도전막 상에 형성된 제2도전막 및 상기 제2도전막 상에 형성된 하드마스크막의 적층 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 제1도전막은 폴리실리콘막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 제2도전막은 금속계막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서,상기 하드마스크막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트의 양측 벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 게이트 양측의 활성 영역 표면 내에 형성된 접합 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내에 활성영역을 한정하는 소자분리막을 형성하는 단계;상기 활성영역에서의 게이트 형성 영역에 볼 형상을 갖는 제1홈을 형성하는 단계;상기 제1홈의 표면 상에 제1절연막을 형성하는 단계;상기 제1홈 저면의 제1절연막 및 그 아래의 활성영역을 식각하여 제2홈을 형성해서 리세스부를 형성하는 단계;상기 리세스부가 형성된 게이트 형성 영역의 측면이 노출되도록 상기 소자분 리막을 식각하는 단계;상기 제1절연막을 포함한 리세스부의 표면 상에 제2절연막을 형성해서 상기 제1절연막과 제2절연막을 포함하는 게이트절연막을 형성하는 단계; 및상기 게이트절연막이 형성된 리세스부 및 노출된 게이트 형성 영역의 측면 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 볼 형상을 갖는 제1홈을 형성하는 단계는,상기 소자분리막이 형성된 반도체 기판 상에 활성영역의 게이트 형성 영역을 노출시키는 리세스 마스크를 형성하는 단계; 및상기 리세스 마스크로부터 노출된 활성영역의 게이트 형성 영역을 등방성 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 13 항에 있어서,상기 리세스 마스크는 산화막과 질화막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제1절연막은 래디컬 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 제2절연막은 래디컬 산화 공정으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 게이트는 상기 게이트절연막이 형성된 리세스부 상에 형성된 제1도전막과, 상기 제1도전막 상에 형성된 제2도전막 및 상기 제2도전막 상에 형성된 하드마스크막의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 제1도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 제2도전막은 금속계막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 17 항에 있어서,상기 하드마스크막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 게이트를 형성하는 단계 후, 상기 게이트 양 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12 항에 있어서,상기 게이트를 형성하는 단계 후, 상기 게이트 양측의 활성 영역 표면 내에 접합 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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