JP2008047909A - リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法を提供する。
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。その活性領域を横切る上部ゲートトレンチを形成する。そのトレンチの底面を部分エッチングして、そのトレンチと両端が重畳してそのトレンチの側壁と離隔されるようにそのトレンチより小さい幅を有する下部ゲートトレンチを形成する。下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。下部ゲートトレンチを埋め込み、露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、上部ゲートトレンチの側壁と離隔されるように、上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。
【選択図】図8
【解決手段】半導体基板に活性領域を画定する素子分離膜を形成する。その活性領域を横切る上部ゲートトレンチを形成する。そのトレンチの底面を部分エッチングして、そのトレンチと両端が重畳してそのトレンチの側壁と離隔されるようにそのトレンチより小さい幅を有する下部ゲートトレンチを形成する。下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。下部ゲートトレンチを埋め込み、露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、上部ゲートトレンチの側壁と離隔されるように、上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。
【選択図】図8
Description
本発明は、半導体素子及びその製造方法に関し、特に、リセスチャンネル構造及びフィン構造を有するトランジスタ、これを採用する半導体素子及びその製造方法に関する。
半導体素子は、電界効果トランジスタ(field effect transistor)のような個別素子(discrete device)をスイッチング素子として広く採用する。前記トランジスタはソース領域とドレイン領域との間のチャンネルに形成するオン電流(on current)が素子の動作速度を決める。通常、基板の素子形成領域、すなわち、活性領域にゲート電極及びソース/ドレイン領域を形成することによって平面型(プレーナ型)トランジスタ(planar-type transistor)を形成することができる。通常の平面型トランジスタはソース/ドレイン領域間に平面チャンネルを有する。このような平面型トランジスタのオン電流は活性領域の幅に比例し、ソース領域とドレイン領域との間の距離、すなわちゲート長に反比例する。よって、オン電流を増加させて素子の動作速度を高めるためにゲート長は減少させ、活性領域の幅は増加させねばならない。しかしながら、平面型トランジスタで前記活性領域の幅を増加させることは最近の素子の高集積化傾向に逆行することである。また、平面型トランジスタでソース領域とドレイン領域との間の間隔が短くなることによって短チャンネル効果(short channel effect)が発生しうる。したがって、次世代に用いられる短いチャンネル長を有するトランジスタを具現するためには短チャンネル効果の発生を効率的に抑えなければならない。しかしながら、半導体表面に平行にチャンネルが形成される従来の平面型トランジスタは平坦型チャンネル素子であるため構造的に素子サイズの縮小化ができず、短チャンネル効果の発生を抑制することが難しい。
前記短チャンネル効果を克服しながら前記トランジスタを縮小する方案としてリセスチャンネル(recess channel)を有するトランジスタが提案されている。前記リセスチャンネルトランジスタは、陥没されたチャンネル領域及び絶縁されたゲート電極を具備する。前記絶縁されたゲート電極は前記陥没されたチャンネル領域、すなわち、リセスチャンネル領域上に配置される。これによって、前記リセスチャンネルトランジスタは、平面型トランジスタより相対的に大きい有効チャンネル長(effective channel length)を確保することができる。すなわち、前記リセスチャンネルトランジスタは、短チャンネル効果による問題を改善することができる構造を提供する。しかしながら、リセスチャンネルトランジスタはオン−電流特性とボディー効果(body effect)の側面から、平面型トランジスタより相対的に不利な構造を有する。よって、リセスチャンネルトランジスタを低電力及び高性能半導体製品に用いるのに限界がある。
また、従来の平面型トランジスタを代替できる素子構造として、チャンネル両方にゲートを置いてチャンネルの電位を効果的に調節することのできる二重ゲート電界効果トランジスタが提案された。同時に、既存の半導体工程技術をそのまま利用しながら前面/後面ゲートを有する二重ゲート電界効果トランジスタを製造するための努力の一環としてフィン電界効果トランジスタ(Fin field effect transistor、Fin−FET)が提案された。チェンミングフー(ChenmingHu)らは米国特許第6,413,802B1号に「基板から垂直するように拡張された二重ゲートチャンネル構造を有するFin−FET及びその製造方法(fin FET transistor structure having a double gate channel extending vertically from a substrate and methods of manufacture)」との名称で短チャンネル効果を抑制することができ、駆動電流を増加させることができるフィンチャンネル上の二重ゲートを開示した。Fin−FET二重ゲート素子は、平面型トランジスタと違って垂直しャンネルを具備して素子サイズの縮小化に最も有利であるだけでなく、従来の平面型トランジスタ製造技術との高い互換性を有する長所がある。また、ユンなど(Yoon et al.)によって米国公開特許第2005/0153490Al号に「Fin−FET形成方法(Method of Forming Fin Field Effect Transistor)」との名称でメモリセルアレイのセルトランジスタとして用いるFin−FETを形成する方法が開示されている。このようなFin−FETはオン−電流特性、ボディー効果及びトランジスタのスイング特性(Sub-threshold swing)を改善することができるが、ソース/ドレイン領域とゲート電極との間の重畳面積の増加及び電界集中現象などによるGIDL(gate induced drain leakage)が増加してトランジスタの性能が劣化することもある。このようなFin−FETをDRAMのセルトランジスタとして採用した場合、DRAMの情報保有(data retention)特性の確保に困難が生じうる。
米国特許第6,413,802B1号明細書
米国特許出願公開第2005/0153490号明細書
本発明が解決しようとする技術的課題は、リセスチャンネル構造を有しながらフィン構造を有するトランジスタを採用する半導体素子を提供することにある。
本発明が解決しようとする他の技術的課題は、リセスチャンネル構造及びフィン構造を有するトランジスタを採用する半導体素子の製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、リセスチャンネル構造及びフィン構造を有するトランジスタをメモリセルトランジスタとして採用する半導体素子の製造方法を提供することにある。
本発明の一態様によれば、リセスチャンネル構造及びフィン構造を有する半導体素子が提供される。この半導体素子は、半導体基板の活性領域を横切る上部ゲートトレンチを含む。前記上部ゲートトレンチと両端が重畳し、前記上部ゲートトレンチより低いレベルに位置し、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチが提供される。前記上部ゲートトレンチの側壁と前記下部ゲートトレンチとの間の前記上部ゲートトレンチの底面を部分的に覆って前記下部ゲートトレンチを埋め込み、前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターンが提供される。
本発明のいくつかの実施形態で、前記ゲートパターンは前記上部ゲートトレンチの側壁と離隔することができる。
他の実施形態で、前記上部ゲートトレンチの側壁と前記ゲートパターンとの間に介在された絶縁性スペーサをさらに含むことができる。また、前記絶縁性スペーサの側壁及び底面に隣接する活性領域に提供されたソース/ドレイン領域をさらに含むことができる。
さらに他の実施形態で、前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素(data storage element)をさらに含むことができる。
さらに他の実施形態で、前記ゲートパターンは順に積層されたゲート誘電膜及びゲート電極から形成することができる。
さらに他の実施形態で、前記ゲートパターンによって覆われた前記下部ゲートトレンチの底面に隣接した活性領域の上下幅は前記ゲートパターンによって覆われた前記下部ゲートトレンチの側壁に隣接した活性領域の左右幅と等しいか大きい。
本発明の他の態様によれば、リセスチャンネル及びフィン構造を有する半導体素子の製造方法が提供される。この方法は、半導体基板に活性領域を画定する素子分離膜を形成することを含む。前記半導体基板の活性領域を横切る上部ゲートトレンチを形成する。前記上部ゲートトレンチの底面を部分エッチングし、前記上部ゲートトレンチとの両端が重畳し、前記上部ゲートトレンチの側壁と離隔するように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチを形成する。前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする。前記下部ゲートトレンチを埋め込み、前記露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記上部ゲートトレンチの側壁と離隔するように前記上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する。
本発明のいくつかの実施形態で、前記上部ゲートトレンチを形成することは、前記素子分離膜を有する基板上に前記活性領域及び前記素子分離膜を部分的に露出させるマスクを形成し、前記マスクをエッチングマスクとして用いて前記活性領域をエッチングすることを含むことができる。
また、前記下部ゲートトレンチを形成することは、前記マスクをエッチングマスクとして用いて前記素子分離膜を部分エッチングし、前記マスク及び前記上部ゲートトレンチの側壁を覆う犠牲スペーサを形成し、前記マスク及び前記犠牲スペーサをエッチングマスクとして用いて前記上部ゲートトレンチの底面をエッチングすることを含むことができる。
また、前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングすることは、前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を利用して前記下部ゲートトレンチに隣接する前記素子分離膜を等方性エッチングし、前記犠牲スペーサ及び前記マスクを除去することを含むことができる。
他の実施形態で、前記ゲートパターンを形成することは、前記下部ゲートトレンチの側壁及び底面に隣接する活性領域の側壁を露出させた基板上にゲート膜を形成し、前記ゲート膜をパターニングすることを含むことができる。
さらに他の実施形態で、前記上部ゲートトレンチの側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成することをさらに含むことができる。さらに、前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース/ドレイン領域を形成することをさらに含むことができる。ここで、前記ソース/ドレイン領域を形成することは、前記上部ゲートトレンチの側壁に隣接する活性領域に不純物イオンを注入し、前記不純物イオンを前記絶縁性スペーサ下部に隣接する活性領域に拡散させることを含むことができる。
また、前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素を形成することをさらに含むことができる。
本発明のさらに他の態様によれば、リセスチャンネル構造及びフィン構造を有するトランジスタをメモリセルトランジスタとして採用する半導体素子の製造方法が提供される。この半導体素子の製造方法は、半導体基板に長軸及び短軸を有し、長軸方向及び短軸方向に二次元的に配列された複数個の活性領域を画定する素子分離膜を形成することを含む。前記半導体基板の活性領域を横切って前記素子分離膜に延長された上部トレンチを形成する。前記活性領域に位置する前記上部トレンチの底面を部分エッチングし、前記活性領域での前記上部トレンチと両端が重畳して前記上部トレンチの側壁と離隔されるように前記上部トレンチより小さい幅を有する下部ゲートトレンチを形成する。前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングして前記下部ゲートトレンチより大きい幅を有すると共に、前記下部ゲートトレンチより低いレベルの底面を有する下部フィールドトレンチを形成する。前記下部ゲートトレンチ及び前記下部フィールドトレンチを埋め込むと共に、前記活性領域に位置する前記上部トレンチの側壁と離隔されるように前記上部トレンチの底面を部分的に覆うゲートパターンを形成する。
本発明のいくつかの実施形態で、前記上部トレンチを形成することは、前記活性領域及び前記素子分離膜を部分的に露出させる開口部を有するマスクを形成し、前記マスクは順に積層された下部ハードマスク、上部ハードマスク及び犠牲マスクで形成され、前記上部ハードマスクは前記下部ハードマスク及び前記素子分離膜に対してエッチング選択比を有する物質で形成され、前記マスクをエッチングマスクとし前記開口部によって露出された前記活性領域及び前記素子分離膜をエッチングし、前記犠牲マスクを除去することを含むことができる。
前記開口部は、ポケット構造に形成されて、前記長軸方向に沿って配列された活性領域間の素子分離膜は前記マスクで覆うことができる。
前記下部ゲートトレンチを形成することは、前記下部ハードマスク、前記上部ハードマスク及び前記上部トレンチの側壁を覆う犠牲スペーサを形成し、前記犠牲スペーサ及び前記上部ハードマスクをエッチングマスクとして前記活性領域に位置する前記上部トレンチの底面を異方性エッチングし、前記上部ハードマスクを除去することを含むことができる。
前記上部ハードマスクが前記活性領域と同じ物質からなっている場合、前記上部ハードマスクは前記活性領域に位置する前記上部トレンチの底面をエッチングする間に同時にエッチングされて除去することができる。
前記下部フィールドトレンチを形成することは、前記犠牲スペーサ及び前記下部ハードマスクをエッチングマスクとし前記素子分離膜を異方性エッチングして予備下部フィールドトレンチを形成し、前記犠牲マスク及び前記下部ハードマスクをエッチングマスクにし前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を用いて前記予備下部フィールドトレンチを等方性エッチングし、前記犠牲スペーサ及び前記下部ハードマスクを除去することを含むことができる。
前記予備下部フィールドトレンチは、前記下部ゲートトレンチより低いレベルに位置する底面を有するように形成することができる。
前記上部トレンチ側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成することをさらに含むことができる。
前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース/ドレイン領域を形成することをさらに含むことができる。
前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素を形成することをさらに含むことができる。
本発明によれば、ソース/ドレイン領域とゲート電極との間の重畳面積を最小化しながらリセスチャンネル構造及びフィン構造を有するトランジスタが提供される。ソース/ドレイン領域とゲート電極との間の重畳面積を最小化することができるので、トランジスタのGIDL(Gate induced drain leakage)を抑制することができる。また、リセスチャンネル構造及びフィン構造を有することによって、短チャンネル効果を抑制すると共に、トランジスタのオン電流特性を向上することができる。また、このようなトランジスタをセルトランジスタとして採用するDRAMのようなメモリ素子の情報保有特性を向上することができる。
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
図1は、本発明の実施形態による半導体素子の平面図であり、図2ないし図8は本発明の実施形態による半導体素子の断面図である。図2ないし図8において、参照符号「A」に示された部分は、図1のI−I’線に沿った断面領域を示し、参照符号「B」に示された部分は図1のII−II’線に沿った断面領域を示す。
まず、図1及び図8を参照して本発明の実施形態による半導体素子を説明する。
図1及び図8を参照すると、半導体基板100に活性領域110aを限定する素子分離膜110sが提供される。ここで、前記素子分離膜110sは浅いトレンチ素子分離膜(shallow trench isolation)とすることができる。前記活性領域110aは長軸及び短軸を有するように提供され、長軸方向及び短軸方向に沿って二次元的に複数個を配列することができる。前記素子分離膜110sと前記半導体基板100との間に絶縁性ライナー106が提供される。前記絶縁性ライナー106は、シリコン窒化膜のような絶縁膜からなることができる。前記絶縁性ライナー106と前記半導体基板100との間にバッファ酸化膜104を提供することができる。前記バッファ酸化膜104はシリコン酸化膜のような絶縁膜からなることができる。
前記活性領域110aを横切る上部ゲートトレンチ120gが提供される。前記上部ゲートトレンチ120gと両端が重畳し、前記上部ゲートトレンチ120gより低いレベルに位置する下部ゲートトレンチ130gが提供される。ここで、前記下部ゲートトレンチ130gは、前記上部ゲートトレンチ120gの側壁と離隔するように前記上部ゲートトレンチ120gより小さい幅を有する。
前記上部ゲートトレンチ120gの側壁と前記下部ゲートトレンチ130gとの間に位置する前記上部ゲートトレンチ120gの底面を部分的に覆って前記下部ゲートトレンチ130gを埋め込み、前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターン140が提供される。ここで、前記ゲートパターン140は、前記上部ゲートトレンチ120gの側壁と離隔することができる。前記ゲートパターン140は、順に積層したゲート誘電膜134及びゲート電極136に形成することができる。 前記ゲート誘電膜134は、シリコン酸化膜または高誘電率膜(high-k dielectric layer)からなることができる。前記ゲート電極136は、ポリシリコン膜、金属膜及びシリサイド膜からなる群から選択された少なくとも1つの膜を含むことができる。前記ゲートパターン140によって覆われた前記下部ゲートトレンチ130gの底面に隣接する前記活性領域110a側壁の上下幅(W1)は前記ゲートパターン140によって覆われた前記下部ゲートトレンチ130gの側壁に隣接する前記活性領域110a側壁の左右幅(W2)と等しいか大きい。
前記上部ゲートトレンチ120gの側壁と前記ゲートパターン140との間に介在された絶縁性スペーサ145が提供される。前記絶縁性スペーサ145は、シリコン窒化膜またはシリコン酸化膜のような絶縁膜からなることができる。
前記上部ゲートトレンチ120gに隣接する活性領域110aにソース/ドレイン領域150が提供されることができる。さらに好ましくは前記ソース/ドレイン領域150は前記絶縁性スペーサ145の側壁及び底面に隣接する活性領域に提供することができる。よって、前記ソース/ドレイン領域150と前記ゲートパターン140の重畳面積とを最小化することができる。その結果、前記ソース/ドレイン領域150と前記ゲートパターン140との間の重畳面積が最小化されることによって、GIDLを最小化することができる。
前記ゲートパターン140が前記下部ゲートトレンチ130gを埋め込むことによって、前記ソース/ドレイン領域150間にリセスチャンネルを形成することができる。また、前記ゲートパターン140が前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域110aの側壁を覆うによって、フィン構造を形成することができる。よって、リセスチャンネル構造及びフィン構造を有するトランジスタが提供される。
上述のように、前記ソース/ドレイン領域150間にリセスチャンネルが形成されるので、トランジスタの有効チャンネル長(effective channel length)を増加させることができる。その結果、短チャンネル効果を抑制することができる。さらに、半導体素子の高集積化を具現することができる。
また、前記ゲートパターン140が前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域110aの側壁を覆うと共に、前記上部ゲートトレンチ120gの底面を部分的に覆うことによって、前記ゲート電極140のチャンネルに対する制御能力(controllability)を向上することができる。これによって、リセスチャンネルを有したにもかかわらず、トランジスタのオン電流特性を向上し、ボディー効果を抑制することができる。よって、トランジスタの動作速度を増加させることができる。
さらに、前記ソース/ドレイン領域150が前記上部ゲートトレンチ120gに隣接する活性領域、さらに具体的に前記絶縁性スペーサ145の側壁及び底面に隣接する活性領域に提供することによって前記ソース/ドレイン領域150と前記ゲート電極136との間の重畳面積を最小化することができる。これによって、前記ゲート電極136と前記ソース/ドレイン領域150との間の電場(electric field)を最小化することができる。その結果、トランジスタのGIDLを抑制することができる。よって、低電力で動作すると共に動作速度が早いトランジスタが提供される。
前記ソース/ドレイン領域150のうち選択された1つに電気的に接続されたデータ保存要素(data storage element)190を提供することができる。前記データ保存要素190はストレージキャパシタ(storage capacitor)とすることができる。前記ソース/ドレイン領域150のうち選択された1つの領域と前記データ保存要素190との間にベリドコンタクトプラグ185が提供される。また、前記ソース/ドレイン領域150のうち選択された1つの領域と前記ベリドコンタクトプラグ185との間に第1ランディングパッド155sが提供される。さらに、前記ソース/ドレイン領域150のうち前記データ保存要素190と電気的に接続されてない領域は導電性ライン170と電気的に接続されることができる。前記導電性ライン170はビットラインと定義され、前記ゲート電極136はワードラインと定義することができる。前記導電性ライン170と前記ソース/ドレイン領域150のうち選択された領域との間にはダイレクトコンタクトプラグ165が介在することができる。また、前記ダイレクトコンタクトプラグ165と前記ソース/ドレイン領域150のうち選択された領域との間には第2ランディングパッド155bが介在することができる。
上述のように、リセスチャンネル構造及びフィン構造を有するトランジスタをセルトランジスタとして採用するDRAMのようなメモリ素子が提供される。よって、情報保有特性が向上したDRAMのようなメモリ素子が提供される。このように提供されたDRAMのようなメモリ素子を採用する電子製品が提供されることによって、低電力及び高性能の電子製品を提供することができる。
次に、図1ないし図8を参照して本発明の実施形態による半導体素子の製造方法を説明する。
図1及び図2を参照すると、半導体基板100に活性領域110aを画定する素子分離膜110sを形成する。一方、前記素子分離膜110sによって複数個の活性領域110aが画定することができる。前記素子分離膜110sによって複数個の活性領域110aが画定された場合、前記活性領域110aのそれぞれは長軸及び短軸を有し、前記活性領域110aは長軸方向及び短軸方向に沿って二次元的に配列することができる。
前記素子分離膜110sは、浅いトレンチ素子分離技術を用いて形成することができる。具体的に、前記素子分離膜110sを形成することは、前記半導体基板100の所定領域をエッチングして素子分離トレンチを形成し、前記素子分離トレンチを埋め込む絶縁膜を形成することを含むことができる。一方、前記半導体基板100をエッチングして前記素子分離トレンチを形成した後、前記トレンチの内壁にバッファ酸化膜104及び絶縁性ライナー106を順に形成することができる。前記バッファ酸化膜104を形成する理由は、前記素子分離トレンチを形成する間に前記半導体基板100に加えられたエッチング損傷を治癒(curing)するためである。前記バッファ酸化膜104は、前記素子分離トレンチを有する基板を熱酸化させることで形成することができる。前記絶縁性ライナー106は化学気相蒸着法によるシリコン窒化膜で形成することができる。前記絶縁性ライナー106を形成する理由は、半導体素子を形成するための後続熱工程によって前記素子分離トレンチ内壁の半導体基板が酸化することを防止できるからである。また、前記絶縁性ライナー106を形成することによって、前記活性領域110aの平面積が後続熱工程による酸化により低減することを抑制することができる。
図1及び図3を参照すると、前記素子分離膜110sを有する基板上に前記活性領域110aを横切って前記素子分離膜110sに延長された開口部115aを有するマスク115を形成することができる。前記マスク115は順に積層された下部ハードマスク112、上部ハードマスク113及び犠牲マスクで形成することができる。前記下部ハードマスク112は、前記素子分離膜110s及び前記活性領域110aに対してエッチング選択比を有する物質で形成することができる。前記上部ハードマスク113は、前記下部ハードマスク112及び前記素子分離膜110sに対してエッチング選択比を有する物質で形成することができる。例えば、前記下部ハードマスク112がシリコン窒化膜で形成された場合、前記上部ハードマスク113はシリコン膜または非晶質炭素膜で形成することができる。前記犠牲マスク115はフォトレジスト膜で形成することができる。
一方、前記マスク115の前記開口部115aは、ポケット構造(pocket structure)で形成することができる。具体的に、前記活性領域110aが複数個として提供された場合、前記活性領域110aの長軸方向に沿って配列された活性領域110a間に位置する素子分離膜が前記マスク115によって覆われるように前記開口部115aは前記活性領域110aを横切って前記素子分離膜110sに延長されるポケット構造に形成することができる。すなわち、図3に示すように前記活性領域110aの短軸に実質的に平行な前記活性領域110aの側壁間に位置する素子分離膜110sは前記マスク115によって覆われることができる。
一方、図面に示せなかったが、前記下部ハードマスク112を形成する前に、パッド酸化膜を形成することができる。前記下部ハードマスク112がシリコン窒化膜で形成された場合、前記パッド酸化膜は前記活性領域110aと前記下部ハードマスク112との間の熱膨脹係数(thermal expansion coefficient)の差によるストレスを緩和させることができる。
前記マスク115をエッチングマスクとし前記開口部115aによって露出された前記活性領域110aをエッチングすることができる。前記マスク115をエッチングマスクとして前記活性領域110aをエッチングすることは異方性エッチング工程を用いて行うことができる。その結果、前記活性領域110aを横切る上部ゲートトレンチ120gを形成することができる。
前記マスク115をエッチングマスクとして用いて前記開口部115aによって露出した前記素子分離膜110sをエッチングすることができる。その結果、前記活性領域110aを横切る上部ゲートトレンチ120g及び前記上部ゲートトレンチ120gから前記素子分離膜110sに延長された上部フィールドトレンチ120fからなった上部トレンチ121を形成することができる。
図1及び図4を参照すると、前記犠牲マスク114を除去することができる。前記下部ハードマスク112、前記上部ハードマスク113及び前記上部トレンチ121の側壁を覆う犠牲スペーサ125を形成することができる。その結果、前記上部トレンチ121の底面が部分的に露出することができる。すなわち、前記上部ゲートトレンチ120g及び前記上部フィールドトレンチ120fの底面が部分的に露出することができる。前記犠牲スペーサ125は前記下部ハードマスク112と同一のエッチング率を有する物質で形成することができる。例えば、前記下部ハードマスク112がシリコン窒化膜で形成された場合、前記犠牲スペーサ125もシリコン窒化膜で形成することができる。
図1及び図5を参照すると、前記犠牲スペーサ125及び前記上部ハードマスク113をエッチングマスクとして前記上部ゲートトレンチ120gの底面をエッチングして下部ゲートトレンチ130gを形成することができる。ここで、前記上部ゲートトレンチ120gの底面のエッチングは異方性エッチング工程を利用することができる。よって、前記下部ゲートトレンチ130gは前記上部ゲートトレンチ120gより小さい幅を有する。また、前記下部ゲートトレンチ130gの両端は前記上部ゲートトレンチ120gの両端と重畳することができる。よって、前記下部ゲートトレンチ130gによって前記素子分離膜110sの所定領域を露出することができる。
一方、前記上部ハードマスク113がシリコン膜で形成され、前記活性領域110aが単結晶シリコンからなった場合、前記下部ゲートトレンチ130gを形成する間に、前記上部ハードマスク113がエッチングされて除去される。よって、前記下部ハードマスク112及び前記犠牲スペーサ125が残存することができる。このように、前記上部ハードマスク113が前記活性領域110aと同じ物質で形成された場合、前記上部ハードマスク113を除去するための別のエッチング工程を省略することができるので、半導体素子の製造費用を低減できると共に、工程時間を減縮することができる。反面、前記上部ハードマスク113が非晶質炭素膜のような物質で形成された場合、前記上部ハードマスク113を除去するためのエッチング工程を進行することができる。
前記下部ハードマスク112及び前記犠牲スペーサ125をエッチングマスクとして用いて前記下部ゲートトレンチ130gによって露出された素子分離膜110sを部分エッチングして前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域110aの側壁を露出させる下部フィールドトレンチ130fを形成することができる。ここで、前記下部ゲートトレンチ130gによって露出した前記素子分離膜110sを部分エッチングすることは、前記素子分離膜110sに対して高いエッチング率を有する等方性エッチング工程を利用することができる。よって、前記下部ゲートトレンチ130gの底面に隣接する前記露出した活性領域110a側壁の上下幅(W1)は、前記下部ゲートトレンチ130gの側壁に隣接する前記露出した活性領域110a側壁の左右幅(W2)と等しくすることができる。
一方、前記下部ハードマスク112及び前記犠牲スペーサ125をエッチングマスクとして前記上部フィールドトレンチ120fの底面を異方性エッチングして予備下部フィールドトレンチを形成し、前記予備下部フィールドトレンチ側壁及び底面の素子分離膜を等方性エッチングして前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域の側壁を露出させる下部フィールドトレンチ130fを形成することができる。その結果、前記下部ゲートトレンチ130a及び前記下部フィールドトレンチ130fからなった下部トレンチ131を形成することができる。一方、後続工程によって完成されるトランジスタのオン電流特性をさらに向上させるために前記予備下部フィールドトレンチが前記下部ゲートトレンチ130fより低い底面を有するように形成することができる。よって、前記下部フィールドトレンチ130fは、前記下部ゲートトレンチ130gの側壁及び底面に隣接する活性領域110aの側壁を露出させることができる。ここで、前記下部ゲートトレンチ130gの底面に隣接する前記露出した活性領域110a側壁の上下幅(W1)は、前記下部ゲートトレンチ130gの側壁に隣接する前記露出した活性領域110a側壁の左右幅(W2)より大きくすることができる。このようなことは、後続工程によって形成されるゲートパターンと前記活性領域110aの側壁の重畳面積とを増加させることによって、トランジスタのオン電流特性を向上させることができる。すなわち、トランジスタの動作速度を向上させることができる。
したがって、前記下部ゲートトレンチ130gの底面に隣接する前記露出した活性領域110a側壁の上下幅(W1)は、前記下部ゲートトレンチ130gの側壁に隣接する前記露出した活性領域110a側壁の左右幅(W2)と等しいか大きくすることができる。
続いて、前記下部ハードマスク112及び前記犠牲スペーサ125を除去して図6に示すように前記上部ゲートトレンチ120gの側壁及び底面を露出することができる。
図1及び図7を参照すると、前記下部トレンチ131を埋め込み前記上部ゲートトレンチ120gの側壁と離隔されるように前記上部ゲートトレンチ120gの底面を部分的に覆うゲートパターン140を形成する。前記ゲートパターン140は前記下部ゲートトレンチ130g及び前記下部フィールドトレンチ130fを埋め込むように形成されるので、前記下部フィールドトレンチ130fによって露出した前記活性領域110aの側壁を覆うことができる。図7で、指示符号「FG」は前記ゲートパターン140によって覆われた前記活性領域110aの側壁を示す。よって、前記ゲートパターン140によって覆われた前記活性領域110aの側壁(FG)は前記下部フィールドトレンチ130fによって露出された活性領域の側壁に対応される。
前記ゲートパターン140を形成することは、前記下部ハードマスク112及び前記犠牲スペーサ125を除去して前記上部ゲートトレンチ120gの側壁及び底面を露出させた基板上にゲート膜を形成し、前記ゲート膜をパターニングすることを含むことができる。前記ゲートパターン140は順に積層されたゲート誘電膜134及びゲート電極136で形成することができる。前記ゲート誘電膜134はシリコン酸化膜または高誘電膜で形成することができる。前記ゲート電極136はポリシリコン膜、金属膜及びシリサイド膜からなる群から選択された少なくとも1つの膜を含むように形成することができる。一方、前記ゲート膜をパターニングする前に、ハードマスクとして用いるキャッピング膜143を形成することができる。前記キャッピング膜143はシリコン窒化膜で形成することができる。
前記上部ゲートトレンチ120gの側壁と前記ゲートパターン140との間を埋め込む絶縁性スペーサ145を形成することができる。前記絶縁性スペーサ145を形成することは前記ゲートパターン140を有する基板上にスペーサ絶縁膜を形成し、前記スペーサ絶縁膜を異方性エッチングすることを含むことができる。
前記ゲートパターン140両側の活性領域110aにソース/ドレイン領域150を形成することができる。さらに好ましくは前記絶縁性スペーサ145の側壁及び底面に隣接する活性領域にソース/ドレイン領域150を形成することができる。
前記ソース/ドレイン領域150を形成することは、前記ゲートパターン140との重畳面積を最小化するように、前記上部ゲートトレンチ120gの側壁に隣接する活性領域に不純物イオンを注入し、前記不純物イオンを前記絶縁性スペーサ145下部に隣接する活性領域に拡散させることを含むことができる。ここで、上部ゲートトレンチ120gの側壁に隣接する活性領域に不純物イオンを注入することは前記素子分離膜110s、前記ゲートパターン140及び前記絶縁性スペーサ145をイオン注入マスクとして前記活性領域110aに不純物イオンを注入することを含むことができる。よって、前記ソース/ドレイン領域150と前記ゲートパターン140との間の重畳面積を最小化することができる。その結果、前記ソース/ドレイン領域150と前記ゲート電極136との間の重畳面積を最小化することができる。
上述のような構成要素からリセスチャンネル構造及びフィン構造を有するトランジスタが提供される。すなわち、前記ゲートパターン140が前記下部ゲートトレンチ130gを埋め込むことによって前記ソース/ドレイン領域150間にリセスチャンネルを形成することができる。また、前記ゲートパターン140が前記下部ゲートトレンチ130gの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記下部ゲートトレンチ130gに隣接した前記上部ゲートトレンチ120gの底面を部分的に覆うことによってフィン構造が形成される。このようなリセスチャンネル構造及びフィン構造を有するトランジスタについては前述したので詳しい説明は省略する。
図1及び図8を参照すると、自己整列コンタクト工程(self-align contact process)を用いて前記ソース/ドレイン領域150に電気的に接続する第1ランディングパッド155s及び第2ランディングパッド155bを形成することができる。前記第1ランディングパッド155sは前記ソース/ドレイン領域150のうち選択された1つに電気的に接続することができる。
前記ランディングパッド155s、155bを有する基板上に下部絶縁膜160を形成することができる。前記下部絶縁膜160を貫通し、前記第2ランディングパッド155bに電気的に接続するダイレクトコンタクトプラグ165を形成することができる。前記下部絶縁膜160上に前記ダイレクトコンタクトプラグ165を覆う導電性ライン170を形成することができる。前記導電性ライン170をビットラインに定義することができる。前記導電性ライン170をビットラインに定義した場合、前記ゲート電極136はワードラインに定義することができる。前記導電性ライン170を有する基板上に上部絶縁膜175を形成することができる。前記上部絶縁膜175及び前記下部絶縁膜160はシリコン酸化膜で形成することができる。前記上部絶縁膜175及び前記下部絶縁膜160を順に貫通し前記第1ランディングパッド155sと電気的に接続するベリドコンタクトプラグ180を形成することができる。前記上部絶縁膜175上に前記ベリドコンタクトプラグ185を覆うデータ保存要素190を形成することができる。前記データ保存要素190はストレージキャパシタとすることができる。よって、リセスチャンネル構造及びフィン構造を有するトランジスタをセルトランジスタとして採用するDRAMのようなメモリ素子を提供することができる。
100 半導体基板
110a 活性領域
110s 素子分離膜
120g 上部ゲートトレンチ
130g 下部ゲートトレンチ
140 ゲートパターン
145 絶縁性スペーサ
150 ソース/ドレイン領域
110a 活性領域
110s 素子分離膜
120g 上部ゲートトレンチ
130g 下部ゲートトレンチ
140 ゲートパターン
145 絶縁性スペーサ
150 ソース/ドレイン領域
Claims (26)
- 半導体基板の活性領域を横切る上部ゲートトレンチと、
前記上部ゲートトレンチと両端が重畳し、前記上部ゲートトレンチより低いレベルに位置し、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有するように提供された下部ゲートトレンチと、
前記上部ゲートトレンチの側壁と前記下部ゲートトレンチとの間の前記上部ゲートトレンチの底面を部分的に覆って前記下部ゲートトレンチを埋め込み、前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うゲートパターンと、
を含むことを特徴とする半導体素子。 - 前記ゲートパターンは、前記上部ゲートトレンチの側壁と離隔されたことを特徴とする請求項1に記載の半導体素子。
- 前記上部ゲートトレンチの側壁と前記ゲートパターンとの間に介在された絶縁性スペーサをさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記絶縁性スペーサの側壁及び底面に隣接する活性領域に提供されたソース/ドレイン領域をさらに含むことを特徴とする請求項3に記載の半導体素子。
- 前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素をさらに含むことを特徴とする請求項1に記載の半導体素子。
- 前記ゲートパターンは、順に積層されたゲート誘電膜及びゲート電極からなったことを特徴とする請求項1に記載の半導体素子。
- 前記ゲートパターンによって覆われた前記下部ゲートトレンチの底面に隣接した活性領域の上下幅は、前記ゲートパターンによって覆われた前記下部ゲートトレンチの側壁に隣接した活性領域の左右幅と等しいか大きいことを特徴とする請求項1に記載の半導体素子。
- 半導体基板に活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板の活性領域を横切る上部ゲートトレンチを形成する段階と、
前記上部ゲートトレンチの底面を部分エッチングして前記上部ゲートトレンチと両端が重畳して前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチより小さい幅を有する下部ゲートトレンチを形成する段階と、
前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする段階と、
前記下部ゲートトレンチを埋め込み前記露出した下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を覆うと共に、前記上部ゲートトレンチの側壁と離隔されるように前記上部ゲートトレンチの底面を部分的に覆うゲートパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記上部ゲートトレンチを形成する段階は、
前記素子分離膜を有する基板上に前記活性領域及び前記素子分離膜を部分的に露出させるマスクを形成する段階と、
前記マスクをエッチングマスクとして用いて前記活性領域をエッチングする段階と、
を含むことを特徴とする請求項8に記載の半導体素子の製造方法。 - 前記下部ゲートトレンチを形成する段階は、
前記マスクをエッチングマスクとして用いて前記素子分離膜を部分エッチングする段階と、
前記マスク及び前記上部ゲートトレンチの側壁を覆う犠牲スペーサを形成する段階と、
前記マスク及び前記犠牲スペーサをエッチングマスクとして用いて前記上部ゲートトレンチの底面をエッチングする段階と、
を含むことを特徴とする請求項9に記載の半導体素子の製造方法。 - 前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングする段階は、
前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を利用して前記下部ゲートトレンチに隣接する前記素子分離膜を等方性エッチングすることを特徴とする請求項10に記載の半導体素子の製造方法。 - 前記ゲートパターンを形成する段階は、
前記下部ゲートトレンチの側壁及び底面に隣接する活性領域の側壁を露出させた基板上にゲート膜を形成する段階と、
前記ゲート膜をパターニングする段階と、
を含むことを特徴とする請求項8に記載の半導体素子の製造方法。 - 前記上部ゲートトレンチの側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項8に記載の半導体素子の製造方法。
- 前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース/ドレイン領域を形成する段階をさらに含むことを特徴とする請求項13に記載の半導体素子の製造方法。
- 前記ソース/ドレイン領域を形成する段階は、
前記上部ゲートトレンチの側壁に隣接する活性領域に不純物イオンを注入する段階と、
前記不純物イオンを前記絶縁性スペーサ下部に隣接する活性領域に拡散させる段階と、
を含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素を形成する段階をさらに含むことを特徴とする請求項14に記載の半導体素子の製造方法。
- 半導体基板に長軸及び短軸を有し、長軸方向及び短軸方向に二次元的に配列された複数個の活性領域を画定する素子分離膜を形成する段階と、
前記半導体基板の活性領域を横切って前記素子分離膜に延長された上部トレンチを形成する段階と、
前記活性領域に位置する前記上部トレンチの底面を部分エッチングして、前記活性領域での前記上部トレンチと両端が重畳し、前記上部トレンチの側壁と離隔されるように前記上部トレンチより小さい幅を有する下部ゲートトレンチを形成する段階と、
前記下部ゲートトレンチの底面及び側壁に隣接する活性領域の側壁を露出するように前記下部ゲートトレンチに隣接する素子分離膜を部分エッチングして前記下部ゲートトレンチより大きい幅を有すると共に、前記下部ゲートトレンチより低いレベルの底面を有する下部フィールドトレンチを形成する段階と、
前記下部ゲートトレンチ及び前記下部フィールドトレンチを埋め込むと共に、前記活性領域に位置する前記上部トレンチの側壁と離隔されるように前記上部トレンチの底面を部分的に覆うゲートパターンを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。 - 前記上部トレンチを形成する段階は、
前記活性領域及び前記素子分離膜を部分的に露出させる開口部を有するマスクを形成し、前記マスクは順に積層された下部ハードマスク、上部ハードマスク及び犠牲マスクで形成され、前記上部ハードマスクは前記下部ハードマスク及び前記素子分離膜に対してエッチング選択比を有する物質で形成される段階と、
前記マスクをエッチングマスクとし、前記開口部によって露出した前記活性領域及び前記素子分離膜をエッチングする段階と、
前記犠牲マスクを除去する段階と、
を含むことを特徴とする請求項17に記載の半導体素子の製造方法。 - 前記開口部は、ポケット構造に形成され、前記長軸方向に沿って配列された活性領域間の素子分離膜は前記マスクで覆われたことを特徴とする請求項18に記載の半導体素子の製造方法。
- 前記下部ゲートトレンチを形成する段階は、
前記下部ハードマスク、前記上部ハードマスク及び前記上部トレンチの側壁を覆う犠牲スペーサを形成する段階と、
前記犠牲スペーサ及び前記上部ハードマスクをエッチングマスクとして前記活性領域に位置する前記上部トレンチの底面を異方性エッチングする段階と、
前記上部ハードマスクを除去する段階と、
を含むことを特徴とする請求項18に記載の半導体素子の製造方法。 - 前記上部ハードマスクが前記活性領域と同じ物質からなっている場合、前記上部ハードマスクは前記活性領域に位置する前記上部トレンチの底面をエッチングする間に同時にエッチングされて除去されることを特徴とする請求項20に記載の半導体素子の製造方法。
- 前記下部フィールドトレンチを形成する段階は、
前記犠牲スペーサ及び前記下部ハードマスクをエッチングマスクとして前記素子分離膜を異方性エッチングして予備下部フィールドトレンチを形成する段階と、
前記犠牲マスク及び前記下部ハードマスクをエッチングマスクとして前記素子分離膜に対して高いエッチング率を有する等方性エッチング工程を用いて前記予備下部フィールドトレンチを等方性エッチングする段階と、
前記犠牲スペーサ及び前記下部ハードマスクを除去する段階と、
を含むことを特徴とする請求項20に記載の半導体素子の製造方法。 - 前記予備下部フィールドトレンチは、前記下部ゲートトレンチより低いレベルに位置する底面を有するように形成されることを特徴とする請求項22に記載の半導体素子の製造方法。
- 前記上部トレンチ側壁と前記ゲートパターンとの間を埋め込む絶縁性スペーサを形成する段階をさらに含むことを特徴とする請求項18に記載の半導体素子の製造方法。
- 前記絶縁性スペーサの側壁及び底面に隣接する活性領域にソース/ドレイン領域を形成する段階をさらに含むことを特徴とする請求項24に記載の半導体素子の製造方法。
- 前記ソース/ドレイン領域のうち選択された1つに電気的に接続されたデータ保存要素を形成する段階をさらに含むことを特徴とする請求項25に記載の半導体素子の製造方法。
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