KR20080014503A - 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법 - Google Patents

리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를채택하는 반도체소자 및 그 제조방법 Download PDF

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Abstract

리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를 채택하는 반도체소자 및 그 제조방법을 제공한다. 이 반도체소자의 제조방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 반도체기판의 활성영역을 가로지르는 상부 게이트 트렌치를 형성한다. 상기 상부 게이트 트렌치의 바닥면을 부분식각하여, 상기 상부 게이트 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치를 형성한다. 상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 노출시키도록 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분식각한다. 상기 하부 게이트 트렌치를 채우며 상기 노출된 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮음과 아울러 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치의 바닥면을 부분적으로 덮는 게이트 패턴을 형성한다.

Description

리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를 채택하는 반도체소자 및 그 제조방법{Transistor having recess channel structure and fin structure, semicoductor device employing the transistor, and method of frabication the semiconductor device}
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체소자의 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터, 이를 채택하는 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자는 전계 효과 트랜지스터(field effect transistor)와 같은 개별 소자(discrete device)를 스위칭 소자로써 널리 채택하고 있다. 상기 트랜지스터는 소스 영역 및 드레인 영역 사이의 채널에 형성되는 온 전류(on current)가 소자의 동작 속도를 결정한다. 통상적으로, 기판의 소자 형성 영역, 즉 활성영역에 게이트 전극 및 소스/드레인 영역들을 형성함으로써 평면형 트랜지스터(planar-type transistor)가 형성될 수 있다. 통상의 평면형 트랜지스터는 소스/드레인 영역들 사이에 평면 채널을 갖는다. 이와 같은 평면형 트랜지스터의 온 전류는 활성 영역의 폭에 비례하고, 소스 영역과 드레인 영역 사이의 거리, 즉 게이트 길이에 반비례한다. 따라서, 온 전류를 증가시켜 소자의 동작 속도를 높이기 위해서 게이트 길이는 감소시키고, 활성영역의 폭은 증가시켜야 한다. 그러나, 평면형 트랜지스터에서 상기 활성영역의 폭을 증가시키는 것은 최근 소자의 고집적화 경향에 역행하는 것이다. 또한, 평면형 트랜지스터에서 소스 영역과 드레인 영역 사이의 간격이 짧아짐에 따른 단채널 효과(short channel effect)가 발생할 수 있다. 따라서, 차세대에 사용될 짧은 채널 길이를 갖는 트랜지스터를 구현하기 위해서는 단채널 효과(short channel effect)의 발생을 효율적으로 억제하여야 한다. 그러나, 반도체 표면에 평행하게 채널이 형성되는 종래의 평면형 트랜지스터는 평탄형 채널 소자이기 때문에 구조적으로 소자크기의 축소화에서 불리할 뿐만 아니라, 단채널 효과의 발생을 억제하기 어렵다.
상기 단 채널 효과를 극복하면서 상기 트랜지스터를 축소하는 방안으로 리세스 채널(recess channel)을 갖는 트랜지스터가 제안된 바 있다. 상기 리세스 채널 트랜지스터는 함몰된 채널영역 및 절연된 게이트전극을 구비한다. 상기 절연된 게이트전극은 상기 함몰된 채널영역, 즉 리세스 채널 영역 상에 배치된다. 이에 따라, 상기 리세스 채널 트랜지스터는 평면형 트랜지스터 보다 상대적으로 큰 유효채널 길이(effective channel length)를 확보할 수 있다. 즉, 상기 리세스 채널 트랜지스터는 단 채널 효과(short channel effect)에 의한 문제들을 개선할 수 있는 구 조를 제공해준다. 그런데, 리세스 채널 트랜지스터는 온-전류 특성과 바디 효과(body effect) 측면에서, 평면형 트랜지스터보다 상대적으로 불리한 구조를 갖는다. 따라서, 리세스 채널 트랜지스터를 저전력 및 고성능 반도체 제품에 이용하는데 한계가 있다.
또한, 종래 평면형 트랜지스터를 대체할 수 있는 소자 구조로서 채널 양쪽에 게이트를 두어 채널의 전위를 효과적으로 조절할 수 있는 이중 게이트 전계 효과 트랜지스터가 제안된 바 있다. 아울러, 기존의 반도체 공정 기술을 그대로 이용하면서 전면/후면 게이트를 가지는 이중 게이트 전계효과 트랜지스터를 제조하기 위한 노력의 일환으로 핀 전계 효과 트랜지스터(Fin field effect transistor, Fin-FET)가 제안된 바 있다. 첸밍 후(Chenming Hu) 등은 미국특허 제6,413,802 B1호에서 "기판으로부터 수직하게 확장된 이중 게이트 채널 구조를 갖는 핀 펫 및 그 제조방법(fin FET transistor structure having a double gate channel extending vertically from a substrate and methods of manufacture)"이라는 제목으로 단채널 효과를 억제할 수 있으며 구동 전류를 증가시킬 수 있는 핀 채널 상의 이중 게이트를 개시한 바 있다. 핀펫 이중 게이트 소자는 평면형 트랜지스터와 달리 수직한 채널을 구비하여 소자 크기의 축소화에 매우 유리할 뿐만 아니라, 종래의 평면형 트랜지스터 제조 기술과 높은 호환성을 갖는 장점이 있다. 또한, 윤 등(Yoon et al.)에 의해 미국 공개 특허 제 2005/0153490 Al 호에 "핀 펫 형성 방법(Method of Forming Fin Field Effect Transistor)" 이라는 제목으로 메모리 셀 어레이의 셀 트랜지스터로서 이용하는 핀 펫을 형성하는 방법이 개시된 바 있다. 이러한 핀 펫 은 온-전류 특성, 바디 효과 및 트랜지스터의 스윙 특성(Sub-threshold swing)을 개선할 수 있으나, 소스/드레인 영역들과 게이트 전극 사이의 중첩면적 증가 및 전계 집중 현상 등에 의한 GIDL(gate induced drain leakage)이 증가하여 트랜지스터의 성능이 열화될 수 있다. 이와 같은 핀 펫을 디램의 셀 트랜지스터로 채택하는 경우에, 디램의 정보 보유(data retention) 특성 확보에 어려움이 있을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 리세스 채널 구조를 가지면서 핀 구조를 갖는 트랜지스터를 채택하는 반도체소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 채택하는 반도체소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 메모리 셀 트랜지스터로 채택하는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 리세스 채널 구조 및 핀 구조를 갖는 반도체소자를 제공한다. 이 반도체 소자는 반도체기판의 활성영역을 가로지르는 상부 게이트 트렌치를 포함한다. 상기 상부 게이트 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치보다 낮은 레벨에 위치하고, 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치가 제공된다. 상기 상부 게이트 트렌치의 측벽과 상기 하부 게이트 트렌치 사이의 상기 상부 게이트 트렌치의 바닥면을 부분적으로 덮으며 상기 하부 게이트 트렌치를 채우고, 상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮는 게이트 패턴이 제공된다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴은 상기 상부 게이트 트렌치의 측벽과 이격될 수 있다.
다른 실시예에서, 상기 상부 게이트 트렌치의 측벽과 상기 게이트 패턴 사이에 개재된 절연성 스페이서를 더 포함할 수 있다. 더 나아가, 상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 제공된 소스/드레인 영역들을 더 포함할 수 있다.
또 다른 실시예에서, 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소(data storage element)를 더 포함할 수 있다.
또 다른 실시예에서, 상기 게이트 패턴은 차례로 적층된 게이트 유전막 및 게이트 전극으로 이루어 질 수 있다.
또 다른 실시예에서, 상기 게이트 패턴에 의해 덮인 상기 하부 게이트 트렌치의 바닥면에 인접한 활성영역의 상하폭은 상기 게이트 패턴에 의해 덮인 상기 하부 게이트 트렌치의 측벽에 인접한 활성영역의 좌우폭과 같거나 클 수 있다.
본 발명의 다른 양태에 따르면, 리세스 채널 및 핀 구조를 갖는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 반도체기판의 활성영역을 가로지르는 상부 게이트 트렌치를 형성한다. 상기 상부 게이트 트렌치의 바닥면을 부분식각하여, 상기 상부 게이트 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치를 형성한다. 상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 노출시키도록 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분식각한다. 상기 하부 게이트 트렌치를 채우며 상기 노출된 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮음과 아울러 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치의 바닥면을 부분적으로 덮는 게이트 패턴을 형성한다.
본 발명의 몇몇 실시예에서, 상기 상부 게이트 트렌치를 형성하는 것은 상기 소자분리막을 갖는 기판 상에 상기 활성영역 및 상기 소자분리막을 부분적으로 노출시키는 마스크를 형성하고, 상기 마스크를 식각마스크로 이용하여 상기 활성영역을 식각 하는 것을 포함할 수 있다.
또한, 상기 하부 게이트 트렌치를 형성하는 것은 상기 마스크를 식각마스크로 이용하여 상기 소자분리막을 부분 식각하고, 상기 마스크 및 상기 상부 게이트 트렌치의 측벽을 덮는 희생 스페이서를 형성하고, 상기 마스크 및 상기 희생 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치의 바닥면을 식각 하는 것을 포함할 수 있다.
또한, 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분 식각하는 것은 상기 소자분리막에 대해 높은 식각율을 갖는 등방성 식각공정을 이용하여 상기 하부 게이트 트렌치에 인접하는 상기 소자분리막을 등방성 식각하고, 상기 희생 스 페이서 및 상기 마스크를 제거하는 것을 포함할 수 있다.
다른 실시예에서, 상기 게이트 패턴을 형성하는 것은 상기 하부 게이트 트렌치의 측벽 및 바닥면에 인접하는 활성영역의 측벽을 노출시킨 기판 상에 게이트 막을 형성하고, 상기 게이트 막을 패터닝하는 것을 포함할 수 있다.
또 다른 실시예에서, 상기 상부 게이트 트렌치의 측벽과 상기 게이트 패턴 사이를 채우는 절연성 스페이서를 형성하는 것을 더 포함할 수 있다. 더 나아가, 상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. 여기서, 상기 소스/드레인 영역들을 형성하는 것은 상기 상부 게이트 트렌치의 측벽에 인접하는 활성영역에 불순물 이온들을 주입하고, 상기 불순물 이온들을 상기 절연성 스페이서 하부에 인접하는 활성영역으로 확산시키는 것을 포함할 수 있다.
또한, 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함할 수 있다.
본 발명의 또 다른 양태에 따르면, 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 메모리 셀 트랜지스터로 채택하는 반도체소자의 제조방법을 제공한다. 이 방법은 반도체기판에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성영역들을 한정하는 소자분리막을 형성한다. 상기 반도체기판의 활성영역들을 가로지르며 상기 소자분리막으로 연장된 상부 트렌치를 형성한다. 상기 활성영역들에 위치하는 상기 상부 트렌치의 바닥면을 부분식각하여, 상기 활성영역에서 상기 상부 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치를 형성한다. 상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역들의 측벽들을 노출시키도록 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분식각하여 상기 하부 게이트 트렌치보다 큰 폭을 가짐과 아울러 상기 하부 게이트 트렌치보다 낮은 레벨의 바닥면을 갖는 하부 필드 트렌치를 형성한다. 상기 하부 게이트 트렌치 및 상기 하부 필드 트렌치를 채움과 아울러 상기 활성영역들에 위치하는 상기 상부 트렌치의 측벽과 이격되도록 상기 상부 트렌치의 바닥면을 부분적으로 덮는 게이트 패턴을 형성한다.
본 발명의 몇몇 실시예에서, 상기 상부 트렌치를 형성하는 것은 상기 활성영역들 및 상기 소자분리막을 부분적으로 노출시키는 개구부를 갖는 마스크를 형성하되, 상기 마스크는 차례로 적층된 하부 하드 마스크, 상부 하드 마스크 및 희생 마스크로 형성되고, 상기 상부 하드 마스크는 상기 하부 하드 마스크 및 상기 소자분리막에 대해 식각선택비를 갖는 물질로 형성되고, 상기 마스크를 식각마스크로 하여 상기 개구부에 의해 노출된 상기 활성영역들 및 상기 소자분리막을 식각하고, 상기 희생 마스크를 제거하는 것을 포함할 수 있다. 여기서, 상기 개구부는 포켓 구조로 형성되어, 상기 장축 방향을 따라 배열된 활성영역들 사이의 소자분리막은 상기 마스크로 덮일 수 있다.
또한, 상기 하부 게이트 트렌치를 형성하는 것은 상기 하부 하드 마스크, 상기 상부 하드 마스크 및 상기 상부 트렌치의 측벽을 덮는 희생 스페이서를 형성하고, 상기 희생 스페이서 및 상기 상부 하드 마스크를 식각마스크로 하여 상기 활성 영역들에 위치하는 상기 상부 트렌치의 바닥면을 이방성식각 하고, 상기 상부 하드 마스크를 제거하는 것을 포함할 수 있다. 여기서, 상기 상부 하드 마스크가 상기 활성영역들과 동일한 물질로 이루어진 경우에, 상기 상부 하드 마스크는 상기 활성영역들에 위치하는 상기 상부 트렌치의 바닥면을 식각하는 동안에 같이 식각되어 제거될 수 있다.
또한, 상기 하부 필드 트렌치를 형성하는 것은 상기 희생 스페이서 및 상기 하부 하드 마스크를 식각마스크로 하여 상기 소자분리막을 이방성 식각하여 예비 하부 필드 트렌치를 형성하고, 상기 희생 마스크 및 상기 하부 하드 마스크를 식각마스크로 하고 상기 소자분리막에 대해 높은 식각율을 갖는 등방성 식각공정을 이용하여 상기 예비 하부 필드 트렌치를 등방성식각하고, 상기 희생 스페이서 및 상기 하부 하드 마스크를 제거하는 것을 포함할 수 있다. 여기서, 상기 예비 하부 필드 트렌치는 상기 하부 게이트 트렌치보다 낮은 레벨에 위치하는 바닥면을 갖도록 형성될 수 있다.
다른 실시예에서, 상기 상부 게이트 트렌치 측벽과 상기 게이트 패턴 사이를 채우는 절연성 스페이서를 형성하는 것을 더 포함할 수 있다.
더 나아가, 상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
또한, 상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예들에 따른 반도체소자의 평면도이고, 도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체소자의 단면도들이다. 도 2 내지 도 8에 있어서, 참조부호 "A"로 표시된 부분은 도 1의 I-I′선을 따라 취해진 영역을 나타내고, 참조부호 "B"로 표시된 부분은 도 1의 II-II′선을 따라 취해진 영역을 나타낸다.
우선, 도 1 및 도 8을 참조하여 본 발명의 실시예들에 따른 반도체소자를 설명하기로 한다.
도 1 및 도 8을 참조하면, 반도체기판(100)에 활성영역(110a)을 한정하는 소자분리막(110s)이 제공된다. 여기서, 상기 소자분리막(110s)은 얕은 트렌치 소자분리막(shallow trench isolation)일 수 있다. 상기 활성영역(110a)은 장축 및 단축을 갖도록 제공되고, 장축 방향 및 단축 방향을 따라 2차원적으로 복수개가 배열될 수 있다. 상기 소자분리막(110s)과 상기 반도체기판(100) 사이에 절연성 라이 너(106)가 제공될 수 있다. 상기 절연성 라이너(106)는 실리콘 질화막과 같은 절연막으로 이루어질 수 있다. 상기 절연성 라이너(106)와 상기 반도체기판(100) 사이에 버퍼 산화막(104)이 제공될 수 있다. 상기 버퍼 산화막(104)은 실리콘 산화막과 같은 절연막으로 이루어질 수 있다.
상기 활성영역(110a)을 가로지르는 상부 게이트 트렌치(120g)가 제공된다. 상기 상부 게이트 트렌치(120g)와 양쪽 끝이 중첩하며 상기 상부 게이트 트렌치(120g)보다 낮은 레벨에 위치하는 하부 게이트 트렌치(130g)가 제공된다. 여기서, 상기 하부 게이트 트렌치(130g)는 상기 상부 게이트 트렌치(120g)의 측벽과 이격되도록 상기 상부 게이트 트렌치(120g)보다 작은 폭을 갖는다.
상기 상부 게이트 트렌치(120g)의 측벽과 상기 하부 게이트 트렌치(130g) 사이에 위치하는 상기 상부 게이트 트렌치(120g)의 바닥면을 부분적으로 덮으며 상기 하부 게이트 트렌치(130g)를 채우고, 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮는 게이트 패턴(140)이 제공된다. 여기서, 상기 게이트 패턴(140)은 상기 상부 게이트 트렌치(120g)의 측벽과 이격될 수 있다. 상기 게이트 패턴(140)은 차례로 적층된 게이트 유전막(134) 및 게이트 전극(136)으로 형성될 수 있다. 상기 게이트 유전막(134)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 이루어질 수 있다. 상기 게이트 전극(136)은 폴리 실리콘막, 금속막 및 실리사이드막으로 이루어진 군으로부터 선택된 적어도 하나의 막을 포함할 수 있다. 상기 게이트 패턴(140)에 의해 덮인 상기 하부 게이트 트렌치(130g)의 바닥면에 인접하는 상기 활성영역(110a) 측벽의 상하폭(W1)은 상기 게이트 패턴(140)에 의해 덮인 상기 하부 게이트 트렌치(130g)의 측벽에 인접하는 상기 활성영역(110a) 측벽의 좌우폭(W2)과 같거나 클 수 있다.
상기 상부 게이트 트렌치(120g)의 측벽과 상기 게이트 패턴(140) 사이에 개재된 절연성 스페이서(145)가 제공될 수 있다. 상기 절연성 스페이서(145)는 실리콘 질화막 또는 실리콘 산화막과 같은 절연막으로 이루어질 수 있다.
상기 상부 게이트 트렌치(120g)에 인접하는 활성영역(110a)에 소스/드레인 영역들(150)이 제공될 수 있다. 보다 바람직하게는 상기 소스/드레인 영역들(150)은 상기 절연성 스페이서(145)의 측벽 및 바닥면에 인접하는 활성영역에 제공될 수 있다. 따라서, 상기 소스/드레인 영역들(150)과 상기 게이트 패턴(140)의 중첩면적을 최소화될 수 있다. 그 결과, 상기 소스/드레인 영역들(150)과 상기 게이트 패턴(140) 사이의 중첩면적이 최소화됨에 따라, GIDL(gate induced drain leakage)을 최소화할 수 있다.
상기 게이트 패턴(140)이 상기 하부 게이트 트렌치(130g)를 채움으로써, 상기 소스/드레인 영역들(150) 사이에 리세스 채널이 형성될 수 있다. 또한, 상기 게이트 패턴(140)이 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영역(110a)의 측벽을 덮음으로 인하여 핀 구조가 형성될 수 있다. 따라서, 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터가 제공될 수 있다.
상술한 바와 같이, 상기 소스/드레인 영역들(150) 사이에 리세스 채널이 형성되므로, 트랜지스터의 유효 채널 길이(effective channel length)를 증가시킬 수 있다. 그 결과, 단채널 효과(short channel effect)를 억제할 수 있다. 더 나아가, 반도체소자의 고접적화를 구현할 수 있다.
또한, 상기 게이트 패턴(140)이 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영역(110a)의 측벽을 덮음과 아울러 상기 상부 게이트 트렌치(120g)의 바닥면을 부분적으로 덮음으로 인하여, 상기 게이트 전극(140)의 채널에 대한 제어 능력(controllability)을 향상시킬 수 있다. 이에 따라, 리세스 채널을 가짐에도 불구하고 트랜지스터의 온-전류 특성을 향상시키고, 바디 효과를 억제할 수 있다. 따라서, 트랜지스터의 동작속도를 증가시킬 수 있다.
더 나아가, 상기 소스/드레인 영역들(150)이 상기 상부 게이트 트렌치(120g)에 인접하는 활성영역, 보다 구체적으로 상기 절연성 스페이서(145)의 측벽 및 바닥면에 인접하는 활성영역에 제공됨으로 인하여 상기 소스/드레인 영역들(150)과 상기 게이트 전극(136) 사이의 중첩 면적을 최소화할 수 있다. 이에 따라, 상기 게이트 전극(136)과 상기 소스/드레인 영역들(150) 사이의 전기장(electric field)을 최소화시킬 수 있다. 그 결과, 트래지스터의 GIDL(Gate induced drain leakage)을 억제할 수 있다. 따라서, 저전력에서 동작하면서 동작속도가 빠른 트랜지스터를 제공할 수 있다.
상기 소스/드레인 영역들(150) 중 선택된 하나에 전기적으로 접속된 정보 저장 요소(data storage element; 190)가 제공될 수 있다. 상기 정보 저장 요소(190)는 스토리지 커패시터(storage capacitor)일 수 있다. 상기 소스/드레인 영역들(150) 중 선택된 하나의 영역과 상기 정보 저장 요소(190) 사이에 베리드 콘택 플러그(185)가 제공될 수 있다. 또한, 상기 소스/드레인 영역들(150) 중 선택된 하 나의 영역과 상기 베리드 콘택 플러그(185) 사이에 제1 랜딩 패드(155s)가 제공될 수 있다. 더 나아가, 상기 소스/드레인 영역들(150) 중 상기 정보 저장 요소(190)와 전기적으로 접속되지 않은 영역은 도전성 라인(170)과 전기적으로 접속될 수 있다. 상기 도전성 라인(170)은 비트라인으로 정의되고, 상기 게이트 전극(136)은 워드라인으로 정의될 수 있다. 상기 도전성 라인(170)과 상기 소스/드레인 영역들(150)중 선택된 영역 사이에는 다이렉트 콘택 플러그(165)가 개재될 수 있다. 또한, 상기 다이렉트 콘택 플러그(165)와 상기 소스/드레인 영역들(150)중 선택된 영역 사이에는 제2 랜딩 패드(155b)가 개재될 수 있다.
상술한 바와 같이 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 셀 트랜지스터로 채택하는 디램과 같은 메모리 소자를 제공할 수 있다. 따라서, 정보 보유(data retention) 특성이 향상된 디램과 같은 메모리 소자를 제공할 수 있다. 이와 같이 제공된 디램과 같은 메모리 소자를 채택하는 전자제품들을 제공할 수 있다 따라서, 저전력 및 고성능의 전자제품을 제공할 수 있다.
다음으로, 도 1 내지 도 8을 참조하여 본 발명의 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1 및 도 2를 참조하면, 반도체기판(100)에 활성영역(110a)을 한정하는 소자분리막(110s)을 형성한다. 한편, 상기 소자분리막(110s)에 의해 복수개의 활성영역들(110a)이 한정될 수 있다. 상기 소자분리막(110s)에 의해 복수개의 활성영역들(110a)이 한정되는 경우에, 상기 활성영역들(110a)의 각각은 장축 및 단축을 가 지며, 상기 활성영역들(110a)은 장축 방향 및 단축 방향을 따라 2차원적으로 배열될 수 있다.
상기 소자분리막(110s)은 얕은 트렌치 소자분리 기술(shallow trench isolation technique)을 이용하여 형성할 수 있다. 구체적으로, 상기 소자분리막(110s)을 형성하는 것은 상기 반도체 기판(100)의 소정영역을 식각하여 소자분리 트렌치를 형성하고, 상기 소자분리 트렌치를 채우는 절연막을 형성하는 것을 포함할 수 있다. 한편, 상기 반도체 기판(100)을 식각하여 상기 소자분리 트렌치를 형성한 후에, 상기 트렌치의 내벽에 버퍼 산화막(104) 및 절연성 라이너(106)를 차례로 형성할 수 있다. 상기 버퍼 산화막(104)을 형성하는 이유는 상기 소자분리 트렌치를 형성하는 동안에 상기 반도체기판(100)에 가해진 식각 손상을 치유(curing)하기 위함이다. 상기 버퍼 산화막(104)은 상기 소자분리 트렌치를 갖는 기판을 열산화시킴으로써 형성될 수 있다. 상기 절연성 라이너(106)는 화학 기상 증착법에 의한 실리콘 질화막으로 형성할 수 있다. 상기 절연성 라이너(106)를 형성하는 이유는 반도체소자를 형성하기 위한 후속의 열공정들에 의하여 상기 소자분리 트렌치 내벽의 반도체기판이 후속의 열공정에 의하여 산화되는 것을 방지하기 위함이다. 또한, 상기 절연성 라이너(106)를 형성함으로써, 상기 활성영역(110a)의 평면적이 후속의 열공정에 의한 산화에 의하여 줄어드는 것을 억제할 수 있다.
도 1 및 도 3을 참조하면, 상기 소자분리막(110s)을 갖는 기판 상에 상기 활성영역(110a)을 가로지르며 상기 소자분리막(110s)으로 연장된 개구부(115a)를 갖는 마스크(115)를 형성할 수 있다. 상기 마스크(115)는 차례로 적층된 하부 하드 마스크(112), 상부 하드 마스크(113) 및 희생 마스크로 형성될 수 있다. 상기 하부 하드 마스크(112)는 상기 소자분리막(110s) 및 상기 활성영역(110a)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 상기 상부 하드 마스크(113)는 상기 하부 하드 마스크(112) 및 상기 소자분리막(110s)에 대해 식각선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 하부 하드 마스크(112)가 실리콘 질화막으로 형성되는 경우에, 상기 상부 하드 마스크(113)는 실리콘막 또는 비정질 탄소막으로 형성할 수 있다. 상기 희생 마스크(115)는 포토레지스트막으로 형성될 수 있다.
한편, 상기 마스크(115)의 상기 개구부(115a)는 포켓 구조(pocket structure)로 형성될 수 있다. 구체적으로, 상기 활성영역(110a)이 복수개가 제공되는 경우에, 상기 활성영역들(110a)의 장축 방향을 따라 배열된 활성영역들(110a) 사이에 위치하는 소자분리막이 상기 마스크(115)에 의해 덮일 수 있도록 상기 개구부(115a)는 상기 활성영역들(110a)을 가로지르며 상기 소자분리막(110s)으로 연장되는 포켓 구조로 형성될 수 있다. 즉, 도 3에 도시된 바와 같이 상기 활성영역들(110a)의 단축에 실질적으로 평행한 상기 활성영역들(110a)의 측벽들 사이에 위치하는 소자분리막(110s)은 상기 마스크(115)에 의해 덮일 수 있다.
한편, 도면에 도시하지 않았지만 상기 하부 하드 마스크(112)를 형성하기 전에, 패드 산화막을 형성할 수 있다. 상기 하부 하드 마스크(112)가 실리콘 질화막으로 형성되는 경우에, 상기 패드 산화막은 상기 활성영역(110a)과 상기 하부 하드 마스크(112) 사이의 열팽창계수(thermal expansion coefficient)의 차이에 기인하는 스트레스를 완화시킬 수 있다.
상기 마스크(115)를 식각마스크로 하여 상기 개구부(115a)에 의해 노출된 상기 활성영역(110a)을 식각할 수 있다. 상기 마스크(115)를 식각마스크로 하여 상기 활성영역(110a)을 식각하는 것은 이방성 식각 공정을 이용하여 수행할 수 있다. 그 결과, 상기 활성영역(110a)을 가로지르는 상부 게이트 트렌치(120g)가 형성될 수 있다.
상기 마스크(115)를 식각마스크로 이용하여 상기 개구부(115a)에 의해 노출된 상기 소자분리막(110s)을 식각할 수 있다. 그 결과, 상기 활성영역(110a)을 가로지르는 상부 게이트 트렌치(120g) 및 상기 상부 게이트 트렌치(120g)로부터 상기 소자분리막(110s)으로 연장된 상부 필드 트렌치(120f)로 이루어진 상부 트렌치(121)가 형성될 수 있다.
도 1 및 도 4를 참조하면, 상기 희생 마스크(114)를 제거할 수 있다. 상기 하부 하드 마스크(112), 상기 상부 하드 마스크(114) 및 상기 상부 트렌치(121)의 측벽들을 덮는 희생 스페이서(125)를 형성할 수 있다. 그 결과, 상기 상부 트렌치(121)의 바닥면이 부분적으로 노출될 수 있다. 즉, 상기 상부 게이트 트렌치(120g) 및 상기 상부 필드 트렌치(120f)의 바닥면들이 부분적으로 노출될 수 있다. 상기 희생 스페이서(125)는 상기 하부 하드 마스크(112)와 동일한 식각율을 갖는 물질로 형성될 수 있다. 예를 들면, 상기 하부 하드 마스크(112)가 실리콘 질화막으로 형성되는 경우에, 상기 희생 스페이서(125)도 실리콘 질화막으로 형성할 수 있다.
도 1 및 도 5를 참조하면, 상기 희생 스페이서(125) 및 상기 상부 하드 마스 크(113)를 식각마스크로 하여 상기 상부 게이트 트렌치(120g)의 바닥면을 식각하여 하부 게이트 트렌치(130g)를 형성할 수 있다. 여기서, 상기 상부 게이트 트렌치(120g)의 바닥면을 식각하는 것을 이방성 식각 공정을 이용할 수 있다. 따라서, 상기 하부 게이트 트렌치(130g)는 상기 상부 게이트 트렌치(120g)보다 작은 폭을 갖는다. 또한, 상기 하부 게이트 트렌치(130g)의 양쪽 끝은 상기 상부 게이트 트렌치(120g)의 양쪽 끝과 중첩할 수 있다. 따라서, 상기 하부 게이트 트렌치(130g)에 의해 상기 소자분리막(110s)의 소정영역이 노출될 수 있다.
한편, 상기 상부 하드 마스크(113)가 실리콘막으로 형성되고, 상기 활성영역(110a)이 단결정 실리콘으로 이루어진 경우에, 상기 하부 게이트 트렌치(130g)를 형성하는 동안에 상기 상부 하드 마스크(113)가 식각되어 제거될 수 있다. 따라서, 상기 하부 하드 마스크(112) 및 상기 희생 스페이서(125)가 잔존할 수 있다. 이와 같이, 상기 상부 하드 마스크(113)가 상기 활성영역(110a)과 동일한 물질로 형성하는 경우에, 상기 상부 하드 마스크(113)를 제거하기 위한 별도의 식각공정을 생략할 수 있으므로 반도체소자의 제조 비용을 감소시킴과 아울러 공정 시간을 감축할 수 있다. 이와는 달리, 상기 상부 하드 마스크(113)가 비정질 탄소막과 같은 물질로 형성하는 경우에, 상기 상부 하드 마스크(113)를 제거하기 위한 식각 공정을 진행할 수 있다.
상기 하부 하드 마스크(112) 및 상기 희생 스페이서(125)를 식각마스크로 이용하여 상기 하부 게이트 트렌치(130g)에 의해 노출된 소자분리막(110s)을 부분 식각하여 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영 역(110a)의 측벽을 노출시키는 하부 필드 트렌치(130f)를 형성할 수 있다. 여기서, 상기 하부 게이트 트렌치(130g)에 의해 노출된 상기 소자분리막(110s)을 부분식각하는 것은 상기 소자분리막(110s)에 대해 높은 식각율을 갖는 등방성 식각 공정을 이용할 수 있다. 따라서, 상기 하부 게이트 트렌치(130g)의 바닥면에 인접하는 상기 노출된 활성영역(110a) 측벽의 상하폭(W1)은 상기 하부 게이트 트렌치(130g)의 측벽에 인접하는 상기 노출된 활성영역(110a) 측벽의 좌우폭(W2)과 같을 수 있다.
한편, 상기 하부 하드 마스크(112) 및 상기 희생 스페이서(125)를 식각마스크로 하여 상기 상부 필드 트렌치(120f)의 바닥면을 이방성 식각하여 예비 하부 필드 트렌치를 형성하고, 상기 예비 하부 필드 트렌치 측벽 및 바닥면의 소자분리막을 등방성 식각하여 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 노출시키는 하부 필드 트렌치(130f)를 형성할 수 있다. 그 결과, 상기 하부 게이트 트렌치(130a) 및 상기 하부 필드 트렌치(130f)로 이루어진 하부 트렌치(131)가 형성될 수 있다. 한편, 후속 공정에 의해 완성되는 트랜지스터의 온 전류 특성을 더욱 향상시키기 위하여 상기 예비 하부 필드 트렌치가 상기 하부 게이트 트렌치(130f)보다 낮은 바닥면을 갖도록 형성할 수 있다. 따라서, 상기 하부 필드 트렌치(130f)는 상기 하부 게이트 트렌치(130g)의 측벽 및 바닥면에 인접하는 활성영역(110a)의 측벽을 노출시킬 수 있다. 여기서, 상기 하부 게이트 트렌치(130g)의 바닥면에 인접하는 상기 노출된 활성영역(110a) 측벽의 상하폭(W1)은 상기 하부 게이트 트렌치(130g)의 측벽에 인접하는 상기 노출된 활성영역(110a) 측벽의 좌우폭(W2)보다 클 수 있다. 이러한 것은 후속 공정에 의해 형성되는 게이트 패턴과 상기 활성영역(110a)의 측벽의 중첩면적을 증가시킴으로써 트랜지스터의 온 전류 특성을 향상시킬 수 있다. 즉, 트랜지스터의 동작속도를 향상시킬 수 있다.
따라서, 상기 하부 게이트 트렌치(130g)의 바닥면에 인접하는 상기 노출된 활성영역(110a) 측벽의 상하폭(W1)은 상기 하부 게이트 트렌치(130g)의 측벽에 인접하는 상기 노출된 활성영역(110a) 측벽의 좌우폭(W2)과 같거나 클 수 있다.
이어서, 상기 하부 하드 마스크(112) 및 상기 희생 스페이서(125)를 제거하여 도 6에 도시된 바와 같이 상기 상부 게이트 트렌치(120g)의 측벽 및 바닥면을 노출시킬 수 있다.
도 1 및 도 7을 참조하면, 상기 하부 트렌치(131)를 채우며 상기 상부 게이트 트렌치(120g)의 측벽과 이격되도록 상기 상부 게이트 트렌치(120g)의 바닥면을 부분적으로 덮는 게이트 패턴(140)을 형성한다. 상기 게이트 패턴(140)은 상기 하부 게이트 트렌치(130g) 및 상기 하부 필드 트렌치(130g)를 채우도록 형성되므로, 상기 하부 필드 트렌치(130g)에 의해 노출된 상기 활성영역(110a)의 측벽을 덮을 수 있다. 도 7에서, 지시부호 "FG"는 상기 게이트 패턴(140)에 의해 덮인 상기 활성영역(110a)의 측벽을 나타낸다. 따라서, 상기 게이트 패턴(140)에 의해 덮인 상기 활성영역(110a)의 측벽(FG)은 상기 하부 필드 트렌치(130f)에 의해 노출된 활성영역의 측벽에 대응할 수 있다.
상기 게이트 패턴(140)을 형성하는 것은 상기 하부 하드 마스크(112) 및 상기 희생 스페이서(125)를 제거하여 상기 상부 게이트 트렌치(120g)의 측벽 및 바닥면을 노출시킨 기판 상에 게이트 막을 형성하고, 상기 게이트 막을 패터닝하는 것 을 포함할 수 있다. 상기 게이트 패턴(140)은 차례로 적층된 게이트 유전막(134) 및 게이트 전극(136)으로 형성할 수 있다. 상기 게이트 유전막(134)은 실리콘 산화막 또는 고유전막(high-k dielectric layer)으로 형성할 수 있다. 상기 게이트 전극(136)은 폴리 실리콘막, 금속막 및 실리사이드막으로 이루어진 군으로부터 선택된 적어도 하나의 막을 포함하도록 형성할 수 있다. 한편, 상기 게이트 막을 패터닝하기 전에, 하드 마스크로 이용하는 캐핑막(143)을 형성할 수 있다. 상기 캐핑막(143)은 실리콘 질화막으로 형성할 수 있다.
상기 상부 게이트 트렌치(120g)의 측벽과 상기 게이트 패턴(140) 사이를 채우는 절연성 스페이서(145)를 형성할 수 있다. 상기 절연성 스페이서(145)를 형성하는 것은 상기 게이트 패턴(140)을 갖는 기판 상에 스페이서 절연막을 형성하고, 상기 스페이서 절연막을 이방성식각 하는 것을 포함할 수 있다.
상기 게이트 패턴(140) 양 옆의 활성영역(110a)에 소스/드레인 영역들(150)을 형성할 수 있다. 보다 바람직하게는 상기 절연성 스페이서(145)의 측벽 및 바닥면에 인접하는 활성영역에 소스/드레인 영역들(150)을 형성할 수 있다.
상기 소스/드레인 영역들(150)을 형성하는 것은 상기 게이트 패턴(140)과의 중첩면적을 최소화하도록 상기 상부 게이트 트렌치(120g)의 측벽에 인접하는 활성영역에 불순물 이온들을 주입하고, 상기 불순물 이온들을 상기 절연성 스페이서(145) 하부에 인접하는 활성영역으로 확산시키는 것을 포함할 수 있다. 여기서, 상부 게이트 트렌치(120g)의 측벽에 인접하는 활성영역에 불순물 이온들을 주입하는 것은 상기 소자분리막(110s), 상기 게이트 패턴(140) 및 상기 절연성 스페이 서(145)를 이온주입마스크로 하여 상기 활성영역(110a)에 불순물 이온들을 주입하는 것을 포함할 수 있다. 따라서, 상기 소스/드레인 영역들(150)과 상기 게이트 패턴(140) 사이의 중첩면적을 최소화할 수 있다. 그 결과, 상기 소스/드레인 영역들(150)과 상기 게이트 전극(136) 사이의 중첩면적을 최소화할 수 있다.
상술한 바와 같은 구성요소들로부터 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터가 제공될 수 있다. 다시 말하면, 상기 게이트 패턴(140)이 상기 하부 게이트 트렌치(130g)를 채움으로 인하여 상기 소스/드레인 영역들(150) 사이에 리세스 채널이 형성될 수 있다. 또한, 상기 게이트 패턴(140)이 상기 하부 게이트 트렌치(130g)의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮음과 아울러 상기 하부 게이트 트렌치(130g)에 인접한 상기 상부 게이트 트렌치(120g)의 바닥면을 부분적으로 덮으므로 인하여 핀 구조가 형성될 수 있다. 이러한 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터에 대해 앞에서 설명한 바 있으므로 자세한 설명은 생략하기로 한다.
도 1 및 도 8을 참조하면, 자기정렬 콘택 공정(self-align contact process)을 이용하여 상기 소스/드레인 영역들(150)에 전기적으로 접속하는 제1 랜딩 패드(155s) 및 제2 랜딩 패드(155b)를 형성할 수 있다. 상기 제1 랜딩 패드(155s)는 상기 소스/드레인 영역들(150) 중 선택된 하나에 전기적으로 접속될 수 있다.
상기 랜딩 패드들(155s, 155b)을 갖는 기판 상에 하부 절연막(160)을 형성할 수 있다. 상기 하부 절연막(160)을 관통하며 상기 제2 랜딩 패드(155b)에 전기적으로 접속하는 다이렉트 콘택 플러그(165)를 형성할 수 있다. 상기 하부 절연막(160) 상에 상기 다이렉트 콘택 플러그(165)를 덮는 도전성 라인(170)을 형성할 수 있다. 상기 도전성 라인(170)은 비트라인으로 정의할 수 있다. 상기 도전성 라인(170)을 비트라인으로 정의하는 경우에, 상기 게이트 전극(136)은 워드라인으로 정의할 수 있다. 상기 도전성 라인(170)을 갖는 기판 상에 상부 절연막(175)을 형성할 수 있다. 상기 상부 절연막(175) 및 상기 하부 절연막(160)은 실리콘 산화막으로 형성할 수 있다. 상기 상부 절연막(175) 및 상기 하부 절연막(160)을 차례로 관통하며 상기 제1 랜딩 패드(155s)와 전기적으로 접속하는 베리드 콘택 플러그(180)를 형성할 수 있다. 상기 상부 절연막(175) 상에 상기 베리드 콘택 플러그(185)를 덮는 정보 저장 요소(data storage element; 190)를 형성할 수 있다. 상기 정보 저장 요소(190)는 스토리지 커패시터(storage capacitor)일 수 있다. 따라서, 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 셀 트랜지스터로 채택하는 디램과 같은 메모리 소자를 제공할 수 있다.
상술한 바와 같이 본 발명에 따르면, 소스/드레인 영역들과 게이트 전극 사이의 중첩면적을 최소화하면서 리세스 채널 구조 및 핀 구조를 갖는 트랜지스터를 제공한다. 소스/드레인 영역들과 게이트 전극 사이의 중첩면적을 최소화할 수 있으므로, 트래지스터의 GIDL(Gate induced drain leakage)을 억제할 수 있다. 또한, 리세스 채널 구조 및 핀 구조를 가짐으로, 단채널 효과(short channel effect)를 억제함과 아울러 트랜지스터의 온 전류 특성을 향상시킬 수 있다. 또한, 이와 같은 트랜지스터를 셀 트랜지스터로 채택하는 디램과 같은 메모리 소자의 정보 보 유(data retention) 특성을 향상시킬 수 있다.

Claims (26)

  1. 반도체기판의 활성영역을 가로지르는 상부 게이트 트렌치;
    상기 상부 게이트 트렌치와 양쪽 끝이 중첩하며 상기 상부 게이트 트렌치보다 낮은 레벨에 위치하고, 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖도록 제공된 하부 게이트 트렌치; 및
    상기 상부 게이트 트렌치의 측벽과 상기 하부 게이트 트렌치 사이의 상기 상부 게이트 트렌치의 바닥면을 부분적으로 덮으며 상기 하부 게이트 트렌치를 채우고, 상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮는 게이트 패턴을 포함하는 반도체소자.
  2. 제 1 항에 있어서,
    상기 게이트 패턴은 상기 상부 게이트 트렌치의 측벽과 이격된 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서,
    상기 상부 게이트 트렌치의 측벽과 상기 게이트 패턴 사이에 개재된 절연성 스페이서를 더 포함하는 반도체소자.
  4. 제 3 항에 있어서,
    상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 제공된 소스/드레인 영역들을 더 포함하는 반도체소자.
  5. 제 1 항에 있어서,
    상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소(data storage element)를 더 포함하는 반도체소자.
  6. 제 1 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 유전막 및 게이트 전극으로 이루어진 것을 특징으로 하는 반도체소자.
  7. 제 1 항에 있어서,
    상기 게이트 패턴에 의해 덮인 상기 하부 게이트 트렌치의 바닥면에 인접한 활성영역의 상하폭은 상기 게이트 패턴에 의해 덮인 상기 하부 게이트 트렌치의 측벽에 인접한 활성영역의 좌우폭과 같거나 큰 것을 특징으로 하는 반도체소자.
  8. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 반도체기판의 활성영역을 가로지르는 상부 게이트 트렌치를 형성하고,
    상기 상부 게이트 트렌치의 바닥면을 부분식각하여, 상기 상부 게이트 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상 부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치를 형성하고,
    상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 노출시키도록 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분식각하고,
    상기 하부 게이트 트렌치를 채우며 상기 노출된 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역의 측벽을 덮음과 아울러 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치의 바닥면을 부분적으로 덮는 게이트 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 상부 게이트 트렌치를 형성하는 것은
    상기 소자분리막을 갖는 기판 상에 상기 활성영역 및 상기 소자분리막을 부분적으로 노출시키는 마스크를 형성하고,
    상기 마스크를 식각마스크로 이용하여 상기 활성영역을 식각 하는 것을 포함하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 하부 게이트 트렌치를 형성하는 것은
    상기 마스크를 식각마스크로 이용하여 상기 소자분리막을 부분 식각하고,
    상기 마스크 및 상기 상부 게이트 트렌치의 측벽을 덮는 희생 스페이서를 형성하고,
    상기 마스크 및 상기 희생 스페이서를 식각마스크로 이용하여 상기 상부 게이트 트렌치의 바닥면을 식각 하는 것을 포함하는 반도체소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분 식각하는 것은
    상기 소자분리막에 대해 높은 식각율을 갖는 등방성 식각공정을 이용하여 상기 하부 게이트 트렌치에 인접하는 상기 소자분리막을 등방성 식각하고,
    상기 희생 스페이서 및 상기 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 게이트 패턴을 형성하는 것은
    상기 하부 게이트 트렌치의 측벽 및 바닥면에 인접하는 활성영역의 측벽을 노출시킨 기판 상에 게이트 막을 형성하고,
    상기 게이트 막을 패터닝하는 것을 포함하는 반도체소자의 제조방법.
  13. 제 8 항에 있어서,
    상기 상부 게이트 트렌치의 측벽과 상기 게이트 패턴 사이를 채우는 절연성 스페이서를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 소스/드레인 영역들을 형성하는 것은
    상기 상부 게이트 트렌치의 측벽에 인접하는 활성영역에 불순물 이온들을 주입하고,
    상기 불순물 이온들을 상기 절연성 스페이서 하부에 인접하는 활성영역으로 확산시키는 것을 포함하는 반도체소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  17. 반도체기판에 장축 및 단축을 가지며 장축 방향 및 단축 방향으로 이차원적으로 배열된 복수개의 활성영역들을 한정하는 소자분리막을 형성하고,
    상기 반도체기판의 활성영역들을 가로지르며 상기 소자분리막으로 연장된 상부 트렌치를 형성하고,
    상기 활성영역들에 위치하는 상기 상부 트렌치의 바닥면을 부분식각하여, 상기 활성영역에서 상기 상부 트렌치와 양 쪽 끝이 중첩하며 상기 상부 게이트 트렌치의 측벽과 이격되도록 상기 상부 게이트 트렌치보다 작은 폭을 갖는 하부 게이트 트렌치를 형성하고,
    상기 하부 게이트 트렌치의 바닥면 및 측벽에 인접하는 활성영역들의 측벽들을 노출시키도록 상기 하부 게이트 트렌치에 인접하는 소자분리막을 부분식각하여 상기 하부 게이트 트렌치보다 큰 폭을 가짐과 아울러 상기 하부 게이트 트렌치보다 낮은 레벨의 바닥면을 갖는 하부 필드 트렌치를 형성하고,
    상기 하부 게이트 트렌치 및 상기 하부 필드 트렌치를 채움과 아울러 상기 활성영역들에 위치하는 상기 상부 트렌치의 측벽과 이격되도록 상기 상부 트렌치의 바닥면을 부분적으로 덮는 게이트 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 상부 트렌치를 형성하는 것은
    상기 활성영역들 및 상기 소자분리막을 부분적으로 노출시키는 개구부를 갖는 마스크를 형성하되, 상기 마스크는 차례로 적층된 하부 하드 마스크, 상부 하드 마스크 및 희생 마스크로 형성되고, 상기 상부 하드 마스크는 상기 하부 하드 마스크 및 상기 소자분리막에 대해 식각선택비를 갖는 물질로 형성되고,
    상기 마스크를 식각마스크로 하여 상기 개구부에 의해 노출된 상기 활성영역 들 및 상기 소자분리막을 식각하고,
    상기 희생 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 개구부는 포켓 구조로 형성되어, 상기 장축 방향을 따라 배열된 활성영역들 사이의 소자분리막은 상기 마스크로 덮인 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 하부 게이트 트렌치를 형성하는 것은
    상기 하부 하드 마스크, 상기 상부 하드 마스크 및 상기 상부 트렌치의 측벽을 덮는 희생 스페이서를 형성하고,
    상기 희생 스페이서 및 상기 상부 하드 마스크를 식각마스크로 하여 상기 활성영역들에 위치하는 상기 상부 트렌치의 바닥면을 이방성식각 하고,
    상기 상부 하드 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 상부 하드 마스크가 상기 활성영역들과 동일한 물질로 이루어진 경우에, 상기 상부 하드 마스크는 상기 활성영역들에 위치하는 상기 상부 트렌치의 바닥면을 식각하는 동안에 같이 식각되어 제거되는 것을 특징으로 하는 반도체소자의 제조방법.
  22. 제 20 항에 있어서,
    상기 하부 필드 트렌치를 형성하는 것은
    상기 희생 스페이서 및 상기 하부 하드 마스크를 식각마스크로 하여 상기 소자분리막을 이방성 식각하여 예비 하부 필드 트렌치를 형성하고,
    상기 희생 마스크 및 상기 하부 하드 마스크를 식각마스크로 하고 상기 소자분리막에 대해 높은 식각율을 갖는 등방성 식각공정을 이용하여 상기 예비 하부 필드 트렌치를 등방성식각하고,
    상기 희생 스페이서 및 상기 하부 하드 마스크를 제거하는 것을 포함하는 반도체소자의 제조방법.
  23. 제 22 항에 있어서,
    상기 예비 하부 필드 트렌치는 상기 하부 게이트 트렌치보다 낮은 레벨에 위치하는 바닥면을 갖도록 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 상부 게이트 트렌치 측벽과 상기 게이트 패턴 사이를 채우는 절연성 스페이서를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 절연성 스페이서의 측벽 및 바닥면에 인접하는 활성영역에 소스/드레인 영역을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  26. 제 25 항에 있어서,
    상기 소스/드레인 영역들 중 선택된 하나에 전기적으로 접속된 정보 저장 요소를 형성하는 것을 더 포함하는 반도체소자의 제조방법.
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