KR20170000633A - 반도체 장치 - Google Patents

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Abstract

소자 분리 특성을 개선한 반도체 장치가 제공된다. 기판으로부터 돌출되어, 제1 방향으로 연장되는 핀; 핀과 교차하여 배치되는 제1 및 제2 게이트 구조체; 제1 및 제2 게이트 구조체 사이의 핀 내에 형성되는 리세스; 리세스를 채우고, 핀 상으로 돌출되어, 제1 및 제2 게이트 구조체의 상면과 동일 평면에 위치하는 상면을 가지는 소자 분리막; 소자 분리막의 상부 영역을 따라 형성되는 라이너; 및 리세스 양 측에, 소자 분리막과 이격되어 배치되는 소오스/드레인 영역을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 분리 특성(isolation characteristics)을 개선한 반도체 장치에 관한 것이다.
본 발명이 해결하려는 다른 과제는, 쇼트(short)를 방지하고, 이상없이 소오스/드레인을 에피택셜 성장시켜 동작 특성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 기판으로부터 돌출되어, 제1 방향으로 연장되는 핀; 상기 핀과 교차하여 배치되는 제1 및 제2 게이트 구조체; 상기 제1 및 제2 게이트 구조체 사이의 상기 핀 내에 형성되는 리세스; 상기 리세스를 채우고, 상기 핀 상으로 돌출되어,. 상기 제1 및 제2 게이트 구조체의 상면과 동일 평면에 위치하는 상면을 가지는 소자 분리막; 상기 소자 분리막의 상부 영역을 따라 형성되는 라이너; 및 상기 리세스 양 측에, 상기 소자 분리막과 이격되어 배치되는 소오스/드레인 영역을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 소자 분리막은 상기 리세스 내에 배치된 제1 소자 분리막과 상기 상부 영역에 배치된 제2 소자 분리막을 포함하고, 상기 제1 소자 분리막의 폭은 상기 제2 소자 분리막의 폭보다 좁을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질로 형성될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제2 소자 분리막과 상기 핀 사이에 형성되고, 상기 제1 소자 분리막의 측벽과 접촉하는 스페이서를 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서는 상기 소오스/드레인 영역과 상기 소자 분리막 사이에 배치될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 라이너의 하면은 상기 스페이서의 상면과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상면과 상기 제1 소자 분리막의 상면은 동일 평면에 위치할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 리세스의 하면은 상기 소오스/드레인 영역의 하면보다 낮을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 라이너는 상기 소자 분리막의 측벽을 따라 상부로 연장되어, 상기 소자 분리막의 상면과 동일 평면과 접할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 구조체와 상기 소자 분리막 사이, 상기 제2 게이트 구조체와 상기 소자 분리막 사이의 상기 핀을 덮는 층간 절연막을 더 포함하고, 상기 층각 절연막의 상면은 상기 소자 분리막의 상면과 동일 평면에 위치할 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치는 기판으로부터 돌출된 형상으로 제1 방향으로 연장되는 핀; 상기 핀 내에 형성되는 리세스; 상기 리세스를 채우고, 제1 소자 분리막; 상기 제1 소자 분리막 상에 형성되어, 제1 소자 분리막과 다른 폭을 가지는 제2 소자 분리막; 상기 리세스 양 측에, 상기 소자 분리막과 이격되어 배치되는 소오스/드레인 영역; 상기 제1 소자 분리막과 상기 소오스/드레인 영역 사이에 배치되는 스페이서; 및 상기 제2 소자 분리막의 측벽을 감싸는 라이너를 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상면은 상기 라이너의 하면과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서와 상기 라이너는 서로 다른 물질일 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 스페이서의 상면과 상기 제1 소자 분리막의 상면은 동일 평면에 위치할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이다.
도 2는 도 2는 도 1의 A―A를 따라 절단한 단면도이다.
도 3 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
도 23는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
도 25 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치들이 포함하는 제2 리세스의 다양한 형상을 도시한 단면도이다.
도 31a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 31b은 도 31a에 도시된 반도체 장치의 레이아웃도이다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 33는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 34 내지 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 장치에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 사시도이고, 도 2는 도 1의 A―A를 따라 절단한 단면도이다. 도 1에서는 제1 및 제2 층간 절연막(131, 132)을 생략하였다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 기판(101), 제1 내지 제3 핀(F1, F2, F3), 필드 절연막(110), 리세스(141b), 제1 소자 분리막(175), 제2 소자 분리막(177), 제1 및 제2 게이트 구조체(151a, 151b), 라이너(138a), 게이트 스페이서(115), 스페이서(115a), 제1 내지 제3 소오스/드레인 영역(121, 123, 125), 제1 및 제2 층간 절연막(131, 132), 실리사이드막(161), 컨택(163) 등을 포함할 수 있다. 한편, 본 발명에 있어서, 제1 및 제2 소자 분리막(175, 177)은 소자 분리막을 형성할 수 있다.
구체적으로, 기판(101)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다.
제1 내지 제3 핀(F1~F3)은 기판(101)으로부터 제3 방향(Z1)으로 돌출되어 형성될 수 있다. 제1 내지 제3 핀(F1~F3)은 각각 길이 방향, 즉 제1 방향(X1)을 따라서 길게 연장될 수 있다. 제1 내지 제3 핀(F1)은 장변과 단변을 가질 수 있다. 제1 내지 제3 핀(F1~F3)은 서로 이격되어 기판(101) 상에 배치될 수 있다. 예를 들어, 제1 내지 제3 핀(F1~F3)은 제2 방향(Y1)으로 이격될 수 있다. 도 1에서는 장변 방향이 제1 방향(X1)으로, 단변 방향이 제2 방향(Y1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 내지 제3 핀(F1~F3)은 장변 방향이 제2 방향(Y1), 단변 방향이 제1 방향(X1)일 수 있다.
제1 내지 제3 핀(F1~F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 내지 제3 핀(F1~F3)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 필드 절연막(110)은 기판(100) 상에 형성되며, 핀(F1)의 측벽 일부를 덮고 핀(F1)의 상부를 노출시킬 수 있다. 필드 절연막(110)은 예를 들어, 산화막일 수 있다.
제1 및 제2 게이트 구조체(151a, 151b), 제1 및 제2 소자 분리막(175, 175)은 서로 이격되어 배치된다. 제1 및 제2 게이트 구조체(151a, 151b), 제1 및 제2 소자 분리막(175, 175) 각각은 제1 내지 제3 핀(F1~F3)과 교차할 수 있다. 제2 소자 분리막(177)은 제1 소자 분리막(175) 상에 배치된다. 상술한 바와 같이, 제1 및 제2 소자 분리막(175, 177)은 소자 분리막을 형성할 수 있다. 따라서, 상기 소자 분리막의 상부 영역은 제2 소자 분리막(177)일 수 있고, 상기 소자 분리막의 하부 영역은 제1 소자 분리막(175)일 수 있다.
도 1 에서는 제1 및 제2 게이트 구조체(151a, 151b)와 제1 및 제2 소자 분리막(175, 177)이 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나 이에 제한되는 것은 아니며, 제1 및 제2 게이트 구조체(151a, 151b)와 제1 및 제2 소자 분리막(175, 177)는 제1 내지 제3 핀(F1~F3)과 예각 또는 둔각을 이루면서 제1 내지 제3 핀(F1~F3)과 교차할 수 있다.
제1 내지 제3 핀(F1~F3) 각각에는 제2 방향(Y1)으로 정렬되는 리세스(141b)가 형성된다. 리세스(141b)는 제1 내지 제3 핀(F1~F3) 내에 형성된다. 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮거나 같다. 도 2에서는 리세스(141b)가 상부에서 하부로 내려갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 리세스(141b)는 예를 들어, U자형, V자형, 직사각형, 사다리꼴 등의 형상을 가질 수 있다.
제1 소자 분리막(175)은 리세스(141b)를 채울 수 있다. 제1 소자 분리막(175)은 필드 절연막(110) 상에 형성될 수 있고, 제1 내지 제3 핀(F1~F3) 내에 형성될 수 있다. 제1 소자 분리막(175)은 리세스(141b)를 채우므로 소자 제1 소자 분리막(175)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮다. 제1 소자 분리막(175)은 제1 소자 분리막(175)의 양 측에 형성되는 소오스/드레인 영역(123) 사이를 분리시켜 쇼트를 방지하고 전류가 흐르는 것을 방지할 수 있다. 제1 소자 분리막(175)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있으나, 이에 제한되는 것은 아니다. 제1 소자 분리막(175)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)과 이격된다.
한편, 제1 소자 분리막(175) 상에 제2 소자 분리막(177)이 형성될 수 있다. 제2 소자 분리막(177)의 하면의 폭은 제1 소자 분리막(175)의 상면의 폭보다 클 수 있다. 제2 소자 분리막(177)과 제1 소자 분리막(177)은 서로 다른 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다. 제2 소자 분리막(177)은 예를 들어, TOSZ(TonenSilaZene) 등일 수 있으나, 이에 제한되는 것은 아니다.
제1 및 제2 게이트 구조체(151a, 151b)의 상면, 제2 소자 분리막(177)의 상면은 동일 평면 상에 위치할 수 잇다.
제1 및 제2 게이트 구조체(151a, 151b)는 각각 제1 및 제2 게이트 절연막(153a, 153b)과 제1 및 제2 게이트 전극(155a, 155b)을 포함할 수 있다.
제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)과 제1 및 제2 게이트 전극(155a, 155b) 사이에 형성될 수 있다. 도 4에 도시된 것과 같이, 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 및 제2 게이트 전극(155a, 155b)과 필드 절연막(110) 사이에 배치될 수 있다. 이러한 제1 및 제3 게이트 절연막(153a, 153b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(153a, 153b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 게이트 전극(155a, 155b) 각각은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이 제1 및 제2 게이트 전극(155a, 155b) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 도 3과 같이 필드 절연막(110) 상면, 제1 내지 제3 핀(F1~F3)의 상면과 측벽의 상부를 따라 컨포말하게 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 내지 제3 게이트 전극(155a, 155b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 및 제2 게이트 구조체(151a, 151b)는 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 게이트 구조체(151a, 151b)는 동시에 형성될 수 있으며, 자세한 내용은 후술하기로 한다.
게이트 스페이서(115)는 제1 및 제2 게이트 구조체(151a, 151b)의 측벽 상에 형성될 수 있다. 게이트 스페이서(115)는 제1 내지 제3 핀(F1~F3) 상에 배치되고, 리세스(143) 상에는 배치되지 않는다. 게이트 스페이서(115)는 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 도면에 도시된 바와 달리 단층이 아닌 복수층이 적층되어 형성될 수도 있다.
한편, 라이너(138a)는 제2 소자 분리막(177)의 의 측벽 상에 형성될 수 있다. 스페이서(115a)는 제1 소자 분리막(175)의 상부 측벽 상에 형성될 수 있다. 스페이서(115a) 상에 라이너(138a)가 형성될 수 있다. 즉, 스페이서(115a)의 상면과 라이너(138a)의 하면은 서로 접촉할 수 있다. 스페이서(115a)는 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있으며, 라이너(138a)는 산화막을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 제1 및 제2 게이트 구조체(151a, 151b), 제1 및 제2 소자 분리막(175, 177)의 양 측에 배치될 수 있다. 다시 말해서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 제1 게이트 구조체(151a)와 제1 및 제2 소자 분리막(175, 177) 사이, 제2 게이트 구조체(151b)와 제1 및 제2 소자 분리막(175, 177) 사이에 배치될 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 제1 내지 제3 핀(F1~F3) 내에 배치될 수 있다. 따라서, 제1 내지 제3 소오스/드레인(121, 123, 125)은 제1 내지 제3 핀(F1~F3)을 일부 식각하고, 식각된 부분에 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 형성될 수 있다.
도 1에서는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 서로 이격될 수 있다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 에피택셜 성장(epitaxial growth)시켜 형성할 수 있다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125) 상에는 실리사이드막(161)이 배치된다. 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 컨택(163)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
실리사이드막(161) 상에는 컨택(163)이 형성된다. 컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다
제1 층간 절연막(131)과 제2 층간 절연막(132)은 필드 절연막(110) 상에 순차적으로 형성된다. 제1 층간 절연막(131)은 실리사이드막(161)과 게이트 스페이서(115)의 측벽을 덮고, 컨택(163)의 측벽 일부를 덮을 수 있다. 제2 층간 절연막(131)은 컨택(163)의 나머지 측벽을 덮을 수 있다.
도 2에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 제1 및 제2 게이트 구조체(151a, 151b), 제1 및 제2 소자 분리막(175, 177)의 상면과 동일 평면에 위치할 수 있다. 평탄화 공정(예를 들어, CMP 공정)에 의해 제1 층간 절연막(181)의 상면과 제1 및 제2 게이트 전극(151a, 151b) 및 제1 및 제2 소자 분리막(175, 177)의 상면이 나란해 질 수 있다. 제2 층간 절연막(132)은 제1 및 제2 게이트 구조체(151a, 151b) 및 제1 및 제2 소자 분리막(175, 177)를 덮도록 형성될 수 있다. 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
한편, 스페이서(115a), 라이너(138a), 및 층간 절연막(131, 132) 각각은 서로 동일한 물질을 포함하거나, 서로 다른 물질을 포함할 수 있다.
도 3 내지 도 21을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기로 한다.
도 3 내지 도 21은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 구체적으로, 도 3, 도 4, 도 5, 도 8, 도 9 및 도 11은 사시도이고, 도 6, 도 10, 도 12 내지 도 21은 도 5 및 도 9의 A―A를 따라 절단한 단면도이고, 도 7는 도 6의 B―B를 따라 절단한 단면도이다.
도 3을 참조하면, 기판(101) 상에 제1 내지 제3 핀(F1∼F3)을 형성한다. 제1 내지 제3 핀(F1∼F3)은 기판(101) 상에 형성되며, 제3 방향(Z1)으로 돌출될 수 있다. 제1 내지 제3 핀(F1∼F3)은 길이 방향인 제1 방향(X1)을 따라 길게 연장될 수 있으며, 제1 방향(X1)의 장변과 제2 방향(Y1)의 단변을 가질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 예를 들어, 장변 방향이 제2 방향(Y1)이고 단변 방향이 제1 방향(X1)일 수 있다. 제1 내지 제3 핀(F1∼F3)은 서로 이격되어 배치될 수 있다.
제1 내지 제3 핀(F1∼F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
도 4를 참조하면, 제1 내지 제3 핀(F1∼F3) 측벽을 덮도록 절연막(110a)을 형성한다. 필드 절연막(110a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 5 내지 도 7를 참조하면, 절연막(110a)의 상부를 리세스하여 필드 절연막(110)을 형성하고, 제1 내지 제3 핀(F1∼F3)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 내지 제3 핀(F1∼F3)의 일부는, 에피택셜 공정에 의하여 형성될 수도 있다. 예를 들어, 절연막(110a) 형성 후, 리세스 공정없이 절연막(110a)에 의하여 노출된 제1 내지 제3 핀(F1∼F3)의 상면을 씨드로 하는 에피택셜 공정에 의하여 제1 내지 제3 핀(F1∼F3)의 일부가 형성될 수 있다.
또한, 노출된 제1 내지 제3 핀(F1∼F3)에 문턱 전압 조절용 도핑이 수행될 수 있다. 예를 들어, NMOS 트랜지스터를 형성할 경우, 불순물은 붕소(B)일 수 있고, PMOS 트랜지스터를 형성할 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
이어서, 제1 내지 제3 핀(F1∼F3) 상에 제1 내지 제3 핀(F1∼F3)을 교차하는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)를 형성한다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 서로 이격된다. 도 28에서는 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)가 직각으로 즉, 제1 방향(X1)으로 제1 내지 제3 핀(F1∼F3)을 교차하는 것으로 도시되어 있지만 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 방향(X1)과 예각 및/또는 둔각을 이루면서 제1 내지 제3 핀(F1∼F3)을 교차할 수 있다.
제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 제1 내지 제3 핀(F1∼F3)의 상면과 측벽의 상부에 형성될 수 있다. 또한, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 필드 절연막(110) 상에 배치될 수 있다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)는 예를 들어, 실리콘 산화막일 수 있다.
제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 각각 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 상에 형성될 수 있다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
이어서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 양 측벽에 게이트 스페이서(115)를 형성한다. 게이트 스페이서(115)는 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면을 노출할 수 있다. 게이트 스페이서(115)는 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 8를 참조하면, 제1 내지 제3 핀(F1∼F3)을 식각한다. 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)가 덮은 부분을 제외하고 제1 내지 제3 핀(F1∼F3)의 나머지 부분을 식각한다. 따라서, 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c) 사이에서 노출된 제1 내지 제3 핀(F1∼F3)이 식각될 수 있다. 게이트 스페이서(115)와 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 식각 마스크로 이용하여, 제1 내지 제3 핀(F1∼F3)을 식각할 수 있다.
도 9 및 도 10을 참조하면, 제1 내지 제3 핀(F1∼F3)의 식각된 부분에 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 형성한다. 제1 핀(F1) 내에 제1 소오스/드레인 영역(121)을, 제2 핀(F2) 내에 제2 소오스/드레인 영역(123)을, 제3 핀(F3) 내에 제3 소오스/드레인 영역(125)을 형성할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 게이트 구조체(151a, 152b) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제1 내지 제3 소오스/드레인 영역(123, 125)은 인장 스트레스 물질을 포함할 수 있다. 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(101)이 Si일 때, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다.
제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 에피택셜 성장시켜 형성할 수 있다.
한편, 도 9에서는 제1 내지 제3 소오스/드레인 영역(121, 123, 125)이 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)은 서로 이격되어 형성될 수 있다.
도 11 및 도 12를 참조하면, 제1 내지 제3 소오스/드레인 영역(121, 123, 125)을 덮는 제1 층간 절연막(131)을 형성한다. 제1 층간 절연막(131)은 게이트 스페이서(115)의 측벽을 덮을 수 있으며, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)의 상면은 노출시킨다. 제1 층간 절연막(131)은 예를 들어, 산화막을 포함할 수 있다.
도 13을 참조하면, 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거한다. 제1 내지 제3 하드 마스크막(113a, 113b, 113c)을 제거하기 위하여 평탄화 공정(예를 들어, CMP 공정)을 수행할 수 있으며, 평탄화 공정 진행 시 제1 층간 절연막(131)도 일부 식각된다.
평탄화 공정을 수행한 후, 세정 공정을 진행하면 평탄화 공정에 의해 발생한 잔여물 등을 제거할 수 있다. 이 때, 제1 층간 절연막(131)이 일부 제거되어 제1 층간 절연막(131)의 상면이 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 상면보다 낮아질 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 도 14를 참조하면, 제1 층간 절연막(131)의 상면은 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 상면과 동일 평면에 위치할 수 있다.
도 14을 참조하면, 제1 층간 절연막(131), 제1 내지 제3 희생 게이트 구조체(111a, 111b, 111c)의 상면을 덮는 보호막(133)을 형성한다. 보호막(133)은 후속 공정에서 제1 층간 절연막(131)이 식각되는 것을 방지할 수 있다. 보호막(133)은 예를 들어, 질화막, 산질화막 등을 포함할 수 있다.
또한, 보호막(133) 상에 버퍼막(135)을 형성한다. 버퍼막(135)은 보호막(133)을 형성하면서 발생한 단차를 상쇄할 수 있다. 버퍼막(135)은 제1 층간 절연막(131)과 동일한 물질을 포함할 수 있다.
도 15을 참조하면, 보호막(133) 상에 식각 마스크 패턴(137a)을 형성한다. 식각 마스크 패턴(137a)은 제2 희생 게이트 구조체(111b)의 상부를 노출시키고, 나머지 부분은 덮을 수 있다.
도 16를 참조하면, 제2 희생 게이트 구조체(111b)의 일부를 제거할 수 있다. 또한, 제2 희생 게이트 구조체(111b)와 인접한 게이트 스페이서(115)의 일부를 제거하여 스페이서(115a)를 형성할 수 있다.
한편, 본 실시예에 있어서, 제2 희생 게이트 구조체(111b)의 일부를 제거한 것으로 설명하였지만, 이에 제한되는 것은 아니다. 따라서, 제2 희생 게이트 구조체(111b)은 모두 제거될 수 있다. 또한, 본 실시예에 있어서, 제2 희생 게이트 구조체(111b)와 인접한 게이트 스페이서(115)의 일부를 제거하는 것으로 설명하였지만, 이에 제한되는 것은 아니다. 따라서, 제2 희생 게이트 구조체(111b)와 인접한 게이트 스페이서(115)는 전부가 제거되거나, 전부가 미제거될 수 있다.
식각마스크 패턴(137a)을 이용하여 먼저 제2 희생 게이트 구조체(111b) 상의 보호막(133)을 제거하고, 이어서 제2 희생 게이트 구조체(111b)의 일부를 제거한다.
이어서, 도 17을 참조하면, 남아있는 제2 희생 게이트 구조체(111b)의 일부를 모두 제거하고, 제1 리세스(141a)를 형성한다.
제1 리세스(141a)에 의해 제1 내지 제3 핀(F1∼F3)이 노출될 수 있다.
도 18을 참조하면, 라이너(138)를 형성한다. 라이너(138)는 버퍼막(155)의 상면과 측벽, 스페이서(115a)의 상면과 측벽, 제1 내지 제3 핀(F1∼F3)의 상면을 따라 컨포말하게 형성될 수 있다. 라이너(138)는 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
도 19을 참조하면, 라이너(138)를 식각하여 제1 내지 제3 핀(F1∼F3)을 다시 노출시킨다. 라이너(138a)는 예를 들어, 에치백 공정 등을 통해서 제1 층간 절연막(131)의 측벽, 스페이서(115)의 상면에 남을 수 있다. 라이너(138)는 제1 리세스(141a)의 측벽에 배치될 수 있다.
노출된 제1 내지 제3 핀(F1∼F3)을 식각하여 제1 리세스(141a) 하부에 제2 리세스(141b)를 형성한다. 도시되진 않았지만, 제2 리세스(141b)를 형성하는 동안, 스페이서(115)의 일부와 라이너(138)의 일부도 식각될 수 있다. 제2 리세스(141b)의 하면은 제1 내지 제3 소오스/드레인 영역(121, 123, 125)의 하면보다 낮다.
도 19에서는 제2 리세스(141b)가 상부에서 하부로 갈수록 폭이 좁아지는 트렌치 형상을 갖는 것으로 도시되어 있으나, 제2 리세스(141b)는 다양한 형상을 가질 수 있다. 이에 대해서는 후술한다.
도 20을 참조하면, 제2 리세스(141b)를 채우는 제1 소자 분리막(175)을 형성한다. 제1 소자 분리막(175)은 예를 들어, 산화막, 질화막, 산질화막 등일 수 있다.
도 21을 참조하면, 제1 소자 분리막(175) 상에 제2 소자 분리막(177)을 형성한다. 제1 소자 분리막(175)은 예를 들어, TOSZ(TonenSilaZene) 등일 수 있다. 제2 소자 분리막(177)의 하면은 스페이서(115a)의 상면과 접촉할 수 있고, 이와 동시에, 라이너(138a)와 측벽에서 접촉할 수 있다.
제2 소자 분리막(177)의 형성 시에, 제1 및 제3 희생 게이트 구조체(111a, 111c)를 덮는 보호막(133)과, 버퍼막(135)은 평탄화 공정 등을 통해서 같이 제거될 수 있다. 소자 분리막(175, 177)은 제1 리세스(141a)와 제2 리세스(141b) 내에만 남는다.
이어서, 도 1 및 2를 다시 참조하면, 제1 및 제3 희생 게이트 구조체(111a, 111c)를 제거하고, 제1 및 제3 희생 게이트 구조체(111a, 111c)가 제거된 부분에 제1 및 제2 게이트 구조체(151a, 151b)를 형성한다.
제1 및 제2 게이트 구조체(151a, 151b)는 각각 제1 및 제2 게이트 절연막(153a, 153b)과 제1 및 제2 게이트 전극(155a, 155b)을 포함할 수 있다.
제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)과 제1 및 제2 게이트 전극(155a, 155b) 사이에 형성될 수 있다. 제1 및 제2 게이트 절연막(153a, 153b) 각각은 제1 내지 제3 핀(F1~F3)의 상면과 게이트 스페이서(115)의 측벽을 따라 형성될 수 있다. 이러한 제1 및 제3 게이트 절연막(153a, 153b)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트 절연막(153a, 153b)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5을 포함할 수 있다.
제1 및 제2 게이트 전극(155a, 155b) 각각은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이 제1 및 제2 게이트 전극(155a, 155b) 각각은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 제1 금속층(MG1)은 제1 내지 제3 핀(F1~F3)의 상면과 게이트 스페이서(115)의 측벽을 따라 형성될 수 있다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 및 제2 게이트 전극(155a, 155b)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
이어서, 제2 층간 절연막(132)을 형성한다. 제2 층간 절연막(132)은 제1 층간 절연막(131), 제1 및 제2 게이트 구조체(151a, 151b), 제1 및 제2 소자 분리막(175, 177)를 덮을 수 있다.
이어서, 제1 내지 제3 소오스/드레인 영역(121, 123, 125) 상에 실리사이드막(161)을 형성하고 실리사이드막(161) 상에 컨택(163)을 형성하면 본 발명의 일 실시예에 따른 반도체 장치를 제조할 수 있다.
도 22는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 상술한 일 실시예에 따른 중간 단계의 도면들 중에서, 도 21의 중간 단계의 도면과 대응될 수 있다. 본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 제1 리세스(141a)와 제2 리세스(141b) 내에 하나의 제3 소자 분리막(178)이 형성된 것을 제외하고, 상술한 일 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 반복되는 설명은 생략한다.
도 22를 참조하면, 제1 리세스(141a)와 제2 리세스(141b) 내에 제3 소자 분리막(178)이 형성될 수 있다. 제3 소자 분리막(178)은 상술한 제1 소자 분리막(175) 및 제2 소자 분리막(177) 중 하나와 동일한 물질을 포함할 수 있다.
도 23는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 상술한 일 실시예에 따른 중간 단계의 도면들 중에서, 도 17의 중간 단계의 도면과 대응될 수 있다. 본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 제1 리세스(141a) 내의 게이트 스페이서(115)의 일부가 제거되지 않는 것을 제외하고, 상술한 일 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 반복되는 설명은 생략한다.
도 23을 참조하면, 제2 리세스(141b) 내에 제1 소자 분리막(175)가 형성되고, 제1 리세스(141a) 내에 제3 소자 분리막(178)이 형성될 수 있다. 제3 소자 분리막(178)의 측벽 상에 게이트 스페이서(115)가 배치될 수 있다. 제3 소자 분리막(178)의 상면과 게이트 스페이서(115)의 상면은 동일 평면 상에 배치될 수 있다. 즉, 제3 소자 분리막(178)과 게이트 스페이서(115)는 동일한 높이를 가질 수 있다.
도 24는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 중간 단계의 도면이다.
본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 상술한 일 실시예에 따른 중간 단계의 도면들 중에서, 도 21의 중간 단계의 도면과 대응될 수 있다. 본 실시예에 따른 반도체 장치의 중간 단계의 도면은, 제1 리세스(141a) 내의 라이너(138a)가 제거된 것을 제외하고, 상술한 일 실시예에 따른 반도체 장치와 실질적으로 동일하다. 따라서, 동일한 구성요소에 대한 반복되는 설명은 생략한다.
도 24를 참조하면, 제1 리세스(141a) 내의 라이너(138a)는 미배치될 수 있다. 따라서, 제1 리세스(141a) 내에 배치된 제3 소자 분리막(178)의 측벽은 제1 층간 절연막(131)과 직접 접촉할 수 있다.
도 25 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치들이 포함하는 제2 리세스의 다양한 형상을 도시한 단면도이다.
제2 리세스(141b)는 도 25와 같이 V자형, 도 26과 같이 직사각영, 도 27과 같이 사다리꼴형, 도 28과 같이 각진 U자형, 도 29와 같이 U자형, 도 30과 같이 타원형의 형상을 가질 수 있다. 그러나, 본 발명은 이에 제한되는 것은 아니다.
도 31a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 31b은 도 31a에 도시된 반도체 장치의 레이아웃도이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 31a를 참조하면, 반도체 장치는, 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 31a 및 도 31b을 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향으로 길게 연장되도록 형성될 수 있다. 여기서, 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향으로 길게 연장되고, 제1 게이트 전극(251) 내지 제4 게이트 전극(254)은 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스 및 드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 도시된 반도체 장치에 적용될 수 있다.
예를 들어, 제1 패스 트랜지스터(PS1)와 제1 풀다운 트랜지스터(PD1)를 소자 분리시키거나, 제2 패스 트랜지스터(PS2)와 제2 풀 다운 트랜지스터(PD2)를 소자 분리시키기 위한 구성으로, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나가 채용될 수 있다.
또한, 제1 및 제2 풀업 트랜지스터(PU1, PU2)와 제1 및 제2 풀다운 트랜지스터(PD1, PD2)를 형성하기 위한 구성으로, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용될 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 32를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
도 33는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 33를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 예를 들어, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 34 내지 도 36은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 34은 태블릿 PC(1200)을 도시한 도면이고, 도 35은 노트북(1300)을 도시한 도면이며, 도 36은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 기판
110: 필드 절연막
111a, 111b, 111c: 희생 게이트 구조체
113a, 113b, 113c: 하드 마스크막
115, 116, 117: 게이트 스페이서
121, 123, 125: 소오스/드레인 영역
131: 제1 층간 절연막
132: 제2 층간 절연막
133: 보호막
135: 버퍼막
137: 제1 식각 마스크 패턴
138: 식각 정지막
139: 제2 식각 마스크 패턴
141a: 제1 리세스
141b: 제2 리세스
175, 177: 소자 분리막
151a, 151b: 게이트 구조체
152, 252: 더미 게이트 구조체
161: 실리사이드막
163: 컨택
138a: 라이너

Claims (10)

  1. 기판으로부터 돌출되어, 제1 방향으로 연장되는 핀;
    상기 핀과 교차하여 배치되는 제1 및 제2 게이트 구조체;
    상기 제1 및 제2 게이트 구조체 사이의 상기 핀 내에 형성되는 리세스;
    상기 리세스를 채우고, 상기 핀 상으로 돌출되어, 상기 제1 및 제2 게이트 구조체의 상면과 동일 평면에 위치하는 상면을 가지는 소자 분리막;
    상기 소자 분리막의 상부 영역을 따라 형성되는 라이너; 및
    상기 리세스 양 측에, 상기 소자 분리막과 이격되어 배치되는 소오스/드레인 영역을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 소자 분리막은 상기 리세스 내에 배치된 제1 소자 분리막과 상기 상부 영역에 배치된 제2 소자 분리막을 포함하고, 상기 제1 소자 분리막의 폭은 상기 제2 소자 분리막의 폭보다 좁은 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질로 형성된 반도체 장치.
  4. 제 2항에 있어서,
    상기 제2 소자 분리막과 상기 핀 사이에 형성되고, 상기 제1 소자 분리막의 측벽과 접촉하는 스페이서를 더 포함하는 반도체 장치.
  5. 제 4항에 있어서,
    상기 스페이서는 상기 소오스/드레인 영역과 상기 소자 분리막 사이에 배치된 반도체 장치.
  6. 제 4항에 있어서,
    상기 라이너의 하면은 상기 스페이서의 상면과 접촉하는 반도체 장치.
  7. 제 4항에 있어서,
    상기 스페이서의 상면과 상기 제1 소자 분리막의 상면은 동일 평면에 위치하는 반도체 장치.
  8. 제 1항에 있어서,
    상기 리세스의 하면은 상기 소오스/드레인 영역의 하면보다 낮은 반도체 장치.
  9. 제 1항에 있어서,
    상기 라이너는 상기 소자 분리막의 측벽을 따라 상부로 연장되어, 상기 소자 분리막의 상면과 동일 평면과 접하는 반도체 장치.
  10. 제 1항에 있어서,
    상기 제1 게이트 구조체와 상기 소자 분리막 사이, 상기 제2 게이트 구조체와 상기 소자 분리막 사이의 상기 핀을 덮는 층간 절연막을 더 포함하고, 상기 층각 절연막의 상면은 상기 소자 분리막의 상면과 동일 평면에 위치하는 반도체 장치.
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