KR102443696B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR102443696B1
KR102443696B1 KR1020160067745A KR20160067745A KR102443696B1 KR 102443696 B1 KR102443696 B1 KR 102443696B1 KR 1020160067745 A KR1020160067745 A KR 1020160067745A KR 20160067745 A KR20160067745 A KR 20160067745A KR 102443696 B1 KR102443696 B1 KR 102443696B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating layer
preliminary
region
colloid
Prior art date
Application number
KR1020160067745A
Other languages
English (en)
Other versions
KR20170135590A (ko
Inventor
민선기
강상구
김성수
류경민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160067745A priority Critical patent/KR102443696B1/ko
Priority to US15/589,169 priority patent/US10381265B2/en
Publication of KR20170135590A publication Critical patent/KR20170135590A/ko
Priority to US16/454,860 priority patent/US11004732B2/en
Application granted granted Critical
Publication of KR102443696B1 publication Critical patent/KR102443696B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
    • H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
    • H01L29/66863—Lateral single gate transistors
    • H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/951—Supplying the plurality of semiconductor or solid-state bodies
    • H01L2224/95101—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium
    • H01L2224/95102—Supplying the plurality of semiconductor or solid-state bodies in a liquid medium being a colloidal droplet

Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 기판의 제1 및 제2 영역 상에 각각 제1 및 제2 패턴 구조물을 형성하는 단계; 상기 제1 영역 상에 상기 제1 패턴 구조물을 덮는 예비 제1 층간 절연막을 형성하는 단계; 상기 제2 영역 상에 상기 제2 패턴 구조물을 덮고, 제1 콜로이드를 포함하는 예비 제2 층간 절연막을 형성하는 단계; 및 상기 예비 제1 및 예비 제2 층간 절연막을 어닐링하여 각각 제1 및 제2 층간 절연막으로 전환하는 단계;를 포함할 수 있다.

Description

반도체 소자의 제조 방법{method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는 층간 절연막을 포함하는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 패턴간 절연을 위해 층간 절연막을 포함할 수 있다. 층간 절연막은 패턴의 측면 및/또는 상면을 덮도록 형성되며, 식각, 평탄화, 및 어닐링 등의 후속 공정을 거칠 수 있다. 최근, 패턴의 미세화 경향에 따라 층간 절연막이 패턴에 끼치는 영향이 커지고 있다. 이에 따라, 구조적으로 안정적이고 소자의 신뢰성을 향상시킬 수 있는 층간 절연막을 형성하는 기술이 요구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 구조적으로 안정적이고 소자의 신뢰성을 향상시킬 수 있는 층간 절연막을 포함하는 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은, 기판의 제1 및 제2 영역 상에 각각 제1 및 제2 패턴 구조물을 형성하는 단계; 상기 제1 영역 상에 상기 제1 패턴 구조물을 덮는 예비 제1 층간 절연막을 형성하는 단계; 상기 제2 영역 상에 상기 제2 패턴 구조물을 덮고, 제1 콜로이드를 포함하는 예비 제2 층간 절연막을 형성하는 단계; 및 상기 예비 제1 및 예비 제2 층간 절연막을 어닐링하여 각각 제1 및 제2 층간 절연막으로 전환하는 단계;를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법은, 기판의 제1 영역 상에 제1 패턴 구조물을 한정하는 예비 제1 층간 절연막을 형성하는 단계; 상기 기판의 제2 영역 상에 제2 패턴 구조물을 한정하고, 콜로이드를 포함하는 예비 제2 층간 절연막을 형성하는 단계; 어닐링하여 상기 예비 제1 및 예비 제2 층간 절연막을 각각 제1 및 제2 층간 절연막으로 전환하는 단계;를 포함하고, 상기 콜로이드는 분산질과 이를 둘러싸는 분산매를 포함하고, 상기 분산매는 상기 예비 제1 층간 절연막을 이루는 물질과 동일하고, 상기 제2 층간 절연막은 상기 제1 층간 절연막보다 밀도 및 열팽창률 중 적어도 하나가 높은 반도체 소자의 제조 방법일 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자의 제조 방법은, 콜로이드에 기초한 층간 절연막을 패턴 특성에 따라 부분적으로 형성함으로써, 특정 패턴 영역에서 층간 절연막의 내성을 강화하거나 스트레스를 조절할 수 있다. 즉, 콜로이드에 기초한 층간 절연막은 패턴 밀도가 낮거나 패턴간 간격이 넓은 영역에 선택적으로 형성되어 층간 절연막이 과도 식각되는 문제를 방지할 수 있다. 또한, 콜로이드에 기초한 층간 절연막은 특정 게이트 구조물이 배치된 영역에 선택적으로 형성되어 스트레스를 조절함으로써 게이트 구조물의 문턱 전압을 설정할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로 차트이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 3a 및 도 3g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3g는 도 2의 A-A 선 단면 및 B1-B1 선 단면에 대응하는 구성을 예시한 단면도이다.
도 4는 일반적인 층간 절연막과 콜로이드에 기초하여 형성된 층간 절연막의 리세스 깊이를 비교한 그래프이다.
도 5는 콜로이드의 농도에 따른 층간 절연막의 식각률을 나타낸 그래프이다.
도 6는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c는 도 7의 A-A 선 단면 및 B2-B2 선 단면에 대응하는 구성을 예시한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 10a 내지 도 10f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10f는 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다.
도 11은 어닐링 공정 전과 어닐링 공정 후의 게이트 구조물의 너비 분포를 나타낸 그래프이다.
도 12는 층간 절연막에 가해지는 스트레스에 따른 게이트 구조물의 문턱 전압을 나타내는 그래프이다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도이다. 도 13은 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다.
도 14a 내지 도 14b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14b는 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다.
도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃 및 사시도이다.
도 16a 내지 도 16g는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16g는 도 15a 및 도 15b의 E-E 선 단면에 대응하는 구성을 예시한 단면도이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로 차트이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2를 참조하면, 기판의 제1 영역(R1) 및 제2 영역(R2)은 제1 방향(X 방향)으로 연장되는 제1 활성 영역(AC1) 및 제2 활성 영역(AC2)을 각각 포함할 수 있다. 일부 실시예들에서, 상기 제1 영역(R1)은 셀 영역이고, 상기 제2 영역(R2)은 주변 영역일 수 있으나 이에 한정되는 것은 아니다.
제1 패턴 구조물, 예를 들어 제1 게이트 구조물(G1)은 상기 제1 영역(R1) 상에서 제2 방향(Y방향)으로 연장되어 상기 제1 활성 영역(AC1)과 교차하도록 형성될 수 있다. 제2 패턴 구조물, 예를 들어 제2 게이트 구조물(G2)은 상기 제2 영역(R2) 상에서 제2 방향(Y방향)으로 연장되어 상기 제1 활성 영역(AC2)과 교차하도록 형성될 수 있다.
복수의 제1 게이트 구조물(G1)들은 서로 평행하게 연장된다. 각각의 상기 제1 게이트 구조물(G1)은 제1 너비(G1W) 가지고, 상기 복수의 제1 게이트 구조물(G1)들은 제1 피치(pitch)(P1)를 가질 수 있다. 이에 따라, 상기 제1 게이트 구조물(G1)은 상기 제1 영역(R1) 상에서 제1 패턴 밀도를 가질 수 있다. 복수의 제2 게이트 구조물(G2)들은 서로 평행하게 연장된다. 각각의 상기 제2 게이트 구조물(G2)은 상기 제1 너비(G1W)와 동일한 제2 너비(G2W)를 가질 수 있으나, 상기 복수의 제2 게이트 구조물(G2)들은 상기 제1 피치(P1)보다 큰 제2 피치(P2)를 가질 수 있다. 이에 따라, 상기 제2 게이트 구조물(G2)은 상기 제2 영역(R2) 상에서 상기 제1 패턴 밀도보다 낮은 제2 패턴 밀도를 가질 수 있다.
상기 제1 영역(R1) 상에 상기 제1 게이트 구조물(G1)의 측면을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다. 또한 상기 제2 영역(R2) 상에 상기 제2 게이트 구조물(G2)의 측면을 덮는 제2 층간 절연막(ILD2)이 형성될 수 있다. 상기 제1 및 제2 층간 절연막(ILD1, ILD2)은 서로 다른 물질로 이루어진 예비 제1 및 예비 제2 층간 절연막을 어닐링하여 동시에 형성할 수 있다. 상기 예비 제2 층간 절연막은 분산질과 분산매를 포함하는 콜로이드를 포함할 수 있으며, 어닐링 공정에 의해 분산질과 분산매가 반응하여 제1 층간 절연막(ILD1)에 비해 내성이 강화된 제2 층간 절연막(ILD2)이 형성될 수 있다. 이에 대한 상세한 설명은 도 3a 내지 도 3g를 참조하여 후술하도록 한다.
도 3a 및 도 3g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3g는 도 2의 A-A 선 단면 및 B1-B1 선 단면에 대응하는 구성을 예시한 단면도이다. 도 2는 도 3a 내지 도 3g의 제조 공정에 의해 완성된 반도체 소자의 레이아웃이므로, 도 3a 내지 도 3g의 각 부재는 도 2의 부재와 동일한 부재는 아닐 수 있다. 도 3a 내지 도 3g의 부재는 도 2의 부재에 선행하는 관계에 있을 수 있다. 예를 들어, 제1 및 제2 더미 게이트 구조물(D107a, D107b)은 도 2의 제1 및 제2 게이트 구조물(G1, G2)에, 예비 제1 및 예비 제2 층간 절연막(111a, 111b)은 도 2의 제1 및 제2 층간 절연막(ILD1, ILD2)에 대응된다.
도 1, 도 2 및 도 3a를 참조하면, 기판(101)의 제1 영역(R1) 상에 복수의 제1 더미 게이트 구조물(D107a)들이 형성될 수 있다. 또한, 기판(101)의 제2 영역(R2) 상에 복수의 제2 더미 게이트 구조물(D107b)들을 형성할 수 있다(S101). 상기 제1 영역(R1)은 셀 영역이고, 상기 제2 영역(R2)은 주변 영역일 수 있으나, 이에 한정되는 것은 아니다.
상기 기판(101)은 실리콘 벌크(bulk) 웨이퍼, 또는 SOI(silicon-on-insulator) 웨이퍼를 기반으로 할 수 있다. 다만, 기판(101)의 재질이 실리콘에 한정되는 것은 아니다. 예를 들어, 기판(101)은 저마늄(Ge) 등의 Ⅳ족 반도체, 실리콘저마늄(SiGe)나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 또한, 상기 기판(10)은 SiGe 웨이퍼, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수 있다. 상기 기판(101)은 p형 또는 n형 기판일 수 있다. 예를 들어, 상기 기판(101)은 p형 불순물 이온을 포함한 p형 기판, 또는 n형 불순물 이온을 포함한 n형 기판일 수 있다.
도 3a 내지 도 3g에는 소스/드레인 영역을 위한 불순물 영역이나 소자 분리층이 생략되어 있으나, 본 발명의 기술적 사상이 상기 구조를 배제하는 것은 아니다. 일부 실시예들에서, 상기 기판(101) 내에 불순물 영역 및 소자 분리층이 형성될 수 있다. 다른 실시예들에서, 상기 기판(101) 상에 에피택셜 공정에 의해 형성된 상승된 소스/드레인 영역이 더 형성될 수 있다.
상기 제1 더미 게이트 구조물(D107a)은 제1 더미 게이트 절연층(D103a) 및 제1 더미 게이트 전극층(D105a)을 포함할 수 있다. 마찬가지로, 상기 제2 더미 게이트 구조물(D107b)은 제2 더미 게이트 절연층(D103b) 및 제2 더미 게이트 전극층(D105b)을 포함할 수 있다. 상기 제1 및 제2 더미 게이트 절연층(D103a, D103b)은 탄소 함량이 많은 ACL(Amorphous Carbon Layer)나 C-SOH로 형성될 수 있고 상기 제1 및 제2 더미 게이트 전극층(D105a, D105b)은 폴리실리콘으로 형성될 수 있다. 다만, 상기 제1 및 제2 더미 게이트 절연층(D103a, D103b) 및 상기 제1 및 제2 더미 게이트 전극층(D105a, D105b)의 재질이 상기 물질들에 한정되는 것은 아니다.
각각의 상기 제1 더미 게이트 구조물(D107a)은 제1 너비(D107aW) 가지고, 상기 복수의 제1 더미 게이트 구조물(D107a)들은 제1 피치(P1)를 가지며 제1 방향(Y방향)으로 연장될 수 있다. 이에 따라, 상기 제1 더미 게이트 구조물(D107a)은 상기 제1 영역(R1) 상에서 제1 패턴 밀도를 가질 수 있다. 각각의 상기 제2 더미 게이트 구조물(D107b)은 상기 제1 너비(D107bW) 와 동일한 제2 너비(D107bW)를 가질 수 있으나, 상기 복수의 제2 더미 게이트 구조물(D107b)들은 상기 제1 피치(P1)보다 큰 제2 피치(P2)를 가질 수 있다. 이에 따라, 상기 제2 게이트 구조물(G2)은 상기 제2 영역(R2) 상에서 상기 제1 패턴 밀도보다 낮은 제2 패턴 밀도를 가질 수 있다.
상기 복수의 제1 더미 게이트 구조물(D107a)들의 양 측벽에는 제1 스페이서(109a)가 형성될 수 있다. 상기 복수의 제2 더미 게이트 구조물(D107b)들의 양 측벽에는 제2 스페이서(109b)가 형성될 수 있다. 상기 제1 및 제2 스페이서(109a, 109b)는 절연층, 예컨대 실리콘 질화층(silicon nitride layer), 실리콘 산질화층(silicon oxynitride) 또는 이들의 조합으로 형성할 수 있다. 상기 제1 및 제2 스페이서(109a, 109b)는 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)을 균일하게 덮도록 절연층을 형성한 후, 건식 식각, 및/또는 에치백을 통해 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 상면과 상기 기판(101) 상면의 절연층을 제거하여 형성할 수 있다.
이후, 상기 제1 영역(R1) 상에 제1 더미 게이트 구조물(D107a)을 덮는 예비 제1 층간 절연막(111a)을 형성할 수 있다(S103). 구체적으로, 상기 제1 영역(R1) 상에 상기 제1 스페이서(109a)들 사이를 매립하는 예비 제1 층간 절연막(111a)과, 상기 제2 영역(R2) 상에 상기 제2 스페이서(109b) 사이를 매립하는 희생 절연막(111b)을 동시에 형성할 수 있다. 상기 예비 제1 층간 절연막(111a)은 상기 제1 영역(R1) 상에서 상기 제1 스페이서(109a)의 측면을 덮고 상기 제1 더미 게이트 구조물(D107a)의 상면을 덮을 수 있다. 상기 희생 절연막(111b)은 상기 제2 영역(R2) 상에서 상기 제2 스페이서(109b)의 측면을 덮고 상기 제2 더미 게이트 구조물(D107b)의 상면을 덮을 수 있다.
상기 예비 제1 층간 절연막(111a) 및 희생 절연막(111b)은 갭필(Gap-fill)에 용이한 물질로 이루어질 수 있다. 예를 들어, 상기 예비 제1 층간 절연막(111a) 및 희생 절연막(111b)은 실리콘 산화층, SOG(Spin on Glass), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 등을 이용하여 형성할 수 있다. 또한, 상기 예비 제1 층간 절연막(111a) 및 희생 절연막(111b)은 CVD(Chemical Vapor Deposition), FCVD (Flowable Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 1, 도 2 및 도 3b를 참조하면, 상기 제2 영역(R2)으로부터 상기 희생 절연막(111b)을 제거할 수 있다. 상기 희생 절연막(111b)은 사진 식각 공정을 통하여 선택적으로 식각함으로써 제거될 수 있다.
도 1, 도 2 및 도 3c를 참조하면, 상기 제2 영역(R2) 상에 상기 제2 스페이서(109b) 사이를 매립하는 예비 제2 층간 절연막(117)을 형성할 수 있다(S105). 예비 제2 층간 절연막(117)은 제1 콜로이드를 포함하도록 형성될 수 있다.
상기 제1 콜로이드는 제1 분산매(dispersion medium)(113)와 상기 분산매(113) 내에 분산되어 있는 제1 분산질(dispersoid)(115)을 포함할 수 있다. 상기 제1 콜로이드는 상기 제1 분산매(113)에 상기 제1 분산질(115)를 첨가 및 혼합하여 제조할 수 있다.
상기 제1 분산매(113)는 갭필(gap-fill)에 용이한 물질로 이루어질 수 있다. 예를 들어, 상기 제1 분산매(113)는 상기 예비 제1 층간 절연막(111a)은 SOG(Spin on Glass), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass) 등 일 수 있다. 또한, 상기 예비 제1 층간 절연막(111a) 및 희생 절연막(111b)은 CVD(Chemical Vapor Deposition), FCVD (Flowable Chemical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 방법으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 분산매(113)는 상기 예비 제1 층간 절연막(111a)을 이루는 물질과 동일할 수 있다.
상기 제1 분산질(115)은 어닐링 공정에 의해 산화될 수 있으면서, 어닐링 공정 후 실리콘보다 부피가 커질 수 있는 모든 물질을 포함할 수 있다. 예를 들어, 상기 제1 분산질(115)은 실리콘 및 저머늄과 같은 4족 원소 또는 4족 화합물 반도체 등일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 분산질(115)은 3족 또는 5족 원소 또는 이들의 화합물 반도체 등일 수 있다.
상기 제1 분산매(113)에 포함되는 상기 제1 콜로이드의 농도 또는 상기 제1 분산질(115)의 양은 후속하는 어닐링 공정에 의해 형성되는 제2 층간 절연막에 필요한 치밀화(densification) 정도에 따라 선택될 수 있다. 상기 제1 콜로이드의 농도가 증가할수록 제2 층간 절연막의 밀도가 증가하여 식각 또는 연마 공정에 내성이 강한 막질이 형성될 수 있다. 이에 대해서는 도 5를 참조하여 상세히 설명하도록 한다.
다른 실시예들에서, 상기 예비 제1 층간 절연막(111a)도 제2 콜로이드를 포함할 수 있다. 이 경우, 상기 제2 콜로이드의 농도는 상기 예비 제2 층간 절연막(117)의 제1 콜로이드의 농도보다 낮을 수 있다. 이에 따라, 상기 예비 제1 층간 절연막(111a)이 어닐링되어 형성된 제1 층간 절연막(121a)의 내성은 상기 제2 층간 절연막(111b)의 내성보다 낮을 수 있다. 이에 대한 상세한 설명은 도 5 및 도 6을 참조하여 후술하도록 한다.
도 1, 도 2 및 도 3d를 참조하면, 도 3c의 결과물을 어닐링(annealing)하여, 도 3c의 예비 제1 및 예비 제2 층간 절연막(111a, 117)을 각각 제1 및 제2 층간 절연막(119a, 119b)으로 전환(conversion)할 수 있다(S107).
구체적으로, 상기 어닐링 공정에 의하여 예비 제1 및 예비 제2 층간 절연막(111a, 117)은 각각 산화 반응하여 제1 및 제2 층간 절연막(119a, 119b)으로 전환될 수 있다. 예를 들어, 상기 예비 제1 층간 절연막(111a)은 SOG(Silicone on Glass)이고, 상기 제1 층간 절연막(119a)은 실리콘 산화층일 수 있다. 또한, 상기 예비 제2 층간 절연막(117)의 분산매는 SOG(Silicone on Glass)이고, 상기 예비 제2 층간 절연막(117)의 분산질은 실리콘 또는 실리콘 화합물이며, 상기 제2 층간 절연막(119b)은 고밀도의 실리콘 산화층일 수 있다.
상기 어닐링 공정을 통해 도 3c의 예비 제1 및 예비 제2 층간 절연막(111a, 117)은 밀도가 증가할 수 있다. 이 때, 도 3c의 예비 제2 층간 절연막(117)은 제1 콜로이드를 포함하므로, 분산질(113)로 인해 산화 반응이 보다 활발하게 발생할 수 있다. 이에 따라, 도 3c의 예비 제2 층간 절연막(117)은 예비 제1 층간 절연막(111a)보다 밀도가 크게 증가하여 치밀화될 수 있고, 제1 콜로이드에 기초하여 형성된 상기 제2 층간 절연막(119b)은 상기 제1 층간 절연막(119a)에 비해 상대적으로 내성이 강화될 수 있다. 즉, 상기 제2 층간 절연막(119b)은 상기 제1 층간 절연막(119a)에 비해 식각률이 작은 강한 막질로 형성될 수 있다.
상기 어닐링 공정은 산소(O2), 수증기(H2O), 또는 이들의 화합물 중 적어도 하나를 포함하는 가스 분위기에서 약 400℃ 내지 약 700℃ 범위에서 수행될 수 있다. 또한, 상기 어닐링 공정은 약 10 atm 내지 약 30 atm의 고압에서 수행될 수 있다.
도 1, 도 2 및 도 3e를 참조하면, 상기 제1 및 제2 영역(R1, R2)을 포함하는 전면에 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법 또는 에치백(Etch Back) 방법에 의해 수행될 수 있다. 상기 평탄화 공정에 따라 상기 제1 및 제2 층간 절연막(119a, 119b)의 상측 일부가 제거되어, 상기 제1 더미 게이트 구조물(D107a)의 상면(D107aT) 및 제2 더미 게이트 구조물(D107b)의 상면(D107bT)은 노출된다. 이 때, 평탄화 공정을 더 수행하여, 상기 제1 및 제2 층간 절연막(119a, 119b)의 상면(119aT, 119bT)이 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 상면(D107aT, D107bT)보다 낮아지도록 리세스할 수 있다.
상기 평탄화 공정에 따라, 제1 패턴 밀도를 가지는 제1 층간 절연막(119a)은 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 상면(D107aT, D107bT)으로부터 제1 깊이(RD1)만큼 리세스될 수 있다. 이와 동시에, 상기 제2 층간 절연막(119b)은 상기 제1 패턴 밀도에 비해 낮은 제2 패턴 밀도를 가짐에도 불구하고 상기 제1 깊이(RD1)와 동일한 제2 깊이(RD2)만큼 리세스될 수 있다. 즉, 상기 평탄화 공정 결과, 상기 제1 층간 절연막(119a)의 상면(119aT)의 레벨(L1)은 상기 제2 층간 절연막(119b)의 상면(119bT)의 레벨(L2)과 동일해질 수 있다.
일반적으로, 평탄화 공정시 패턴 밀도 차이에 따라 패턴 사이를 채우는 층간 절연막의 리세스 깊이에 차이가 발생할 수 있다. 전면에 대해 동일한 조건으로 평탄화 공정을 진행하더라도, 패턴 밀도가 높은 영역에서는 리세스 깊이가 작은 반면, 패턴 밀도가 낮은 영역에서는 과도하게 식각이 발생하여 리세스 깊이가 커질 수 있다.
그러나, 본 발명의 기술적 사상에 따르면, 제1 패턴 밀도에 비해 낮은 제2 패턴 밀도를 가지는 상기 제2 영역(R2) 상에 식각 또는 연마 공정에 대해 내성이 강화된 제2 층간 절연막(119b)이 형성될 수 있다. 이에 따라, 평탄화 공정이 수행되더라도 상기 제2 층간 절연막(119b)은 상기 제1 층간 절연막(119a)과 실질적으로 동일한 식각률을 유지하여 과도하게 식각되는 문제를 방지할 수 있다.
도 3e의 평탄화 공정에서는 상기 제1 및 제2 층간 절연막(119a, 119b)의 상면(119aT, 119bT)이 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 상면(D107aT, D107bT)보다 낮아지도록 리세스하였으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 및 제2 층간 절연막(119a, 119b)의 상면(119aT, 119bT)이 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 상면(D107aT, D107bT)과 동일한 레벨이 되었을 때, 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)을 제거하고, 게이트 절연층 및 게이트 전극층을 형성하여 반도체 소자를 제조할 수 있다.
도 1, 도 2 및 도 3f를 참조하면, 상기 제1 및 제2 층간 절연막(119a, 119b)의 상면(119aT, 119bT)과 노출된 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b)의 측면 및 상면을 덮는 제3 층간 절연막(121a, 121b)을 형성할 수 있다.
상기 제3 층간 절연막(121a, 121b)은 상기 제1 및 제2 층간 절연막(119a, 119b)보다 식각 속도나 연마 속도가 낮은 막질로 형성할 수 있다. 예를 들어, 상기 제1 및 제2 층간 절연막(119a, 119b)이 실리콘 산화층인 경우, 상기 제3 층간 절연막(121a, 121b)은 실리콘 질화층, 실리콘 산질화층 또는 이들이 조합으로 형성될 수 있다. 상기 제3 층간 절연막(121a, 121b)은 상기 제1 및 제2 스페이서(109a, 109b)와 동일 물질로 형성할 수 있다.
상기 제1 및 제2 층간 절연막(119a, 119b)은 갭필이 용이한 물질로 이루어질 수는 있으나, 식각 또는 연마 공정에 대한 내성이 약해 후속 공정에서 손실되기 쉬울 수 있다. 이 때, 상기 제1 및 제2 층간 절연막(119a, 119b) 상에 내성이 강한 물질로 이루어지는 상기 제3 층간 절연막(121a, 121b)을 형성하여, 상기 제1 및 제2 더미 게이트 구조물(D107a, D107b) 사이의 상기 제1 및 제2 층간 절연막(119a, 119b)의 손실을 방지할 수 있다.
도 1, 도 2 및 도 3g를 참조하면, 상기 제1 및 제2 영역(R1, R2)에 각각 형성된 제3 층간 절연막(121a, 121b)에 대해 평탄화 공정을 수행할 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 방법 또는 에치백 방법에 의해 수행될 수 있다. 상기 평탄화 공정에 따라 제1 및 제2 더미 게이트 구조물(D107a, D107b) 및 제1 및 제2 스페이서(109a, 109b)의 상면은 노출될 수 있다. 이 때, 제1 및 제2 더미 게이트 구조물(D107a, D107b) 및 제1 및 제2 스페이서(109a, 109b)의 높이는 낮아질 수 있다.
노출된 제1 및 제2 더미 게이트 구조물(D107a, D107b) 및 제1 및 제2 스페이서(109a, 109b)는 습식 식각 방법 또는 건식 식각 방법을 이용하여 제거하고, 상기 기판(101)의 상면을 노출시키는 개구부를 형성할 수 있다.
이후, 제1 및 제2 영역(R1, R2)의 개구부 내에 각각 제1 및 제2 게이트 절연층(103a, 103b)을 형성하고, 상기 제1 및 제2 게이트 절연층(103a, 103b) 상에 각각 제1 및 제2 게이트 전극층(105a, 105b)을 형성할 수 있다. 상기 제1 및 제2 게이트 절연층(103a, 103b)은 실리콘 산화층, 실리콘 질화층, 실리콘 산질화층, ONO(oxide/nitride/oxide), 또는 실리콘 산화층보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 예를 들어, 게이트 절연층(48)은 약 10 내지 25의 유전 상수를 가질 수 있다 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. 상기 제1 및 제2 게이트 절연층(103a, 103b)은 CVD(chemical cpor deposition), LPCVD(low presure CVD), APCVD(atmospheric Pressure CVD), LTCVD(low temperature CVD), PECVD(plasma enhanced CVD), ALCVD(atomic layer CVD) 또는 ALD(atomic layer deposition), PVD(physical vapor deposition) 등 다양한 증착 방법으로 형성될 수 있다.
상기 제1 및 제2 게이트 전극층(105a, 105b)은 적어도 하나의 층으로 구성될 수 있다. 상기 적어도 하나의 층은 Ti, TiN, Ta, TaN, W, Cu, Al, TiAlC, TaAlC 또는 이들의 화합물로 형성될 수 있으나, 이에 한정되는 것은 아니다. 도시되지는 않았으나, 상기 제1 및 제2 게이트 전극층(105a, 105b)은 다중층으로 이루어질 수 있다. 상기 제1 및 제2 게이트 전극층(105a, 105b)은 상기 PVD 또는 CVD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 게이트 전극층(105a, 105b)을 형성한 후, 상기 제3 층간 절연막(121a, 121b)의 상면이 노출되도록 평탄화 공정이 수행될 수 있다. 이에 따라, 상기 제1 및 제2 영역(R1, R2)의 개구부 내에 각각 제1 및 제2 게이트 구조물(107a, 107b)을 형성할 수 있다.
일부 실시예들에서, 상기 제1 및 제2 게이트 구조물(107a, 107b)은 평평한 기판(101)을 교차하여 형성되는 플래너 타입의 트랜지스터를 구성할 수 있다. 다른 실시예들에서, 상기 제1 및 제2 영역(R1, R2)은 각각 상기 기판(101)의 상면으로부터 돌출하여 일 방향으로 연장되는 핀들을 포함하고, 상기 제1 및 제2 게이트 구조물(107a, 107b)은 상기 제1 및 제2 영역(R1, R2)에서 상기 핀을 교차하도록 형성되어 핀 타입 트랜지스터를 구성할 수 있다.
도 2 내지 도 3g에서는 기판(101) 상의 게이트 구조물(107a, 107b)을 덮는 층간 절연막(119a, 119b)를 예시하였으나, 이에 한정되는 것은 아니다. 상기 층간 절연막(119a, 119b)은 상기 기판(101) 상에 형성된 다양한 패턴 구조물을 덮도록 형성될 수 있다.
전술한 기재에 있어서, 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 4는 일반적인 층간 절연막과 콜로이드에 기초하여 형성된 층간 절연막의 리세스 깊이를 비교한 그래프이다. 상기 비교예 1 내지 비교예 3, 및 실시예는 동일한 조건에서 식각 및 연마 공정을 수행하여 도출된 결과이다.
도 4를 참조하면, 비교예 1은 일반적인 절연성 물질을 포함하는 층간 절연막에 대한 리세스 깊이로써, 평균적으로 약 7.7의 리세스 깊이를 가질 수 있다. 비교예 1의 경우 갭필 특성이 우수하여 미세화된 패턴 사이를 채우는 데 이용되나, 식각 및 연마 공정에 대한 내성이 약할 수 있다.
비교예2는 일반적인 절연성 물질을 어닐링하여 형성된 층간 절연막에 대한 리세스 깊이로써, 평균적으로 약 7.1의 리세스 깊이를 가질 수 있다. 비교예 2의 경우 갭필 특성이 우수하여 미세화된 패턴 사이를 채우는 데 이용되나, 식각 및 연마 공정에 대한 내성이 약할 수 있다.
비교예 3은 고밀도 플라즈마(High Density Plasma, HDP)를 이용하여 형성한 층간 절연막에 대한 리세스 깊이로써, 평균적으로 약 6.1의 리세스 깊이를 가질 수 있다. 비교예 3의 경우 비교예 1 및 2에 비해 상대적으로 식각 및 연마 공정에 대한 내성이 강하여 구조적으로 안정적일 수 있으나, 갭필 특성이 떨어져 종횡비가 큰 패턴 사이를 채우기에 어려움이 있을 수 있다.
실시예는 콜로이드에 기초하여 형성한 층간 절연막에 대한 리세스 깊이이다. 실시예는 평균적으로 약 4.3의 리세스 깊이를 가질 수 있다. 실시예의 경우 갭필 공정시에는 층간 절연 물질이 콜로이드 상태이므로 우수한 갭필 특성을 나타낼 수 있다. 또한, 갭필 공정 후에는 어닐링에 의해 콜로이드가 전환되어 식각 및 연마 공정에 대해서 우수한 내성을 가지는 층간 절연막으로 형성될 수 있다. 즉, 실시예는 비교예 1 내지 3에 비해 내성이 강해 식각률이 낮다.
도 3e를 함께 참조하면, 제1 영역(R1)의 제1 층간 절연막(119a)은 비교예 2에 대응되는 층간 절연막일 수 있다. 제2 영역(R2)의 제2 층간 절연막(119b)은 실시예에 대응되는 층간 절연막일 수 있다. 상기 제2 층간 절연막(119b)은 상기 제1 층간 절연막(119a)에 비해 식각률이 낮으므로, 제1 패턴 밀도에 비해 낮은 제2 패턴 밀도를 가지는 제2 영역(R2)에서 과도하게 식각되지 않을 수 있다. 이에 따라, 평탄화 공정에 의한 상기 제1 및 제2 층간 절연막(119a, 119b)의 상면(119aT, 119bT)의 레벨은 서로 동일할 수 있다.
도 5은 콜로이드의 농도에 따른 층간 절연막의 식각률을 나타낸 그래프이다.
도 5을 참조하면, 예비 층간 절연막에 포함된 콜로이드 농도가 1로부터 4로 증가할 때 식각률은 약 9로부터 약 4로 감소한다. 일정 콜로이드 이상에서는 콜로이드 농도가 증가하더라도 식각률이 약 4로 유지될 수 있다. 즉, 특정한 한계 범위 내에서는 예비 층간 절연막에 포함된 콜로이드 농도가 증가함에 따라 상기 예비 층간 절연막을 어닐링하여 형성된 층간 절연막의 식각률이 감소한다.
도 3e를 함께 참조하면, 어닐링 공정에 의해 예비 제1 및 예비 제2 층간 절연막(111a, 117)이 산화 반응하여 밀도가 증가할 수 있다. 이 때, 제1 콜로이드를 포함하는 예비 제2 층간 절연막(117)은 산화 반응이 보다 활발하게 발생할 수 있다. 또한, 제1 콜로이드 농도가 증가함에 따라 산화 반응은 더욱 빈번해져 제2 층간 절연막(121b)의 밀도가 크게 증가하여 치밀화가 심화되고, 식각 및 연마에 강한 막질이 될 수 있다.
제2 층간 절연막(119b)의 제1 콜로이드 농도는 제1 및 제2 영역(R1, R2)의 패턴 밀도 차이에 따른 식각 속도 차이를 고려하여 선택적으로 결정될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도이다. 도 6의 제조 방법은 도 3a 내지 도 3g를 참조하여 설명한 제조 방법과 유사하나, 예비 제1 층간 절연막(217a)이 제2 콜로이드를 포함하도록 형성되는 차이가 있다. 도 6은 도 2의 A-A 선 단면 및 B1-B1 선 단면에 대응하는 구성을 예시한 단면도이다. 제1 및 제2 더미 게이트 구조물(D107a, D107b)은 도 2의 제1 및 제2 게이트 구조물(G1, G2)에, 예비 제1 및 예비 제2 층간 절연막(217a, 217b)은 도 2의 제1 및 제2 층간 절연막(ILD1, ILD2)에 대응될 수 있다. 중복되는 설명은 생략하도록 한다.
도 3a 및 도 6을 참조하면, 기판(101)의 제1 영역(R1) 상에는 제1 패턴 밀도로 형성된 제1 더미 게이트 구조물(D107a)이 형성되고, 기판(101)의 제2 영역(R2) 상에는 상기 제1 패턴 밀도보다 낮은 제2 패턴 밀도로 형성된 제2 더미 게이트 구조물(D107b)이 형성될 수 있다.
상기 제1 영역(R1) 상에 제1 스페이서(109a)들 사이를 매립하는 예비 제1 층간 절연막(217a)과, 제2 영역(R2) 상에 제2 스페이서(109b) 사이를 매립하는 희생 절연막을 동시에 형성할 수 있다. 이 때, 상기 예비 제1 층간 절연막(217a)는 제2 콜로이드를 포함할 수 있다.
상기 제2 콜로이드는 제2 분산매(213a)와 상기 분산매(213a) 내에 분산되어 있는 제2 분산질(215a)을 포함할 수 있다. 상기 제2 콜로이드는 상기 제2 분산매(213a)에 상기 제2 분산질(215a)를 첨가 및 혼합하여 제조할 수 있다.
도 3b, 도 3c 및 도 6을 참조하면, 제2 영역(R2) 상에 형성된 희생 절연막을 제거하고, 제2 영역(R2) 상에 제2 스페이서(109b) 사이를 매립하는 예비 제2 층간 절연막(217b)을 형성할 수 있다. 이 때, 상기 예비 제2 층간 절연막(217b)는 제1 콜로이드를 포함할 수 있다. 상기 제1 콜로이드는 제1 분산매(213b)와 상기 제1 분산매(213b) 내에 분산되어 있는 제1 분산질(215b)을 포함할 수 있다.
이후, 도 3d 내지 도 3g에 따라 후속 공정을 진행하여 반도체 소자를 제조할 수 있다. 상기 제2 콜로이드의 농도 또는 상기 제2 분산질(215a)의 양은 후속하는 어닐링 공정에 의해 형성되는 제1 층간 절연막에 필요한 치밀화 정도에 따라 선택될 수 있다. 이 경우, 상기 제2 콜로이드의 농도는 상기 예비 제2 층간 절연막(217b)의 제1 콜로이드의 농도보다 낮을 수 있다. 이에 따라, 상기 예비 제1 층간 절연막(217a)이 어닐링되어 형성된 제1 층간 절연막의 내성은 상기 예비 제2 층간 절연막(217b)이 어닐링되어 형성된 제2 층간 절연막의 내성보다 낮을 수 있다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다. 도 7은 도 8a 내지 도 8c의 제조 공정에 의해 완성된 반도체 소자의 레이아웃이므로, 도 8a 내지 도 8c의 각 부재는 도 7의 부재와 동일한 부재는 아닐 수 있다. 도 8a 내지 도 8c의 부재는 도 7의 부재에 선행하는 관계에 있을 수 있다. 도 7의 반도체 소자는 도 2의 반도체 소자와 유사하나, 제2 영역(R2)의 제2 게이트 구조물(G2)의 형상 및 배치에 차이가 있다.
도 7을 참조하면, 복수의 제1 게이트 구조물(G1)들은 서로 평행하게 연장된다. 각각의 상기 제1 게이트 구조물(G1)은 제1 너비(G1W)를 가지고, 인접한 제1 게이트 구조물(G1)들은 제1 간격(SD1)으로 이격되어 제1 피치(P1)를 가질 수 있다. 이에 따라, 상기 제1 게이트 구조물(G1)은 상기 제1 영역(R1) 상에서 제1 패턴 밀도를 가질 수 있다.
복수의 제2 게이트 구조물(G3)들은 서로 평행하게 연장된다. 각각의 상기 제2 게이트 구조물(G3)은 상기 제1 너비(G1W)보다 큰 제2 너비(G3W)를 가지고, 인접한 제2 게이트 구조물(G3)들은 상기 제1 간격(SD1)보다 큰 제2 간격(SD2)으로 이격되어 제2 피치(P3)를 가질 수 있다. 이 때, 상기 제1 및 제2 게이트 구조물(G1, G3)은 너비 및 이격 거리가 서로 다르지만, 상기 제1 게이트 구조물(G1)의 제1 패턴 밀도는 상기 제2 게이트 구조물(G2)의 제2 패턴 밀도와 동일할 수 있다.
상기 제1 영역(R1) 상에 상기 제1 게이트 구조물(G1)의 측면을 덮는 제1 층간 절연막(ILD1)이 형성될 수 있다. 또한 상기 제2 영역(R2) 상에 상기 제2 게이트 구조물(G3)의 측면을 덮는 제2 층간 절연막(ILD3)이 형성될 수 있다. 상기 제2 층간 절연막(ILD3)은 콜로이드를 어닐링하여 형성될 수 있다.
상기 제1 영역(R1)은 셀 영역이고, 상기 제2 영역(R2)은 주변 영역일 수 있으나 이에 한정되는 것은 아니다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8c는 도 7의 A-A 선 단면 및 B2-B2 선 단면에 대응하는 구성을 예시한 단면도이다.
도 7 및 도 8a를 참조하면, 제2 영역(R2) 상에는 제2 더미 게이트 절연층(D303b) 및 제2 더미 게이트 전극층(D305b)를 포함하는 제2 더미 게이트 구조물(D307b)과, 상기 제2 더미 게이트 구조물(D307b)의 측면을 감싸는 제2 스페이서(309b)가 형성되어 있다.
상기 제2 더미 게이트 구조물(D307b)의 너비(D307bW)와 패턴간 이격 거리(SD2)는 제1 더미 게이트 구조물(D308a)의 너비(D107aW)와 패턴간 이격 거리(SD1)보다 클 수 있다. 이에 따라 상기 제1 및 제2 더미 게이트 구조물(D307a, D307b)의 패턴 밀도는 서로 동일할 수 있다. 다만, 패턴 밀도가 서로 동일한 경우에도, 인접한 패턴간 이격 거리가 클 경우 평탄화 공정에서 과도하게 식각되는 문제가 있을 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 제1 더미 게이트 구조물(D307a)에 비해 제2 더미 게이트 구조물(D307b) 간의 이격 거리가 큰 상기 제2 영역(R2) 상에 콜로이드를 포함하는 예비 제2 층간 절연막(317)을 포함할 수 있다. 상기 예비 제2 층간 절연막(317)은 분산매(313)와 분산질(315)을 포함할 수 있다. 분산매(313)와 분산질(315)는 도 3c를 참조하여 상술한 바와 같다.
상기 예비 제2 층간 절연막(317)에 포함되는 콜로이드의 농도 또는 상기 분산질(315)의 양은 후속하는 어닐링 공정에 의해 형성되는 제2 층간 절연막에 필요한 치밀화 정도에 따라 선택될 수 있다.
도 7 및 도 8b를 참조하면, 도 8a의 결과물을 어닐링하여, 도 8a 의 예비 제1 및 예비 제2 층간 절연막(111a, 317)을 각각 제1 및 제2 층간 절연막(119a, 319b)으로 전환할 수 있다. 콜로이드에 기초하여 형성된 상기 제2 층간 절연막(319b)은 상기 제1 층간 절연막(119a)에 비해 상대적으로 내성이 강화될 수 있다. 즉, 상기 제2 층간 절연막(319b)은 상기 제1 층간 절연막(119a)에 비해 식각률이 작은 강한 막질로 형성될 수 있다.
이후, 상기 제1 및 제2 영역(R1, R2)을 포함하는 전면에 평탄화 공정을 수행할 수 있다. 상기 제2 영역(R2) 상의 패턴간 이격 거리(SD2)는 상기 제1 영역(R1) 상의 패턴간 이격 거리(SD1)보다 크지만, 상기 제2 층간 절연막(319b)이 식각 또는 연마 공정에 대해 내성이 강화되므로 상기 제1 및 제2 층간 절연막(319a, 319b)의 식각률은 서로 동일할 수 있다. 즉, 상기 평탄화 공정 결과, 상기 제1 층간 절연막(119a)의 상면(119aT)의 레벨(L1)은 상기 제2 층간 절연막(319b)의 상면(319bT)의 레벨(L3)과 동일해질 수 있다.
도 7 및 도 8c를 참조하면, 상기 제1 및 제2 층간 절연막(119a, 319b)의 상면(119aT, 319bT)과 노출된 도 8b의 제1 및 제2 더미 게이트 구조물(D107a, D307b)의 측면 및 상면을 덮는 제3 층간 절연막(121a, 321b)을 형성하고, 평탄화 공정을 수행할 수 있다. 이후 도 8b의 제1 및 제2 더미 게이트 구조물(D107a, D307b)을 제거하여 형성된 개구부를 형성할 수 있다. 상기 개구부 내에 각각 제1 및 제2 게이트 절연층(103a, 303b)을 형성하고, 상기 제1 및 제2 게이트 절연층(103a, 303b) 상에 각각 제1 및 제2 게이트 전극층(105a, 305b)을 형성하여 제1 및 제2 게이트 구조물(107a, 307b)을 형성할 수 있다. 이와 같이, 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 패턴간 이격 거리가 큰 경우에 발생하는 층간 절연막의 과도 식각 문제를 해결할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 10a 내지 도 10f는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10f는 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다. 도 9는 도 10a 내지 도 10f의 제조 공정에 의해 완성된 반도체 소자의 레이아웃이므로, 도 10a 내지 도 10f의 각 부재는 도 9의 부재와 동일한 부재는 아닐 수 있다. 다만, 도 10a 내지 도 10f의 부재는 도 9의 부재에 선행하는 관계에 있을 수 있다. 예를 들어, 제1 및 제2 더미 게이트 구조물(D407a, D407b)는 도 9의 제1 및 제2 게이트 구조물(G3, G4)에, 예비 제1 및 예비 제2 층간 절연막(411a, 411b)는 도 9의 제1 및 제2 층간 절연막(ILD3, ILD4)에 각각 대응할 수 있다.
도 1, 도 9 및 도 10a를 참조하면, 기판(101)의 제1 및 제2 영역(R3, R4) 상에 제1 및 제2 더미 게이트 구조물(D407a, D407b)이 각각 형성될 수 있다(S101). 상기 제1 더미 게이트 구조물(D407a)의 제1 너비(D407aW)는 상기 제2 더미 게이트 구조물(D407b)의 제2 너비(D407bW)와 동일하게 형성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 및 제2 영역(R3, R4)은 각각 NMOS 영역 및 PMOS 영역일 수 있다. 상기 제1 및 제2 더미 게이트 구조물(D407a, D407b)들의 양 측벽에는 제1 및 제2 스페이서(409a, 409b)가 형성될 수 있다.
이후, 상기 제1 영역(R3) 상에 제1 더미 게이트 구조물(D407a)을 덮는 예비 제1 층간 절연막(411a)을 형성할 수 있다(S103). 구체적으로, 상기 제1 영역(R3) 상에 상기 제1 스페이서(409a)들 사이를 매립하는 예비 제1 층간 절연막(411a)과, 상기 제2 영역(R4) 상에 상기 제2 스페이서(409b) 사이를 매립하는 희생 절연막(411b)을 동시에 형성할 수 있다.
도 1, 도 9 및 도 10b를 참조하면, 상기 제2 영역(R4)에서 상기 희생 절연막(411b)을 제거할 수 있다.
도 1, 도 9 및 도 10c를 참조하면, 상기 제2 영역(R4) 상에 상기 제2 스페이서(409b) 사이를 매립하는 예비 제2 층간 절연막(417)을 형성할 수 있다(S105). 상기 예비 제2 층간 절연막(417)은 콜로이드를 포함하도록 형성될 수 있다. 상기 콜로이드은 분산매(413)와 상기 분산매(413) 내에 분산된 분산질(415)을 포함할 수 있다.
상기 분산질(415)은 어닐링 공정에 의해 산화될 수 있으면서, 어닐링 공정 후 실리콘보다 부피가 커질 수 있는 모든 물질을 포함할 수 있다. 예를 들어, 상기 제1 분산질(415)은 실리콘 및 저머늄과 같은 4족 원소 또는 4족 화합물 반도체 등일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 분산질(415)은 3족 또는 5족 원소 또는 이들의 화합물 반도체 등일 수 있다.
콜로이드의 농도 또는 상기 분산질(415)의 양은 후속하는 어닐링 공정에 의해 형성되는 제2 층간 절연막에 필요한 스트레스 정도에 따라 선택될 수 있다.
도 1, 도 9 및 도 10d를 참조하면, 도 10c의 결과물을 어닐링하여, 도 10c의 예비 제1 및 예비 제2 층간 절연막(411a, 417)을 각각 제1 및 제2 층간 절연막(419a, 419b)으로 전환할 수 있다(S107).
전술한 바와 같이, 상기 어닐링 공정에 의하여 도 10c의 예비 제1 및 예비 제2 층간 절연막(411a, 417)은 각각 산화 반응하여 제1 및 제2 층간 절연막(419a, 419b)으로 전환될 수 있다. 상기 어닐링 공정이 수행되는 동안 상기 제1 층간 절연막(419a)은 수축하는 반면, 상기 제2 층간 절연막(419b)은 상기 분산질(415)이 산화하여 부피가 팽창할 수 있다. 즉, 상기 어닐링 공정이 수행되는 동안 상기 제1 층간 절연막(419a)의 내부에서는 압축 스트레스(compressive stress)(CS)가 발생하고, 상기 제2 층간 절연막(419b)의 내부에서는 인장 스트레스(tensile stress)(TS)가 발생할 수 있다. 이에 따라, 상기 예비 제1 층간 절연막(419a)에 의해 덮여있는 상기 제1 더미 게이트 구조물(D407a)은 인장 스트레스를 받게 되고, 상기 제1 층간 절연막(419a)의 너비(D407a’W)는 어닐링 공정 전의 너비(D407aW)보다 증가할 수 있다. 마찬가지로, 상기 예비 제2 층간 절연막(419b)에 의해 덮여있는 상기 제2 더미 게이트 구조물(D407b)은 압축 스트레스를 받게 되고, 상기 예비 제2 층간 절연막(419b)의 너비(D407b’W)는 어닐링 공정 전의 너비(D407bW)보다 감소할 수 있다.
상기 예비 제1 및 예비 제2 층간 절연막(411a, 417), 상기 제1 및 제2 층간 절연막(419a, 419b)의 물질에 대한 상세한 설명은 도 3a 내지 도 3f의 예비 제1 및 예비 제2 층간 절연막(111a, 117), 제1 및 제2 층간 절연막(119a, 119b)에서 전술한 바와 같다. 예를 들어, 상기 예비 제1 층간 절연막(411a)은 SOG이고, 상기 제1 층간 절연막(419a)은 실리콘 산화층일 수 있다. 또한, 상기 예비 제2 층간 절연막(417)의 분산매는 SOG이고, 상기 예비 제2 층간 절연막(417)의 분산질은 실리콘 또는 실리콘 화합물이며, 상기 제2 층간 절연막(419b)은 고밀도의 실리콘 산화층일 수 있다.
도 1, 도 9 및 도 10e를 참조하면, 상기 제1 및 제2 영역(R3, R4)을 포함하는 전면에 평탄화 공정을 수행할 수 있다. 이후, 노출된 제1 및 제2 더미 게이트 구조물(D407a, D407b) 및 제1 및 제2 스페이서(409a, 409b)는 습식 식각 방법 또는 건식 식각 방법을 이용하여 제거하고, 상기 기판(401)의 상면을 노출시키는 제1 및 제2 개구부(Ta, Tb)를 형성할 수 있다. 도 10a를 다시 참조하면, 최초에 제1 및 제2 더미 게이트 구조물(D407a, D407b)의 너비(D407aW, D407bW)는 서로 동일했으나, 상기 제1 개구부(Ta)의 너비(TaW)는 상기 제2 개구부(Tb)의 너비(TbW)보다 클 수 있다.
도 1, 도 9 및 도 10f를 참조하면, 제1 및 제2 영역(R3, R4)의 제1 및 제2 개구부(Ta, Tb) 내에 각각 제1 및 제2 게이트 절연층(403a, 403b)을 형성하고, 상기 제1 및 제2 게이트 절연층(403a, 403b) 상에 각각 제1 및 제2 게이트 전극층(405a, 405b)을 형성할 수 있다. 이후, 결과물 전면에 평탄화 공정을 수행하여 서로 다른 너비의 제1 및 제2 게이트 구조물(407a, 407b)을 형성할 수 있다.
일반적으로, 어닐링 공정을 수행하게 되면 층간 절연막이 수축하고, 층간 절연막에 의해 한정된 게이트 구조물이 인장되어 게이트 구조물의 문턱 전압이 감소할 수 있다. 특히, PMOS 영역에서는 소자 설계시에 결정된 문턱 전압이 공정 과정에서 변동됨으로써 소자 신뢰성이 열화될 수 있다.
그러나, 본 발명의 기술적 사상에 따르면, 문턱 전압의 감소가 문제되는 영역에 인장 스트레스를 가지는 제2 층간 절연막(419b)을 형성할 수 있다. 이에 따라, 어닐링 공정이 수행되더라도 제2 층간 절연막(419b)의 인장 스트레스에 의해 제2 게이트 구조물(407b)은 압축 스트레스를 받게 되어 제2 게이트 구조물(407b)의 너비(407Bw)가 확장되는 문제를 억제하고, 문턱 전압의 감소를 방지할 수 있다. 예를 들어, 상기 제2 층간 절연막(419b)은 문턱 전압의 감소에 크게 영향을 받는 PMOS 영역에 선택적으로 형성하고, 상기 제1 층간 절연막(419a)은 NMOS 영역에 형성함으로써, 반도체 소자의 신뢰성 및 성능을 향상시킬 수 있다.
도 11은 어닐링 공정 전과 어닐링 공정 후의 게이트 구조물의 너비 분포를 나타낸 그래프이다.
도 10c, 도 10d 및 도 11을 참조하면, 어닐링 공정 전의 제1 더미 게이트 구조물(D407a)의 너비(D407aW) 및 제2 더미 게이트 구조물(D407b)의 너비(D407bW)는 초기 너비 분포(W0)를 가질 수 있다.
어닐링 공정이 수행된 후에는, 상기 제1 더미 게이트 구조물(D407’a)의 너비(D407a’W)는 상기 초기 너비 분포(W0)보다 오른쪽으로 이동한 제1 너비 분포(W1)를 가진다. 즉, 어닐링 공정 후의 상기 제1 더미 게이트 구조물(D407a')의 너비(D407a'W)는 어닐링 공정 전의 너비(D407aW)보다 평균적으로 증가한다. 반면, 상기 제2 더미 게이트 구조물(D407b')의 너비(D407b'W)는 상기 초기 너비 분포(W0)보다 왼쪽으로 이동한 제2 너비 분포(W2)를 가진다. 즉, 어닐링 공정 후의 상기 제2 더미 게이트 구조물(D407b')의 너비(D407b'W)는 어닐링 공정 전의 너비(D407bW)보다 평균적으로 감소한다.
즉, 콜로이드에 기초하지 않은 예비 제1 층간 절연막(411a)은 어닐링 공정에 의해 인장 스트레스가 형성되고, 콜로이드를 포함한 예비 제2 층간 절연막(417)은 어닐링 공정에 의해 압축 스트레스가 형성된다.
도 12는 층간 절연막에서 발생하는 압축 스트레스에 따른 게이트 구조물의 문턱 전압을 나타내는 그래프이다.
도 12를 참조하면, 실험예1(S1)에서 층간 절연막 내의 압축 스트레스는 약 - 3.2Gpa 이며, 이 때 상기 층간 절연막 내에 형성된 게이트 구조물의 문턱 전압은 약 -2.5이다. 마찬가지로, 실험예2(S2)에서 층간 절연막 내의 압축 스트레스는 약 - 1.8Gpa, 게이트 구조물의 문턱 전압은 약 -3.5이다. 실험예3(S3)에서 층간 절연막 내의 압축 스트레스는 약 - 1.2Gpa, 게이트 구조물의 문턱 전압은 약 -5.4이다. 실험예3(S4)에서 층간 절연막 내의 압축 스트레스는 약 - 0.6Gpa, 게이트 구조물의 문턱 전압은 약 -5.5이다. 실험예5(S5)에서 층간 절연막 내의 압축 스트레스는 약 0.6Gpa이며, 이 때 상기 층간 절연막 내에 형성된 게이트 구조물의 문턱 전압은 약 -6일 수 있다.
즉, 층간 절연막 내에서 압축 스트레스가 증가할수록 게이트 구조물의 문턱 전압이 감소할 수 있다. 본 발명의 기술적 사상에 의하면, 콜로이드에 기초한 층간 절연막을 형성함으로써, 층간 절연막 내에 형성되는 게이트 구조물에 인장 스트레스를 작용하여 게이트 구조물의 문턱 전압 감소를 억제할 수 있다.
도 13은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 단면도이다. 도 13은 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다. 도 13은 도 10a 내지 도 10e의 제조 단계를 선행 공정으로 가질 수 있다.
도 10a 내지 도 10e, 도 13을 참조하면, 제1 및 제2 영역(R3, R4)의 제1 및 제2 개구부(Ta, Tb) 내에 각각 제1 및 제2 게이트 절연층(403a, 403b)을 형성할 수 있다.
이후, 상기 제1 및 제2 게이트 절연층(403a, 403b) 상에 제1 및 제2 개구부(Ta, Tb)의 하면 및 내측면을 컨포멀하게 덮도록 각각 제1 및 제2 게이트 전극층(505a, 505b)을 형성할 수 있다. 이 때, 상기 제1 개구부(Ta)의 너비(TaW)가 상기 제2 개구부(Tb)의 너비(TbW)보다 넓으므로, 상기 제2 개구부(Tb) 내부가 상기 제2 게이트 전극층(505b)에 의해 완전히 메워지는 반면, 상기 제1 개구부(Ta) 내부는 완전히 매립되지 않을 수 있다. 상기 제1 개구부(Ta) 중 상기 제1 게이트 전극층(505a)을 매립하고 남은 공간에는 제3 게이트 전극층(506a)이 더 형성될 수 있다. 상기 제1 및 제2 게이트 전극층(505a, 505b)은 도 3g에서 전술한 게이트 전극층 물질을 포함할 수 있으며, 상기 제3 게이트 전극층(506a)은 갭필 특성이 뛰어난 W 또는 Al 등을 포함할 수 있다.
이후, 결과물 전면에 평탄화 공정을 수행하여 서로 다른 너비 및 서로 다른 구조를 가지는 제1 및 제2 게이트 구조물을 형성할 수 있다.
도 14a 내지 도 14b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14b는 도 9의 C-C 선 단면 및 D-D 선 단면에 대응하는 구성을 예시한 단면도이다.
도 10d, 도 10e, 및 도 14a를 참조하면, 도 10c의 결과물을 어닐링하고 제1 및 제2 층간 절연막(619a, 619b)을 형성할 수 있다. 상기 어닐링 공정이 수행되는 동안 제1 층간 절연막(619a)의 내부에서는 압축 스트레스(CS)가 발생하고, 제2 층간 절연막(619b)의 내부에서는 인장 스트레스(TS)가 발생할 수 있다.
제1 및 제2 개구부(Tc, Td)는 도 10e의 제1 및 제2 더미 게이트 구조물(D407a, D407b)이 제거되어 형성될 수 있다. 상기 어닐링 공정 후에, 상기 제1 및 제2 개구부(Tc, Td)의 형상은 서로 다른 형상으로 변형될 수 있다.
일부 실시예들에서, 도 10e의 제1 및 제2 더미 게이트 구조물(D407a, D407b)이 제거되어 형성된 제1 및 제2 개구부(Tc, Td)의 내측면은 서로 다른 경사가 형성될 수 있다. 제1 및 제2 개구부(Tc, Td)의 내측면은 각각 제1 및 제2 스페이서(609a, 609b)의 측면일 수 있다. 압축 스트레스(CS)가 작용하는 상기 제1 개구부(Tc)는 상부로부터 하부로 갈수록 너비가 좁아지고, 인장 스트레스(TS)가 작용하는 상기 제2 개구부(Td)는 상부로부터 하부로 갈수록 너비가 넓어지는 형상일 수 있다. 즉, 상기 제1 개구부(Tc)의 상측 너비(TcW)는 상기 제2 개구부(Td)의 상측 너비(TdW)보다 넓을 수 있다.
도 14b를 참조하면, 상기 제1 및 제2 개구부(Tc, Td) 내에 각각 제1 및 제2 게이트 절연층(603a, 603b)을 형성할 수 있다. 이후, 상기 제1 및 제2 게이트 절연층(603a, 603b) 상에 각각 제1 및 제2 게이트 전극층(605a, 605b)을 형성할 수 있다. 이후, 결과물 전면에 평탄화 공정을 수행하여 서로 다른 너비 및 서로 다른 구조를 가지는 제1 및 제2 게이트 구조물(607a, 607b)을 형성할 수 있다. 이 때, 상기 제1 게이트 구조물(607a)의 상측 너비(607aW)는 상기 제2 게이트 구조물(607b)의 상측 너비(607bW)보다 넓을 수 있다.
도 15a 및 도 15b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 개략적인 레이아웃 및 사시도이다. 도 15a 및 도 15b는 도 16a 내지 도 16g에 의해 완성된 반도체 소자의 레이아웃 및 사시도일 수 있다.
도 16a 내지 도 16g는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16g는 도 15a 및 도 15b의 E-E 선 단면에 대응하는 구성을 예시한 단면도이다. 도 15a는 도 16a 내지 도 16g의 제조 공정에 의해 완성된 반도체 소자의 레이아웃이므로, 도 16a 내지 도 16g의 각 부재는 도 15a의 부재와 동일한 부재는 아닐 수 있다. 다만, 도 16a 내지 도 16g의 부재는 도 15a의 부재에 선행하는 관계에 있을 수 있다. 예를 들어, 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4) 및 예비 층간 절연막(717)은 도 15a의 제1 소자 분리 구조물(DIS), 제1 게이트 구조물(G6), 제2 게이트 구조물(G7), 제1 소자 분리 구조물(DIS), 및 층간 절연막(ILD)에 각각 대응할 수 있다.
도 15a, 도 15b, 및 도 16a를 참조하면, 기판(701) 상에 핀(fin)(702) 구조의 활성 영역을 포함할 수 있다. 상기 핀(702)은 기판(701)으로부터 돌출된 구조로 형성되고 제1 방향(X방향) 연장될 수 있다.
상기 핀(702)은 하부 핀(702F)과 상부 핀(702E)을 포함할 수 있다. 하부 핀(702F)은 기판(702)을 기반으로 형성된 부분이고, 상기 상부 핀(702E)은 상기 하부 핀(702F)에서 성장한 에피층으로 형성될 수 있다. 상기 상부 핀(702E)은 소스/드레인 영역을 구성하며, 상기 하부 핀(702F)은 후술하여 형성되는 게이트 구조물(707) 하부에서 채널 영역을 구성할 수 있다. 상기 상부 핀(702E)은 은 다양한 형상을 가질 수 있다. 예를 들어, 제1 방향(X 방향)에 수직하는 단면 상에서 상기 상부 핀(702E)은 다이아몬드, 원, 타원, 다각형 등 다양한 형태를 가질 수 있다.
기판(701)에 소자 분리층(733)이 형성될 수 있다. 소자 분리층(733)은 상기 핀(702)의 상기 하부 핀(702F)의 양 측면을 감싸도록 형성될 수 있다. 상기 소자 분리층(733)은 도 16a에서는 나타나지 않는다. 상기 소자 분리층(733)은 제2 방향(Y 방향)을 따라 배치되는 핀들 사이를 전기적으로 분리하는 기능을 할 수 있다. 소자 분리층(733)은 실리콘산화막, 실리콘질화막, 실리콘산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 핀(702)의 상부 핀(702E)은 상기 소자 분리층(733)에 의해 둘러싸이지 않고 돌출된 구조를 가질 수 있다. 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)은 상기 상기 핀(702)을 가로질러 제2 방향(Y 방향)으로 연장하며, 제1 방향(X 방향)을 따라 배치될 수 있다. 상기 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)은 더미 게이트 절연층(D703) 및 더미 게이트 전극층(D705)을 포함할 수 있다. 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)의 양 측벽은 스페이서(709)에 의해 덮여 있을 수 있다. 상기
상기 스페이서(709) 사이를 매립하는 예비 층간 절연막(717)을 형성할 수 있다. 상기 예비 층간 절연막(717)은 콜로이드를 포함하도록 형성될 수 있다. 상기 콜로이드는 분산매(713)와 상기 분산매(713) 내에 분산된 분산질(715)을 포함할 수 있다.
상기 분산질(715)은 어닐링 공정에 의해 산화될 수 있으면서, 어닐링 공정 후 실리콘보다 부피가 커질 수 있는 모든 물질을 포함할 수 있다. 예를 들어, 상기 분산질(715)은 실리콘 및 저머늄과 같은 4족 원소 또는 4족 화합물 반도체 등일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 분산질(715)은 3족 또는 5족 원소 또는 이들의 화합물 반도체 등일 수 있다.
콜로이드의 농도 또는 상기 분산질(715)의 양은 후속하는 어닐링 공정에 의해 형성되는 층간 절연막에 필요한 스트레스 정도에 따라 선택될 수 있다.
도 15a, 도 15b, 및 도 16b를 참조하면, 도 16a의 결과물을 어닐링하여, 도 16a의 예비 층간 절연막(717)을 층간 절연막(719)으로 전환할 수 있다.
전술한 바와 같이, 상기 어닐링 공정에 의하여 도 16a의 층간 절연막(717)은 산화 반응하여 층간 절연막(719)으로 전환될 수 있다. 상기 어닐링 공정이 수행되는 동안 예비 층간 절연막(717)은 상기 분산질(715)이 산화하여 부피가 팽창할 수 있다. 즉, 상기 어닐링 공정이 수행되는 동안 층간 절연막(717)의 내부에서는 인장 스트레스(TS)가 발생할 수 있다. 이에 따라, 상기 층간 절연막(719)에 의해 덮여있는 상기 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)은 인장 스트레스를 받게 되고, 상기 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)의 너비(D707’W)는 어닐링 공정 전의 도 16a에서의 너비(D707W)보다 감소할 수 있다. 이에 따라, 후속하여 형성되는 게이트 구조물(DG2, DG3)의 문턱 전압 감소를 방지할 수 있다.
상기 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)은 공통적으로 더미 게이트 절연층(D703) 및 더미 게이트 전극층(D705)를 포함하는 더미 게이트 구조물(D707)을 가질 수 있다. 상기 어닐링 공정 후에는, 상기 제1 내지 제4 더미 게이트 구조물(DG1 내지 DG4)은 공통적으로 너비가 좁아진 더미 게이트 절연층(D703') 및 더미 게이트 전극층(D705')를 포함하는 더미 게이트 구조물(D707')을 가질 수 있다.
도 15a, 도 15b, 및 도 16c를 참조하면, 도 16b의 상기 제1 및 제4 더미 게이트 구조물(DG1, DG4)의 상면을 노출시키는 마스크 패턴(723)을 형성할 수 있다. 상기 마스크 패턴(723)에 의해 노출된 상기 제1 및 제4 더미 게이트 구조물(DG1, DG4)을 제거하여 기판(701)의 상면을 노출시키는 개구부(OP)를 형성할 수 있다.
도 15a, 도 15b, 및 도 16d를 참조하면, 개구부(OP)의 내측벽 및 마스크 패턴(723)의 내측벽을 덮는 라이너(725)를 형성할 수 있다. 상기 라이너(725)는 실리콘 질화막 또는 실리콘 산질화막일 수 있으나, 이에 한정되는 것은 아니다.
도 15a, 도 15b, 및 도 16e를 참조하면, 상기 라이너(725)가 형성된 마스크 패턴(723)을 식각 마스크로 하여 상기 예비 층간 절연막(719) 및 상기 기판(701)을 식각하여 소자 분리 트렌치(OP)를 형성할 수 있다.
도 15a, 도 15b, 및 도 16f를 참조하면, 상기 소자 분리 트렌치(OP)를 절연성 물질로 채워 소자 분리 구조물(731)을 형성할 수 있다. 상기 소자 분리 구조물(731)은 상기 기판(701)에서부터 상기 층간 절연막(719)을 관통하여 형성될 수 있다. 상기 소자 분리 구조물(731)을 이루는 물질은 도 3c를 참조하여 설명한 예비 제1 층간 절연막(111a)이 형성되는 물질일 수 있다. 일부 실시예들에서, 상기 소자 분리 구조물(731)을 이루는 물질은 상기 층간 절연막(719)의 분산매와 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 소자 분리 구조물(731)은 제1 층(727) 및 제2 층(729)을 포함하는 다중층으로 형성될 수 있다. 상기 제1 및 제2 층(727, 729)은 절연성 물질의 갭필 특성 또는 스트레스 특성에 따라 선택될 수 있다.
도 15a, 도 15b, 및 도 16g를 참조하면, 도 16f의 결과물을 평탄화하여 상기 제2 및 제3 더미 게이트 구조물(G2, G3)의 상면을 노출시키고, 상기 제2 및 제3 더미 게이트 구조물(G2, G3)을 제거하여 개구부를 형성할 수 있다. 상기 개구부 내에 게이트 절연층(703) 및 게이트 전극층(705)을 차례로 형성하여, 게이트 구조물(707)을 형성할 수 있다.
본 발명의 기술적 사상에 따르면, 문턱 전압의 감소가 문제되는 영역에 인장 스트레스를 가지는 층간 절연막(719)을 형성할 수 있다. 이에 따라, 어닐링 공정이 수행되더라도 게이트 구조물(DG2, DG3)의 너비가 확장되는 문제를 억제하여 문턱 전압의 감소를 방지할 수 있다. 이와 동시에, 도 16a의 제1 및 제2 더미 게이트 구조물(DG1, DG2)을 이용하여 자기 정렬 방법에 의해 소자 분리 구조물(731)을 함으로써, 미세 패턴 내에서도 용이하게 소자 분리 구조를 형성할 수 있다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
도 17을 참조하면, 전자 시스템(400)은 컨트롤러(410), 입출력 장치(420, I/O), 메모리(430), 인터페이스(440) 및 버스(450)를 포함할 수 있다. 컨트롤러(410), 입출력 장치(420), 메모리(430) 및/또는 인터페이스(440)는 버스(Bus, 450)를 통하여 서로 연결될 수 있다. 버스(450)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.
컨트롤러(410)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(420)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 메모리(430)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(440)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(440)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(440)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(400)은 컨트롤러(410)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자는 메모리(430) 내에 제공되거나, 컨트롤러(410), 입출력 장치(420, I/O) 등의 일부로서 제공될 수 있다.
전자 시스템(400)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자를 포함하는 전자 시스템에 대한 블록도이다.
도 18을 참조하면, 전자 시스템(500)은 메모리 카드일 수 있다. 전자 시스템(500)은 메모리(510)와 메모리 컨트롤러(580)를 포함할 수 있다. 메모리 컨트롤러(580)는 호스트(570)와 메모리(510) 사이에서 데이터 교환을 컨트롤할 수 있다. 메모리(510) 및 메모리 컨트롤러(580)에는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 의해 형성된 반도체 소자가 포함될 수 있다.
메모리 컨트롤러(580)는 SRAM(530), 중앙 처리 장치(CPU, 520), 호스트 인터페이스(560), 에러 정정 코드(ECC, 550) 및 메모리 인터페이스(540)를 포함할 수 있다. SRAM(530)은 중앙 처리 장치(520)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(560)는 호스트(570)가 전자 시스템(500)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(550)는 메모리(510)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(540)는 메모리(510)와의 데이터 입출력을 위한 인터페이싱을 수행할 수 있다. 중앙 처리 장치(520)는 메모리 컨트롤러(580)의 데이터 교환과 관련된 전체적인 제어 동작을 수행할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
101: 기판, D107a, D107b: 제1 및 제2 더미 게이트 구조물, 107a, 107b: 제1 및 제2 게이트 구조물, 111a: 예비 제1 층간 절연막, 113: 분산매, 115: 분산질, 117: 예비 제2 층간 절연막, 119a, 119b: 제1 및 제2 층간 절연막, 121a, 121b: 제3 층간 절연막, CS: 압축 스트레스, TS: 인장 스트레스

Claims (10)

  1. 기판의 제1 및 제2 영역 상에 각각 제1 및 제2 패턴 구조물을 형성하는 단계;
    상기 제1 영역 상에 상기 제1 패턴 구조물을 덮는 예비 제1 층간 절연막을 형성하는 단계;
    상기 제2 영역 상에 상기 제2 패턴 구조물을 덮고, 제1 콜로이드를 포함하는 예비 제2 층간 절연막을 형성하는 단계;
    상기 예비 제1 및 예비 제2 층간 절연막을 어닐링하여 각각 제1 및 제2 층간 절연막으로 전환하는 단계;를 포함하고,
    상기 예비 제1 층간 절연막은 상기 제1 콜로이드와 다른 제2 콜로이드를 포함하고,
    상기 제1 콜로이드 및 상기 제2 콜로이드 각각은 분산질(dispersoid)과 이를 둘러싸는 분산매(dispersion medium)를 포함하고,
    상기 제1 콜로이드의 상기 분산매의 물질은 상기 제2 콜로이드의 상기 분산매의 물질과 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 제2 층간 절연막의 밀도는 상기 제1 층간 절연막의 밀도보다 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 및 제2 층간 절연막으로 전환하는 단계 이후에, 상기 제1 및 제2 패턴 구조물의 상면보다 낮은 상면을 갖도록 제1 및 제2 층간 절연막을 평탄화하는 단계; 및
    상기 제1 및 제2 층간 절연막의 상면, 상기 제1 및 제2 패턴 구조물의 측면을 덮는 제3 층간 절연막을 형성하는 단계;를 더 포함하고,
    상기 평탄화 결과 상기 제1 층간 절연막의 상면의 레벨과 상기 제2 층간 절연막의 상면의 레벨이 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 제1 및 제2 패턴 구조물은 복수개이고,
    상기 복수의 제1 패턴 구조물들의 제1 패턴 밀도가 상기 제2 패턴 구조물의 제2 패턴 밀도보다 높거나,
    인접한 상기 제1 패턴 구조물들 간의 제1 간격이 인접한 상기 제2 패턴 구조물들 간의 제2 간격보다 작은 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 콜로이드의 농도는 상기 제1 콜로이드보다 농도가 낮거나,
    상기 제2 콜로이드를 어닐링하여 형성되는 상기 제1 층간 절연막의 밀도가 상기 제2 층간 절연막의 밀도보다 낮은 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 제1 및 제2 패턴 구조물은 각각 제1 및 제2 더미 게이트 구조물이고,
    상기 어닐링 단계 이전에, 상기 제1 더미 게이트 구조물을 한정하는 상기 예비 제1 층간 절연막의 제1 개구부는, 상기 제2 더미 게이트 구조물을 한정하는 상기 예비 제2 층간 절연막의 제2 개구부와 동일한 형상이고,
    상기 어닐링 단계 이후에, 상기 제1 및 제2 개구부는 너비, 내측면의 경사, 형상 중 적어도 하나가 서로 달라지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 제1 및 제2 패턴 구조물은 각각 제1 및 제2 더미 게이트 구조물이고, 상기 제2 더미 게이트 구조물은 복수개이고,
    상기 어닐링 단계 이후에,
    상기 복수의 제2 더미 게이트 구조물들 중 적어도 하나를 제거하여 상기 기판을 노출시키는 개구부를 형성하는 단계;
    상기 개구부에 의해 노출된 상기 기판을 식각하여 소자 분리 트렌치를 형성하는 단계;
    상기 소자 분리 트렌치 및 상기 개구부들을 채워 소자 분리 구조물을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에서 상기 기판으로부터 돌출되는 제1 핀형 활성 영역;
    상기 제2 영역에서 상기 기판으로부터 돌출되는 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역과 교차하고, 서로로부터 제1 이격 거리로 이격되는 복수의 제1 게이트 전극들;
    상기 제1 핀형 활성 영역 상에 순차적으로 적층되고 상기 복수의 제1 게이트 전극들의 측벽을 둘러싸는 제1 하부 층간 절연막 및 제1 상부 층간 절연막;
    상기 제2 핀형 활성 영역과 교차하고, 서로로부터 제2 이격 거리로 이격되며, 상기 제2 이격 거리는 상기 제1 이격 거리보다 더 큰, 복수의 제2 게이트 전극들; 및
    상기 제2 핀형 활성 영역 상에 순차적으로 적층되고 상기 복수의 제2 게이트 전극들의 측벽을 둘러싸는 제2 하부 층간 절연막 및 제2 상부 층간 절연막을 포함하고,
    상기 제1 하부 층간 절연막은 제1 물질을 포함하고, 상기 제2 하부 층간 절연막은 상기 제1 물질과 다른 제2 물질을 포함하며,
    상기 제1 하부 층간 절연막의 상면은 상기 제2 하부 층간 절연막의 상면과 동일한 레벨에 배치되는 것을 특징으로 하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 복수의 제1 게이트 전극들의 바닥면을 기준으로 한 상기 제1 하부 층간 절연막의 제1 높이는 상기 복수의 제2 게이트 전극들의 바닥면을 기준으로 한 상기 제2 하부 층간 절연막의 제2 높이와 동일한 것을 특징으로 하는 반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 하부 층간 절연막은 상기 복수의 제1 게이트 전극들의 상기 측벽의 하측 상에 배치되고,
    상기 제1 상부 층간 절연막은 상기 복수의 제1 게이트 전극들의 상기 측벽의 상측 상에 배치되고,
    상기 제2 하부 층간 절연막은 상기 복수의 제2 게이트 전극들의 상기 측벽의 하측 상에 배치되고,
    상기 제2 상부 층간 절연막은 상기 복수의 제2 게이트 전극들의 상기 측벽의 상측 상에 배치되는 것을 특징으로 하는 반도체 소자.
KR1020160067745A 2016-05-31 2016-05-31 반도체 소자의 제조 방법 KR102443696B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160067745A KR102443696B1 (ko) 2016-05-31 2016-05-31 반도체 소자의 제조 방법
US15/589,169 US10381265B2 (en) 2016-05-31 2017-05-08 Method of manufacturing semiconductor device with interlayer insulating layers
US16/454,860 US11004732B2 (en) 2016-05-31 2019-06-27 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160067745A KR102443696B1 (ko) 2016-05-31 2016-05-31 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20170135590A KR20170135590A (ko) 2017-12-08
KR102443696B1 true KR102443696B1 (ko) 2022-09-15

Family

ID=60420524

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160067745A KR102443696B1 (ko) 2016-05-31 2016-05-31 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (2) US10381265B2 (ko)
KR (1) KR102443696B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153668B2 (en) 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
US10020401B2 (en) * 2016-11-29 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for straining a transistor gate through interlayer dielectric (ILD) doping schemes
US20190058044A1 (en) * 2017-08-21 2019-02-21 International Business Machines Corporation Fin-type fet with low source or drain contact resistance
US10490458B2 (en) 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039703A (ja) 2002-06-28 2004-02-05 Tdk Corp 電磁波吸収シートおよびその製造方法
JP2008091904A (ja) 2006-09-30 2008-04-17 Samsung Electronics Co Ltd 誘電薄膜組成物、これを用いた金属酸化物誘電薄膜およびその製造方法
US20130208337A1 (en) 2012-02-09 2013-08-15 Samsung Display Co., Ltd. Electrowetting display device and manufacturing method thereof
US20160109286A1 (en) 2013-06-04 2016-04-21 Denso Corporation Vibration detector

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254596A (ja) 1994-03-16 1995-10-03 Fujitsu Ltd 半導体装置の製造方法
JPH11233565A (ja) 1998-02-10 1999-08-27 Matsushita Electron Corp テープキャリアパッケージ半導体装置
US6674134B2 (en) 1998-10-15 2004-01-06 International Business Machines Corporation Structure and method for dual gate oxidation for CMOS technology
KR100326813B1 (ko) 1999-12-30 2002-03-04 박종섭 반도체소자의 층간절연막 형성방법
US6437234B1 (en) 2000-07-27 2002-08-20 Kyocera Corporation Photoelectric conversion device and manufacturing method thereof
KR100649817B1 (ko) 2000-07-31 2006-11-24 주식회사 하이닉스반도체 반도체소자의 제조방법
US6396122B1 (en) 2000-09-08 2002-05-28 Newport Fab, Llc Method for fabricating on-chip inductors and related structure
JP3515507B2 (ja) 2000-09-29 2004-04-05 株式会社東芝 トランジスタおよびその製造方法
JP2004018778A (ja) 2002-06-19 2004-01-22 Fujitsu Ltd 絶縁膜形成用塗布液とそれを用いた半導体装置
US6967172B2 (en) 2002-07-03 2005-11-22 Honeywell International Inc. Colloidal silica composite films for premetal dielectric applications
JP2006216793A (ja) 2005-02-03 2006-08-17 Seiko Epson Corp 絶縁膜、絶縁膜の形成方法、半導体素子、電子デバイスおよび電子機器
US7521763B2 (en) 2007-01-03 2009-04-21 International Business Machines Corporation Dual stress STI
JP2008305871A (ja) 2007-06-05 2008-12-18 Spansion Llc 半導体装置およびその製造方法
US9356120B2 (en) 2013-12-31 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate transistor and method for tuning metal gate profile
JP6281137B2 (ja) 2014-02-28 2018-02-21 株式会社Ｊｏｌｅｄ トランジスタの製造方法および表示装置の製造方法
US9105742B1 (en) 2014-03-27 2015-08-11 International Business Machines Corporation Dual epitaxial process including spacer adjustment
KR102017611B1 (ko) * 2014-04-04 2019-09-04 삼성전자주식회사 반도체 장치 및 그 제조방법
CN203934267U (zh) * 2014-07-10 2014-11-05 讯凯国际股份有限公司 整合散热鳍片及风扇扇叶的散热器
US9659827B2 (en) * 2014-07-21 2017-05-23 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices by forming source/drain regions before gate electrode separation
KR102320820B1 (ko) * 2015-02-24 2021-11-02 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
KR102399027B1 (ko) * 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
KR102480002B1 (ko) * 2015-09-23 2022-12-22 삼성전자주식회사 반도체 소자 및 그 제조방법, 그리고 패턴 형성 방법
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US9871042B2 (en) * 2015-12-03 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor device having fin-type patterns
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004039703A (ja) 2002-06-28 2004-02-05 Tdk Corp 電磁波吸収シートおよびその製造方法
JP2008091904A (ja) 2006-09-30 2008-04-17 Samsung Electronics Co Ltd 誘電薄膜組成物、これを用いた金属酸化物誘電薄膜およびその製造方法
US20130208337A1 (en) 2012-02-09 2013-08-15 Samsung Display Co., Ltd. Electrowetting display device and manufacturing method thereof
US20160109286A1 (en) 2013-06-04 2016-04-21 Denso Corporation Vibration detector

Also Published As

Publication number Publication date
US11004732B2 (en) 2021-05-11
US10381265B2 (en) 2019-08-13
US20190318961A1 (en) 2019-10-17
KR20170135590A (ko) 2017-12-08
US20170345712A1 (en) 2017-11-30

Similar Documents

Publication Publication Date Title
US10256342B2 (en) Methods of manufacturing fin field effect transistors (FinFETs) comprising reduced gate thicknesses overlying deep trenches
US10074572B2 (en) Integrated circuit devices and methods of manufacturing the same
US9818748B2 (en) Semiconductor device and fabricating method thereof
US10192973B2 (en) Methods of forming semiconductor devices including trench walls having multiple slopes
US9305921B2 (en) Semiconductor device
KR102460718B1 (ko) 집적회로 소자
KR102426666B1 (ko) 집적회로 장치 및 이의 제조 방법
KR102342079B1 (ko) 반도체 장치 제조 방법
KR102216511B1 (ko) 반도체 소자
US10115797B2 (en) Finfet semiconductor device and method of manufacturing the same
US9679965B1 (en) Semiconductor device having a gate all around structure and a method for fabricating the same
US9590073B2 (en) Methods of fabricating semiconductor devices
KR102443696B1 (ko) 반도체 소자의 제조 방법
US10056375B2 (en) Semiconductor device and method for fabricating the same
US9397179B1 (en) Semiconductor device
CN106298877B (zh) 半导体器件及其制造方法
CN106683987B (zh) 半导体器件及其制造方法
US10672890B2 (en) Integrated circuit device

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right