CN106298877B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法如下。第一鳍型图案设置在衬底上。第一场绝缘薄膜邻近于第一鳍型图案的侧壁。第二场绝缘薄膜邻近于第一场绝缘薄膜的侧壁。第一场绝缘薄膜介于第一鳍型图案与第二场绝缘薄膜之间。第二场绝缘薄膜包括第一区和第二区。第一区更靠近第一场绝缘薄膜的侧壁。从第二场绝缘薄膜的底部至第二区的上表面的高度大于从第二场绝缘薄膜的底部至第一区的上表面的高度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求于2015年6月25日提交至韩国知识产权局的韩国专利申请No.10-2015-0090290的优先权，该申请的全部公开内容以引用方式并入本文中。
技术领域
本发明构思涉及一种半导体器件及其制造方法。
背景技术
已经提出了多栅极晶体管。多栅极晶体管易于在保证晶体管性能的同时缩小。在不增加多栅极晶体管的栅极长度的前提下，可提高电流控制能力，并且可抑制短沟道效应(SCE)。
发明内容
根据本发明构思的示例性实施例，提供一种半导体器件如下。第一鳍型图案设置在衬底上。第一场绝缘薄膜邻近于第一鳍型图案的侧壁。第二场绝缘薄膜邻近于第一场绝缘薄膜的侧壁。第一场绝缘薄膜介于第一鳍型图案与第二场绝缘薄膜之间。第二场绝缘薄膜包括第一区和第二区。第一区更靠近第一场绝缘薄膜的侧壁。从第二场绝缘薄膜的底部至第二区的上表面的高度大于从第二场绝缘薄膜的底部至第一区的上表面的高度。
根据本发明构思的示例性实施例，提供一种半导体器件如下。第一鳍型图案和第二鳍型图案彼此间隔开。第一沟槽设置在第一鳍型图案与第二鳍型图案之间。具有凹进的第一场绝缘薄膜设置在第一沟槽中。第二场绝缘薄膜设置在所述凹进中。
根据本发明构思的示例性实施例，提供一种半导体器件如下。第一沟槽设置在衬底中。第一场绝缘薄膜设置在第一沟槽中。第二沟槽穿透第一场绝缘薄膜。第二沟槽的底表面低于第一沟槽的底表面。第二场绝缘薄膜设置在第二沟槽中。凹进形成在第二场绝缘薄膜之中。第三场绝缘薄膜设置在所述凹进中。第三场绝缘薄膜的上表面高于第二场绝缘薄膜的上表面的最上部。
根据本发明构思的示例性实施例，提供一种制造半导体器件的方法如下。形成第一沟槽和鳍型图案，所述鳍型图案邻近于第一沟槽。第一场绝缘薄膜填充第一沟槽。通过部分刻蚀第一场绝缘薄膜来在第一沟槽中形成第二沟槽。第二沟槽的底表面低于第一沟槽的底表面。第二场绝缘薄膜形成在第二沟槽中。同时刻蚀第一场绝缘薄膜和第二场绝缘薄膜，以部分暴露所述鳍型图案。在同时刻蚀所述第一场绝缘薄膜和所述第二场绝缘薄膜之后，由于刻蚀选择性的差异而将所述第二场绝缘薄膜的上表面形成为高于所述第一场绝缘薄膜。
根据本发明构思的示例性实施例，提供一种制造半导体器件的方法如下。在衬底上形成第一鳍型有源图案和第二鳍型有源图案。在所述第一鳍型有源图案和所述第二鳍型有源图案之间的第一区中形成第一初始场绝缘薄膜、第二初始场绝缘薄膜和第三初始场绝缘薄膜。第一初始场绝缘薄膜、第二初始场绝缘薄膜和第三初始场绝缘薄膜的上表面与所述第一鳍型有源图案和所述第二鳍型有源图案的上表面彼此实质上共面。第三初始场绝缘薄膜介于第一初始场绝缘薄膜和第二初始场绝缘薄膜之间。第三初始场绝缘薄膜的底表面低于第一初始场绝缘薄膜和第二初始场绝缘薄膜的底表面。对第三初始场绝缘薄膜以第一刻蚀速度执行第一刻蚀工艺，以形成第三场绝缘薄膜。第三场绝缘薄膜的上表面低于第一鳍型有源图案和第二鳍型有源图案的上表面。对第一初始场绝缘薄膜和第二初始场绝缘薄膜以第二刻蚀速度执行第二刻蚀工艺，以形成第一场绝缘薄膜和第二场绝缘薄膜，从而使得第一场绝缘薄膜和第二场绝缘薄膜的上表面低于第三场绝缘薄膜的上表面，第一刻蚀工艺和第二刻蚀工艺同时进行，并且第一刻蚀速度小于第二刻蚀速度。
附图说明
通过参照附图详细描述示例性实施例，本发明构思的这些和其它特征将变得更加清楚，在附图中：
图1是根据本发明构思的示例性实施例的半导体器件的布局图；
图2是沿图1的线A-A'截取的剖面图；
图3是沿图1的线B-B'截取的剖面图；
图4是沿图1的线C-C'截取的剖面图；
图5是根据本发明构思的示例性实施例的半导体器件的剖面图；
图6和图7是根据本发明构思的示例性实施例的半导体器件的剖面图；
图8是根据本发明构思的示例性实施例的半导体器件的剖面图；
图9是根据本发明构思的示例性实施例的半导体器件的剖面图；
图10是根据本发明构思的示例性实施例的半导体器件的剖面图；
图11是包括根据本发明构思的示例性实施例的半导体器件的系统芯片(SoC)系统的框图；
图12是包括根据本发明构思的示例性实施例的半导体器件的电子系统的框图；
图13至图15示出了包括根据本发明构思的示例性实施例的半导体器件的示例性半导体系统；
图16至图19示出了制造根据本发明构思的示例性实施例的半导体器件的方法；
图20和图21示出了制造根据本发明构思的示例性实施例的半导体器件的方法；以及
图22示出了制造根据本发明构思的示例性实施例的半导体器件的方法。
虽然没有示出一些截面图的对应平面图和/或透视图，但是本文所示器件结构的截面图提供了对于沿着将会在平面图中示出的两个不同方向和/或将会在透视图中示出的三个不同方向扩展的多个器件结构的支持。所述两个不同方向可以彼此正交，也可以非正交。所述三个不同方向可包括可以与所述两个不同方向正交的第三方向。所述多个器件结构可集成在同一个电子器件中。例如，当在截面图中示出器件结构(例如，存储器单元结构或晶体管结构)时，电子器件可包括多个所述器件结构(例如，存储器单元结构或晶体管结构)，如该电子器件的平面图所示。所述多个器件结构可按照阵列和/或二维图案进行布置。
具体实施方式
下文中，将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可以按照不同的形式实施，并且不应理解为限于本文阐述的实施例。在附图中，为了清楚起见，会放大层和区域的厚度。还应该理解，当一个元件被称作“位于”另一元件或衬底“上”时，所述一个元件可直接位于所述另一元件或衬底上，或者也可存在中间层。还应当理解，当一个元件被称作“耦接至”或“连接至”至另一个元件时，所述一个元件可以直接耦接或连接至所述另一个元件，或者也可存在中间元件。相同的附图标记在说明书和附图中始终指代相同的元件。
下面，将参照图1至图4描述根据示例性实施例的半导体器件。
图1是根据示例性实施例的半导体器件1的布局图，图2是沿图1的线A-A'截取的剖面图。图3是沿图1的线B-B'截取的剖面图，图4是沿图1的线C-C'截取的剖面图。
参照图1至图4，半导体器件1可包括第一鳍型图案F1至第四鳍型图案F4、第一浅沟槽ST1至第四浅沟槽ST4、深沟槽DT、第一场绝缘薄膜120、第二场绝缘薄膜130以及第一栅电极210。
第一鳍型图案F1至第四鳍型图案F4可分别在第一方向X1上延伸。第一鳍型图案F1至第四鳍型图案F4可在第二方向Y1上彼此间隔开。第三浅沟槽ST3可形成在第一鳍型图案F1与第二鳍型图案F2(或110)之间。第一浅沟槽ST1、第二浅沟槽ST2和深沟槽DT可形成在第二鳍型图案F2(或110)与第三鳍型图案F3之间。第四浅沟槽ST4可形成在第三鳍型图案F3与第四鳍型图案F4之间。
第一鳍型图案F1和第二鳍型图案F2(或110)可形成在衬底100的第一有源区ACT1中。第三鳍型图案F3和第四鳍型图案F4可形成在衬底100的第二有源区ACT2中。
如图1所示，可提供在其中部具有深沟槽DT的双鳍结构，但是示例性实施例不限于此。因此，可在深沟槽DT的两侧上形成单鳍结构，或者仅有一侧可为单鳍结构。此外，可形成具有多个鳍的多鳍结构来替代双鳍结构。
例如，衬底100可为硅衬底、体硅或绝缘体上硅(SOI)。在示例性实施例中，例如，衬底100可包括诸如锗的半导体材料，或者诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体材料。在示例性实施例中，衬底100可为其上形成有外延层的基部衬底。
在示例性实施例中，IV-IV族化合物半导体可为包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或多种的二元化合物或三元化合物。在示例性实施例中，所述二元或三元化合物的IV-IV族化合物半导体可掺杂有IV族元素。
在示例性实施例中，III-V族化合物半导体可为二元化合物、三元化合物或四元化合物，其可含包括铝(Al)、镓(Ga)或铟(In)在内的III族元素和包括磷(P)、砷(As)或锑(Sb)在内的V族元素。
为了便于描述，假设第一鳍型图案F1至第四鳍型图案F4为包含硅的硅鳍型有源图案。
如图1所示，第一鳍型图案F1至第四鳍型图案F4可为矩形，但是本发明构思不限于此。矩形的第一鳍型图案F1至第四鳍型图案F4可包括在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。
第二鳍型图案110可包括第一部分110-1和第二部分110-2。第二鳍型图案110的第二部分110-2可在第一方向X1上设置在第二鳍型图案110的第一部分110-1的两侧。
第二鳍型图案110可包括位于两侧的第一侧表面和第二侧表面，其在第二方向Y1上彼此相对。第一浅沟槽ST1可与第二鳍型图案110的第一侧表面接触，第三浅沟槽ST3可与第二鳍型图案110的第二侧表面接触。例如，第二鳍型图案110可由第一浅沟槽ST1和第三浅沟槽ST3限定。
第一浅沟槽ST1可形成为与第二鳍型图案110的第一侧表面接触。例如，第一浅沟槽ST1的底表面可为衬底100的上表面，第一浅沟槽ST1的一个侧表面可为第二鳍型图案110的第一侧表面。第一场绝缘薄膜的第一部分120a可形成在第一浅沟槽ST1中。第一场绝缘薄膜的第三部分120c可形成在第三浅沟槽ST3中。
第三浅沟槽ST3可形成为与第二鳍型图案110的第二侧表面接触。例如，第三浅沟槽ST3的底表面可为衬底100的上表面，第三浅沟槽ST3的一个侧表面可为第二鳍型图案110的第二侧表面。此外，第三浅沟槽ST3的另一个侧表面可为第一鳍型图案F1的一个侧表面。
第一浅沟槽ST1可与第二鳍型图案110接触，并且还可接触深沟槽DT。也就是说，第一浅沟槽ST1可在与接触第二鳍型图案110的那侧相对的一侧接触深沟槽DT。
第三鳍型图案F3可包括位于两侧的第一侧表面和第二侧表面，其在第二方向Y1上彼此相对。第三鳍型图案F3的第一侧表面可面向为第二鳍型图案F2(或110)的第一侧表面。第二浅沟槽ST2可与第三鳍型图案F3的第一侧表面接触，第四浅沟槽ST4可与第三鳍型图案F3的第二侧表面接触。例如，第三鳍型图案F3可由第二浅沟槽ST2和第四浅沟槽ST4限定。
第二浅沟槽ST2可形成为与第三鳍型图案F3的第一侧表面接触。例如，第二浅沟槽ST2的底表面可为衬底100的上表面，第二浅沟槽ST2的一个侧表面可为第三鳍型图案F3的第一侧表面。第一场绝缘薄膜的第二部分120b可形成在第二浅沟槽ST2中。第一场绝缘薄膜的第四部分120d可形成在第四浅沟槽ST4中。
第四浅沟槽ST4可形成为与第三鳍型图案F3的第二侧表面接触。例如，第四浅沟槽ST4的底表面可为衬底100的上表面，第四浅沟槽ST4的一个侧表面可为第三鳍型图案F3的第二侧表面。此外，第四浅沟槽ST4的另一个侧表面可为第四鳍型图案F4的一个侧表面。
第二浅沟槽ST2可与第三鳍型图案F3接触，并且还可接触深沟槽DT。例如，第二浅沟槽ST2可在与接触第三鳍型图案F3的那侧相对的一侧接触深沟槽DT。例如，第一浅沟槽ST1和第二浅沟槽ST2可形成在深沟槽DT的两侧上。
深沟槽DT可与第一浅沟槽ST1和第二浅沟槽ST2接触。深沟槽DT的底表面可与第一浅沟槽ST1和第二浅沟槽ST2的底表面连接。第一浅沟槽ST1和第二浅沟槽ST2的底表面可各自高于深沟槽DT的底表面。因此，在深沟槽DT的底表面与第一浅沟槽ST1和第二浅沟槽ST2的底表面之间可形成台阶部分。
因此，第一浅沟槽ST1和第三浅沟槽ST3可限定第二鳍型图案110，第二浅沟槽ST2和第四浅沟槽ST4可限定第三鳍型图案F3。深沟槽DT可限定第一有源区ACT1和第二有源区ACT2。例如，第一有源区ACT1和第二有源区ACT2可关于深沟槽DT彼此分开。第二场绝缘薄膜130可形成在深沟槽DT中。
第一沟槽T1可由第二鳍型图案F2(或110)的第一侧表面和第三鳍型图案F3的第一侧表面限定。第一场绝缘薄膜120可形成在第一沟槽T1中。此外，第二沟槽T2可穿透第一沟槽T1，从而使得第二沟槽T2的底表面低于第一沟槽T1的底表面。第二沟槽T2可填充有第二场绝缘薄膜130。因此，第一沟槽T1可填充有第一场绝缘薄膜120和第二场绝缘薄膜130。此时，第一场绝缘薄膜120可在第二方向Y1上接触第一沟槽T1的内侧表面，但是可不接触第二场绝缘薄膜130。第一场绝缘薄膜120可接触第二场绝缘薄膜130的两侧。
第一场绝缘薄膜120可形成在衬底100上，并且围绕第一鳍型图案F1至第四鳍型图案F4设置。第一场绝缘薄膜120可形成为部分围绕第一鳍型图案F1至第四鳍型图案F4，并且第一鳍型图案F1至第四鳍型图案F4的一部分可向上突出高于第一场绝缘薄膜120的上表面。例如，第一场绝缘薄膜120可部分填充第一浅沟槽ST1至第四浅沟槽ST4。
例如，第一场绝缘薄膜120可为氧化物层、氮化物层、氮氧化物层或其多层组合。此外，第一场绝缘薄膜120可包括聚硅氮烷(PSZ)、未掺杂的硅玻璃(USG)或高密度等离子体沉积(HDP)氧化物。本发明构思不限于此。
第二场绝缘薄膜130可形成在衬底100上并且设置在深沟槽DT中。第一鳍型图案F1至第四鳍型图案F4的一部分可向上突出高于第二场绝缘薄膜130的上表面。例如，第二场绝缘薄膜130的上表面可形成为低于第一鳍型图案F1至第四鳍型图案F4的上表面。
第二场绝缘薄膜130可包括第一区130-1和第二区130-2。第一区130-1可与第一场绝缘薄膜120接触。第一区130-1可位于第一场绝缘薄膜120与第二区130-2之间。第一区130-1可与第二区130-2一起填充深沟槽DT。
第二区130-2可形成为距第二鳍型图案F2(或110)和第三鳍型图案F3的距离比第一区130-1距第二鳍型图案F2(或110)和第三鳍型图案F3的距离更远。第二区130-2可与第一区130-1具有一体化结构。第二区130-2可与第一区130-1一起填充深沟槽DT。
例如，第二场绝缘薄膜130可为氧化物层、氮化物层、氮氧化物层或其多层组合。在示例性实施例中，例如，第二场绝缘薄膜130可包括氧化硅、氮化硅、氮氧化硅或者介电常数比氧化硅更小的低k介电材料。例如，低k介电材料可包括：可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的四乙基原硅酸盐(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合，但是本发明构思不限于此。
第二场绝缘薄膜130的第一区130-1的上表面可低于第二区130-2的上表面。第二场绝缘薄膜130的第一区130-1的上表面可高于第一场绝缘薄膜120的上表面。例如，第二场绝缘薄膜130的第二区130-2的上表面可高于第一场绝缘薄膜120的上表面。第二场绝缘薄膜130的第一区130-1和第二区130-2的上表面的高度可低于第一鳍型图案F1至第四鳍型图案F4的高度。
第一场绝缘薄膜120的第一部分120a的下表面可与第一浅沟槽ST1的底表面接触，第二场绝缘薄膜130的下表面可与深沟槽DT的底表面接触。因此，第一场绝缘薄膜120的下表面可高于第二场绝缘薄膜130的下表面。
第一栅电极210可形成为在第二方向Y1上延伸并且与第一鳍型图案F1至第四鳍型图案F4交叉。第一栅电极210可设置在第一鳍型图案F1至第四鳍型图案F4上，并且设置在第一场绝缘薄膜120和第二场绝缘薄膜130上。第一栅电极120可形成在第二鳍型图案110的第一部分110-1上。
第一栅电极210可形成在第一鳍型图案F1至第四鳍型图案F4上，并且形成在第一场绝缘薄膜120和第二场绝缘薄膜130上。第一栅电极210可形成为部分围绕第一鳍型图案F1至第四鳍型图案F4的侧表面并且围绕第一鳍型图案F1至第四鳍型图案F4的上表面。第一栅电极210的底表面可沿着第一鳍型图案F1至第四鳍型图案F4、第一场绝缘薄膜120和第二场绝缘薄膜130的轮廓形成，即，沿着第一鳍型图案F1至第四鳍型图案F4、第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的轮廓形成。
第一栅电极210的与第二场绝缘薄膜130的第二区130-2重叠的部分可具有第一厚度h1。第一栅电极210的与第二场绝缘薄膜130的第一区130-1重叠的部分可具有第二厚度h2。第一栅电极210的与第一场绝缘薄膜120重叠的部分可具有第三厚度h3。第一栅电极210的与第二鳍型图案F2(或110)重叠的部分可具有第四厚度h4。
如示出的那样，第一厚度h1小于第二厚度h2，第二厚度h2小于第三厚度h3。此外，第四厚度h4小于第一厚度h1。
第一栅电极210的上表面可通过化学机械平坦化(CMP)工艺形成为共面。因此，第一栅电极210随其下表面的轮廓而在第二方向Y1上具有不同的厚度。
第一栅电极210的第四厚度h4可小于第一厚度h1、第二厚度h2和第三厚度h3，这是由于第二鳍型图案110的上表面的高度大于第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的高度。
第一栅电极210的第一厚度h1可小于第二厚度h2和第三厚度h3，这是由于第二场绝缘薄膜130的第二区130-2的上表面高于第二场绝缘薄膜130的第一区130-1的上表面，并且高于第一场绝缘薄膜120的上表面。
栅绝缘薄膜211和212可形成在第一鳍型图案F1至第四鳍型图案F4与第一栅电极210之间。栅绝缘薄膜211和212可包括界面层211和高k介电绝缘薄膜212。
可通过对第二鳍型图案110进行部分氧化来形成界面层211。界面层211可沿着第二鳍型图案110的向上突出高于第一场绝缘薄膜120和第二场绝缘薄膜130上表面的轮廓而形成。在示例性实施例中，第二鳍型图案110是含硅的硅鳍型图案，界面层211可包括氧化硅层。
在示例性实施例中，界面层211可沿着第一场绝缘薄膜120和第二场绝缘薄膜130的上表面形成。在示例性实施例中，可根据形成界面层211的方法，沿着第一场绝缘薄膜120和第二场绝缘薄膜130的上表面形成界面层211。例如，可通过诸如化学气相沉积(CVD)工艺的沉积工艺来共形地形成界面层211。
此外，即使在其中第一场绝缘薄膜120和第二场绝缘薄膜130包括氧化硅的示例中，如果第一场绝缘薄膜120和第二场绝缘薄膜130中包括的氧化硅与界面层211中包括的氧化硅的物理属性之间存在差异，则界面层211可沿着第一场绝缘薄膜120和第二场绝缘薄膜130的上表面形成。
高k介电绝缘薄膜212可形成在界面层211与第一栅电极210之间。高k介电绝缘薄膜212可沿着第二鳍型图案110的向上突出高于第一场绝缘薄膜120和第二场绝缘薄膜130上表面的轮廓而形成。此外，高k介电绝缘薄膜212可形成在第一栅电极210与第一场绝缘薄膜120和第二场绝缘薄膜130之间。
例如，高k介电绝缘薄膜212可包括氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物、或铅锌铌酸盐，并且本发明构思不限于此。
可在第一栅电极210的侧壁上设置在第二方向Y1上延伸的栅极间隔件215。例如，栅极间隔件215可包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)或其组合。
源极/漏极115可形成在第一栅电极210的两侧，并且位于第二鳍型图案110上。
例如，源极/漏极115可形成在第二鳍型图案110的第二部分110-2上。
源极/漏极115可由外延层115e(其通过外延形成)形成。在示例性实施例中，源极/漏极115可为抬高的源极/漏极。外延层115e可填充形成在第二鳍型图案110的第二部分110-2中的凹进110r。
外延层115e的外周可具有各种形状。例如，外延层115e的外周的形状可为菱形、圆形或矩形。图4示出了菱形(或者五角形或六角形)作为示例。
在示例性实施例中，半导体器件1可为P型金属氧化物半导体(PMOS)晶体管，源极/漏极115可包括压应力材料。例如，压应力材料可为晶格常数高于Si的SiGe。例如，压应力材料可通过对第二鳍型图案110施加压应力来增加沟道区内的载流子的迁移率。
在示例性实施例中，半导体器件1可为N型金属氧化物半导体(NMOS)晶体管，源极/漏极115可包括拉应力材料。例如，第二鳍型图案110为硅，拉应力材料可包括晶格常数小于硅的SiC。例如，拉应力材料可通过对第二鳍型图案110施加拉应力来增加沟道区内的载流子的迁移率。
层间绝缘薄膜190可覆盖第二鳍型图案110、源极/漏极115和第一栅电极210。层间绝缘薄膜190可形成在第一场绝缘薄膜120和第二场绝缘薄膜130上。
例如，层间绝缘薄膜190可包括氧化硅、氮化硅、氮氧化硅或者介电常数比氧化硅更小的低k介电材料。例如，低k介电材料可包括：可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的硅玻璃(USG)、硼硅玻璃(BSG)、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的四乙基原硅酸盐(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合，但是本发明构思不限于此。
第一场绝缘薄膜120的材料的刻蚀速度可高于第二场绝缘薄膜130的材料的刻蚀速度。这种情况下，对第一场绝缘薄膜120和第二场绝缘薄膜130同时执行的刻蚀工艺可形成第一场绝缘薄膜120与第二场绝缘薄膜130的不同高度。例如，第二场绝缘薄膜130可形成为具有比第一场绝缘薄膜120的上表面更高的上表面。
随着第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的高度的增加，第一栅电极210的下表面可具有相对增加的高度。也就是说，由于第一栅电极210的厚度或体积减小，因此其有效电容将减小，从而进一步提升了半导体器件1的交流(AC)性能和可靠性。也就是说，第一栅电极210和源极/漏极115可具有提升的AC性能。
下面，将参照图1和图5描述根据示例性实施例的半导体器件2。将省略或尽可能简化上文中关于半导体器件1的那些描述。
图5是根据示例性实施例的半导体器件的剖面图。图5是沿图1的线B-B'截取的剖面图。
参照图5，半导体器件2可包括衬垫112。
衬垫112可形成在第一浅沟槽ST1至第四浅沟槽ST4之中。衬垫112可沿着第一浅沟槽ST1至第四浅沟槽ST4的底表面和侧表面共形地形成。在示例性实施例中，衬垫112可仅仅部分形成在第一浅沟槽ST1至第四浅沟槽ST4的侧表面上。第一场绝缘薄膜120可部分填充第一浅沟槽ST1至第四浅沟槽ST4，衬垫112可形成在第一场绝缘薄膜120与衬底100之间。衬垫112无需形成在第一鳍型图案F1至第四鳍型图案F4的突出高于第一场绝缘薄膜120的侧表面上。
下面，将参照图1、图6和图7描述根据示例性实施例的半导体器件3。将省略或尽可能简化上文中关于半导体器件1和2的那些描述。
图6和图7是根据示例性实施例的半导体器件的剖面图。图6是沿图1的线B-B'截取的剖面图，图7是图6的被圈出的区域D的放大图。
参照图6和图7，半导体器件3可包括第二场绝缘薄膜130和第三场绝缘薄膜140。
第三场绝缘薄膜140可部分填充深沟槽DT。第三场绝缘薄膜140可与深沟槽DT的底表面和侧表面接触。可在深沟槽DT的底表面和侧表面上共形地形成第三场绝缘薄膜140。
第三场绝缘薄膜140可包括凹进R。凹进R可形成在第三场绝缘薄膜140上。凹进R的侧表面可为第三场绝缘薄膜140，凹进R的底表面也可为第三场绝缘薄膜140。
第二场绝缘薄膜130可填充凹进R。第二场绝缘薄膜130和第一场绝缘薄膜120可以彼此间隔开。第三场绝缘薄膜140可形成在第二场绝缘薄膜130与第一场绝缘薄膜120之间。
第三场绝缘薄膜140的上表面的最上部可高于第一场绝缘薄膜120的上表面，并且低于第二场绝缘薄膜130的上表面。第三场绝缘薄膜140的材料的刻蚀速度可高于第二场绝缘薄膜130的刻蚀速度。第三场绝缘薄膜140的材料的刻蚀速度可等于或低于第一场绝缘薄膜120的刻蚀速度。
第三场绝缘薄膜140可包括与第一场绝缘薄膜120的材料相同的材料。例如，第三场绝缘薄膜140可包括聚硅氮烷(PSZ)、未掺杂的硅玻璃(USG)或高密度等离子体沉积(HDP)氧化物，并且本发明构思不限于此。
第一栅电极210的与第三场绝缘薄膜140重叠的部分可具有第五厚度h5。第五厚度h5可比第一厚度h1、第二厚度h2和第四厚度h4更厚。第五厚度h5可比第三厚度h3更薄。这可归因于第三场绝缘薄膜140的上表面的高度与第二鳍型图案F2(或110)、第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的高度之间的关系。
如图6所示，凹进R的底表面可形成为高于第一浅沟槽ST1和第二浅沟槽ST2的底表面。本发明构思不限于此。可设置凹进R的深度，以使得第二场绝缘薄膜130可完全填充凹进R，而不会在第二场绝缘薄膜130与第三场绝缘薄膜140之间形成气隙。例如，凹进R的深度可随第二场绝缘薄膜130的间隙填充能力而变化。
第二场绝缘薄膜130可具有比第一场绝缘薄膜120更小的间隙填充能力。如果深沟槽DT中仅形成有第二场绝缘薄膜130，则在深沟槽DT中可形成气隙，从而会使半导体器件3的性能和可靠性下降。因此，可在深沟槽DT中首先形成第三场绝缘薄膜140，然后第二场绝缘薄膜130可填充深沟槽DT的剩余空间。
通过这种方式，第三场绝缘薄膜140可完全填充深沟槽DT的内部空间，并且第二场绝缘薄膜130的上表面可形成得较高，从而使得第一栅电极210的厚度减小。因此，栅电极与源极/漏极之间的电容可减小，并且可填充深沟槽DT的内部而不产生气隙。
第三场绝缘薄膜140的上表面的最上部(即，暴露出的(即，未被第二场绝缘薄膜130覆盖的)第三场绝缘薄膜140的上表面)在第二方向Y1上可具有预定宽度“a”。如果第三场绝缘薄膜140的宽度大于宽度“a”，则第二场绝缘薄膜130的面积会减小，因而会使得第二场绝缘薄膜130的上表面的增高的高度的电容减小效应下降。如果第三场绝缘薄膜140的宽度小于宽度“a”，则会在第二场绝缘薄膜130与第三场绝缘薄膜140之间形成气隙。例如，第一栅电极210或栅绝缘薄膜211和212不是必须共形地形成。因此，可设置预定宽度“a”以使得凹进R被完全填充而没有使电容减小效应下降。例如，宽度“a”可小于约30nm。
下面，将参照图1和图8描述根据示例性实施例的半导体器件4。将省略或尽可能简化上文中关于半导体器件1至3的那些描述。
图8是根据示例性实施例的半导体器件4的剖面图。图8是沿图1的线B-B'截取的剖面图。
参照图8，半导体器件4可包括设置在凹进R中的第三场绝缘薄膜140，第三场绝缘薄膜140的上侧壁与第一场绝缘薄膜120接触，第三场绝缘薄膜140的下侧壁与第一场绝缘薄膜120间隔开。
因此，形成在凹进R中的第二场绝缘薄膜130的侧表面的一部分可与第一场绝缘薄膜120接触，第二场绝缘薄膜130的侧表面的其它部分可与第三场绝缘薄膜140接触。第三场绝缘薄膜140的上表面可被第二场绝缘薄膜130完全覆盖且无需暴露出来。
这种情况下，第二场绝缘薄膜130可形成为填充位于第一场绝缘薄膜120的第一部分120a与第二部分120b之间的深沟槽DT。此时，由于第二场绝缘薄膜130的上表面形成为高于第一场绝缘薄膜120的上表面，因此第一栅电极210的电容会减小，并且半导体器件4的AC性能会提升。
此外，由于第三场绝缘薄膜140的上表面完全被第二场绝缘薄膜130覆盖，因此可在后续工艺中防止第三场绝缘薄膜140与第一栅电极210之间的气隙的产生。因此，半导体器件4可具有提高的性能。
下面，将参照图1和图9描述根据示例性实施例的半导体器件5。将省略或尽可能简化上文中关于半导体器件1至4的那些描述。
图9是根据示例性实施例的半导体器件5的剖面图。图9是沿图1的线B-B'截取的剖面图。
参照图9，半导体器件5可包括凹进R，其侧壁与第一场绝缘薄膜120接触。
形成在凹进R中的第二场绝缘薄膜130的侧表面可与第一场绝缘薄膜120接触。第三场绝缘薄膜140的上表面可被第二场绝缘薄膜130完全覆盖且无需暴露出来。
深沟槽DT的侧壁可包括第一区I和第二区II。第一区I可与第二场绝缘薄膜130接触，第二区II可与第三场绝缘薄膜140接触。第一区I可位于第二区II上。
第二场绝缘薄膜130可填充深沟槽DT的与其侧壁的第一区I对应的设置在第一场绝缘薄膜120的第一部分120a与第二部分120b之间的部分。第二场绝缘薄膜130的上表面形成得较高，因此第一栅电极210的电容可减小，并且可提高半导体器件5的AC性能。
此外，由于第三场绝缘薄膜140的上表面完全被第二场绝缘薄膜130覆盖，因此可在后续工艺中防止气隙的产生。因此，半导体器件5可具有提高的性能。
下面，将参照图1和图10描述根据示例性实施例的半导体器件6。将省略或尽可能简化上文中关于半导体器件1至5的那些描述。
图10是根据示例性实施例的半导体器件6的剖面图。图10是沿图1的线B-B'截取的剖面图。
参照图10，半导体器件6可包括由第二场绝缘薄膜130的上表面和第三场绝缘薄膜140的上表面形成的弯曲的上表面。
第一场绝缘薄膜120的上表面可低于第三场绝缘薄膜140的上表面。第一场绝缘薄膜120的上表面可为碗形。例如，第一场绝缘薄膜120的上表面可包括这样一部分，其低于第一场绝缘薄膜120的上表面与第二鳍型图案F2(或110)之间的接触部分。
第三场绝缘薄膜140的上表面的最上部可高于第一场绝缘薄膜120的上表面，并且低于第二场绝缘薄膜130的上表面。第三场绝缘薄膜140的最上部可位于第三场绝缘薄膜140的暴露出的上表面上。例如，未被第二场绝缘薄膜130覆盖的上表面可包括第三场绝缘薄膜140的上表面的最上部。第三场绝缘薄膜140的暴露出的上表面可高于第一场绝缘薄膜120的上表面，并且低于第二场绝缘薄膜130的上表面。
第二场绝缘薄膜130可为凸形。第二场绝缘薄膜130的上表面的最上部可形成为高于第二场绝缘薄膜130与第三场绝缘薄膜140交会的部分的高度。如示出的那样，第二场绝缘薄膜130与第三场绝缘薄膜140可在第二方向Y1上交会于两个部分，第二场绝缘薄膜130的最上部可位于这两个部分之间。
图11是包括根据示例性实施例的半导体器件的SoC系统1000的框图。
参照图11，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。
应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。
CPU 1010可执行驱动SoC系统1000所必需的算法操作。在示例性实施例中，CPU1010可配置在包括多个核的多核环境上。
多媒体系统1020可用于执行针对SoC系统1000的多种多媒体功能。多媒体系统1020可包括三维(3D)引擎模块、视频编解码器、显示系统、相机系统或后处理器。
总线1030可用于CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间的交换数据通信。在一些示例性实施例中，总线1030可具有多层结构。具体地，总线1030的示例可为多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)，并且本发明构思不限于此。
存储器系统1040可提供应用处理器1001连接至外部存储器(例如，DRAM 1060)并执行高速操作所必需的环境。在一些示例性实施例中，存储器系统1040还可包括独立的控制器(例如，DRAM控制器)以控制外部存储器(例如，DRAM 1060)。
外围电路1050可提供SoC系统1000与外部装置(例如，主板)无缝连接所必需的环境。因此，外围电路1050可包括多种不同的接口，以允许对连接至SoC系统1000的外部装置的兼容性操作。
DRAM 1060可用作对应用处理器1001操作所必需的操作存储器。在一些示例性实施例中，如示出的那样，DRAM 1060可布置在应用处理器1001之外。具体地，DRAM 1060可与应用处理器1001一起封装在封装件层叠(PoP)类型中。
SoC系统1000的上述部件中的至少一个可包括根据本发明构思的示例性实施例的半导体器件。
图12是包括根据示例性实施例的半导体器件的电子系统的框图。
参照图12，电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此耦接。总线1150对应于传输数据的路径。
控制器1110可包括微处理器、数字信号处理器、微控制器以及能够执行与上述元件类似的功能的逻辑器件中的至少一个。I/O装置1120可包括键区、键盘或显示装置。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发射至通信网络或从通信网络接收数据的功能。接口1140可为有线或无线的。例如，接口1140可包括天线或有线/无线收发器。
虽然并未示出，但是电子系统1100可额外包括诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的操作存储器，其配置为增强控制器1110的操作。
根据本发明构思的示例性实施例制造的半导体器件可设置在存储器装置1130、控制器1110或I/O装置1120中。
电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、记忆卡或者可在无线环境中发送和/或接收数据的几乎所有电子产品。
图13至图15示出了包括根据示例性实施例的半导体器件的示例性半导体系统。
图13示出了平板PC 1200，图14示出了笔记本计算机1300，图15示出了智能手机1400。根据上述示例性实施例，所述半导体器件可用于这些装置中，即，用于平板PC 1200、笔记本计算机1300或智能手机1400中。
根据示例性实施例的半导体器件可应用于本文未示出的集成电路装置。
例如，示例性半导体系统无需限于上文示例出的平板PC 1200、笔记本计算机1300和智能手机1400。
在示例性实施例中，半导体系统可包括计算机、超移动PC(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、无线手机、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器或数字视频播放器。
下面，将参照图3和图16至图19描述制造根据示例性实施例的半导体器件的方法。图16至图19是示出制造根据示例性实施例的半导体器件的方法的剖面图。在以下描述中，为了简明起见，将省略或尽可能简化上文中关于半导体器件1至6的那些描述。
参照图16，在衬底100上形成鳍型图案F和浅沟槽ST。可形成多个鳍型图案F和多个浅沟槽ST。鳍型图案F可由浅沟槽ST限定，浅沟槽ST可由鳍型图案F限定。例如，鳍型图案F的侧表面可为浅沟槽ST的侧壁。鳍型图案F的高度可与浅沟槽ST的深度实质上相同。各鳍型图案F可以均匀的间距彼此间隔开。各浅沟槽ST也可以均匀的间距彼此间隔开。
第一场绝缘薄膜120可填充浅沟槽ST。第一场绝缘薄膜120可完全填充浅沟槽ST。鳍型图案F的上表面和第一场绝缘薄膜120的上表面可形成为彼此共面。术语“共面的表面”是指这样的表面，其通过平坦化工艺而制成为平面，并且可包括微小的台阶部分的存在。
接下来，在第一场绝缘薄膜120和鳍型图案F上形成掩模层M。掩模层M可均匀地形成在第一场绝缘薄膜120和鳍型图案F上。
参照图17，通过刻蚀掩模层M、鳍型图案F和第一场绝缘薄膜120来形成深沟槽DT。
深沟槽DT可形成得比浅沟槽ST更深。可通过深沟槽DT部分地去除鳍型图案F。可通过深沟槽DT完全去除第一场绝缘薄膜120的一部分，同时可部分地去除第一场绝缘薄膜120的其它部分。然而，本发明构思不限于此。
深沟槽DT可包括如所示的倾斜侧壁，其具有向下减小的宽度。然而，本发明构思不限于此。
参照图18，形成第二初始场绝缘薄膜130P1。第二初始场绝缘薄膜130P1可填充深沟槽DT。第二初始场绝缘薄膜130P1可形成在掩模层M上。可在稍后刻蚀第二初始场绝缘薄膜130P1以使其成为第二场绝缘薄膜130。
参照图19，去除第二初始场绝缘薄膜130P1的一部分以及掩模层M。通过部分去除，可对第二初始场绝缘薄膜130P1进行平坦化以使其成为第二平坦化场绝缘薄膜130P2。
第二平坦化场绝缘薄膜130P2的上表面可与第一场绝缘薄膜120的上表面和鳍型图案F的上表面实质上共面。可对第二平坦化场绝缘薄膜130P2进行刻蚀，从而可形成第二场绝缘薄膜130，例如如图3所示。
返回参照图3，可对第二平坦化场绝缘薄膜130P2和第一场绝缘薄膜120进行刻蚀，从而形成第二场绝缘薄膜130。这些刻蚀工艺可同时进行。例如，可同时刻蚀第一场绝缘薄膜120和第二平坦化场绝缘薄膜130P2。第二平坦化场绝缘薄膜130P2具有比第一场绝缘薄膜120的刻蚀速度更低的刻蚀速度。因此，第二场绝缘薄膜130的上表面可高于第一场绝缘薄膜120的上表面。
随后可在第一场绝缘薄膜120与第二场绝缘薄膜130上形成栅绝缘薄膜211和212。随后可在栅绝缘薄膜211和212上形成第一栅电极210。第一栅电极210的厚度可随第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的轮廓变化。因此，第一栅电极210的厚度可由于第二场绝缘薄膜130的上表面(其形成得高于第一场绝缘薄膜120的上表面)而减小。因此，第一栅电极210与源极/漏极115(例如，如图2所示)之间的寄生电容可减小。
下面，将参照图1、图2、图6、图16、图17、图20和图21描述制造根据示例性实施例的半导体器件的方法。图20和图21示出了制造根据示例性实施例的半导体器件的方法。在以下描述中，为了简明起见，将省略或尽可能简化上文中关于半导体器件1至6的那些描述。
参照图20，形成第三初始场绝缘薄膜140P1和第二初始场绝缘薄膜130P1。
第三初始场绝缘薄膜140P1可部分填充深沟槽DT。可沿着深沟槽DT的侧表面和底表面共形地形成第三初始场绝缘薄膜140P1。第三初始场绝缘薄膜140P1可具有形成在上表面上的凹进。第二初始场绝缘薄膜130P1可形成在所述凹进中。第三初始场绝缘薄膜140P1可形成在掩模层M上。可在稍后刻蚀第三初始场绝缘薄膜140P1以使其成为第三场绝缘薄膜140。
第二初始场绝缘薄膜130P1可完全填充深沟槽DT。例如，第二初始场绝缘薄膜130P1可填充所述凹进。第二初始场绝缘薄膜130P1可形成在第三初始场绝缘薄膜140P1上。可在稍后刻蚀第二初始场绝缘薄膜130P1以使其成为第二场绝缘薄膜130。
在示例性实施例中，第二初始场绝缘薄膜130P1和第三初始场绝缘薄膜140P1分别由氮化硅和氧化硅形成。
参照图21，去除第二初始场绝缘薄膜130P1的一部分、第三初始场绝缘薄膜140P1的一部分以及掩模层M。通过部分去除，第三初始场绝缘薄膜140P1可成为第三平坦化场绝缘薄膜140P2。通过部分去除，第二初始场绝缘薄膜130P1可成为第二平坦化场绝缘薄膜130P2。
第三平坦化场绝缘薄膜140P2的上表面和第二平坦化场绝缘薄膜130P2的上表面可与第一场绝缘薄膜120的上表面和鳍型图案F的上表面实质上共面。术语“共面”可包括微小的台阶部分的存在。可在稍后刻蚀第二平坦化场绝缘薄膜130P2以使其成为第二场绝缘薄膜130，并且可在稍后刻蚀第三平坦化场绝缘薄膜140P2以使其成为第三场绝缘薄膜140。
返回参照图6，可对第三平坦化场绝缘薄膜140P2、第二平坦化场绝缘薄膜130P2和第一场绝缘薄膜120进行刻蚀，从而形成第三场绝缘薄膜140和第二场绝缘薄膜130。这些刻蚀工艺可同时进行。例如，可同时刻蚀第三平坦化场绝缘薄膜140P2、第一场绝缘薄膜120和第二平坦化场绝缘薄膜130P2。第三场绝缘薄膜140可具有比第一场绝缘薄膜120的刻蚀速度更低的刻蚀速度。因此，第三场绝缘薄膜140的上表面可高于第一场绝缘薄膜120的上表面。此外，第二场绝缘薄膜130可具有比第三场绝缘薄膜140的刻蚀速度更低的刻蚀速度。因此，第二场绝缘薄膜130的上表面可高于第三场绝缘薄膜140的上表面。
随后可在第三场绝缘薄膜140、第一场绝缘薄膜120与第二场绝缘薄膜130上形成栅绝缘薄膜211和212。随后可在栅绝缘薄膜211和212上形成第一栅电极210。第一栅电极210的厚度可沿着第二方向Y1随第三场绝缘薄膜140、第一场绝缘薄膜120和第二场绝缘薄膜130的上表面的轮廓变化。因此，第一栅电极210的厚度可由于第三场绝缘薄膜140的上表面和第二场绝缘薄膜130的上表面(它们形成得高于第一场绝缘薄膜120的上表面)而减小。因此，第一栅电极210与源极/漏极115之间的寄生电容可减小。
下面，将参照图1、图2、图6、图16、图17、图21和图22描述制造根据示例性实施例的半导体器件的方法。图22示出了制造根据示例性实施例的半导体器件的方法。在以下描述中，为了简明起见，将省略或尽可能简化上文中关于半导体器件1至6和上述制造半导体器件的方法进行的那些描述。
因此，将省略参照图16和图17示意和描述的那些工艺的冗余描述。
参照图22，形成了第三初始场绝缘薄膜140P1、第二初始场绝缘薄膜130P1和第三虚设场绝缘薄膜142。
第三初始场绝缘薄膜140P1可部分填充深沟槽DT。可沿着深沟槽DT的侧表面和底表面共形地形成第三初始场绝缘薄膜140P1。第三初始场绝缘薄膜140P1可具有形成在上表面上的凹进。第二初始场绝缘薄膜130P1可形成在所述凹进中。第三初始场绝缘薄膜140P1可仅仅部分形成在深沟槽DT的侧表面上。可在稍后刻蚀第三初始场绝缘薄膜140P1以使其成为第三场绝缘薄膜140。
第二初始场绝缘薄膜130P1可部分地填充深沟槽DT。例如，第二初始场绝缘薄膜130P1可填充所述凹进。第二初始场绝缘薄膜130P1可形成在第三初始场绝缘薄膜140P1上。可在稍后刻蚀第二初始场绝缘薄膜130P1以使其成为第二场绝缘薄膜130。第二初始场绝缘薄膜130P1的上表面可形成为高于第三初始场绝缘薄膜140P1的上表面。然而，本发明构思不限于此。
第二初始场绝缘薄膜130P1的上表面可形成为高于鳍型图案F。例如，第二初始场绝缘薄膜130P1的上表面与鳍型图案F的上表面之间的高度差G可为约50nm或更小，这是由于在同时刻蚀第二初始场绝缘薄膜130P1和第三初始场绝缘薄膜140P1之后，第二场绝缘薄膜130的上表面必须低于鳍型图案F的上表面。
然而，本发明构思不限于此。例如，第二初始场绝缘薄膜130P1的上表面可形成为低于或齐平于鳍型图案F的上表面。
第三虚设场绝缘薄膜142可形成在第二初始场绝缘薄膜130P1与第三初始场绝缘薄膜140P1之间。第三虚设场绝缘薄膜142可完全填充深沟槽DT。第三虚设场绝缘薄膜142还可共形地形成在掩模层M上。第三虚设场绝缘薄膜142和第三初始场绝缘薄膜140P1可由实质上相同的材料形成。因此，虽然在本文示出了第三虚设场绝缘薄膜142与第三初始场绝缘薄膜140P1之间的界面，但是在示例性实施例中，该界面不是必须存在。
第三虚设场绝缘薄膜142的形成可有利于在后续平坦化工艺中形成第三场绝缘薄膜140、第一场绝缘薄膜120和第二场绝缘薄膜130的共面的上表面。
随后以如上文所述的相同方式执行根据图21和图6的后续工艺。
虽然已经参照本发明构思的示例性示例实施例示出和描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的修改。

Claims (17)

1.一种半导体器件，包括：
第一鳍型图案，其设置在衬底上；
第一场绝缘薄膜，其邻近于所述第一鳍型图案的侧壁；以及
第二场绝缘薄膜，其邻近于所述第一场绝缘薄膜的侧壁，
其中所述第一场绝缘薄膜介于所述第一鳍型图案与所述第二场绝缘薄膜之间，
其中所述第二场绝缘薄膜包括第一区和第二区，所述第一区更靠近所述第一场绝缘薄膜的侧壁，
其中从所述第二场绝缘薄膜的底部至所述第二区的上表面的高度大于从所述第二场绝缘薄膜的底部至所述第一区的上表面的高度，
其中，所述第二场绝缘薄膜包括第一绝缘薄膜和第二绝缘薄膜，所述第二绝缘薄膜位于所述第一绝缘薄膜下，并且
其中，所述第一场绝缘薄膜的下表面高于所述第二绝缘薄膜的下表面，并且所述第一绝缘薄膜的下表面高于所述第一场绝缘薄膜的下表面。
2.根据权利要求1所述的半导体器件，
其中所述第二绝缘薄膜包括容纳所述第一绝缘薄膜的凹进。
3.根据权利要求2所述的半导体器件，
其中所述第二绝缘薄膜的上表面的最上部高于所述第一场绝缘薄膜的上表面。
4.根据权利要求2所述的半导体器件，
其中所述第二绝缘薄膜的上表面的最上部低于所述第一绝缘薄膜的上表面，并且
其中所述第二绝缘薄膜的上表面的最上部介于所述第一场绝缘薄膜的上表面与所述第一绝缘薄膜的上表面之间。
5.根据权利要求1所述的半导体器件，
其中所述第二绝缘薄膜与所述第一场绝缘薄膜接触，并且所述第一绝缘薄膜与所述第一场绝缘薄膜间隔开。
6.根据权利要求1所述的半导体器件，
其中所述第一场绝缘薄膜的宽度小于所述第二场绝缘薄膜的宽度。
7.一种半导体器件，包括：
彼此间隔开的第一鳍型图案和第二鳍型图案；
第一沟槽，其设置在所述第一鳍型图案与所述第二鳍型图案之间；
第一场绝缘薄膜，其设置在所述第一沟槽中；
形成在所述第一场绝缘薄膜之中的凹进；
设置在所述凹进中的第二场绝缘薄膜；
介于所述第一鳍型图案与所述第一沟槽之间的第二沟槽，其中所述第二沟槽与所述第一鳍型图案的侧壁接触；以及
设置在所述第二沟槽中的第三场绝缘薄膜，
其中，所述第一沟槽的底表面低于所述第二沟槽的底表面，并且所述凹进的底表面高于所述第二沟槽的底表面。
8.根据权利要求7所述的半导体器件，
其中所述第一场绝缘薄膜的上表面低于所述第二场绝缘薄膜的上表面。
9.根据权利要求7所述的半导体器件，
其中第三场绝缘薄膜的侧表面和第二场绝缘薄膜的侧表面以小于30nm的距离彼此间隔开。
10.根据权利要求7所述的半导体器件，还包括：
第三沟槽，其与所述第一沟槽关于所述第一鳍型图案相对，
其中所述第三沟槽与所述第二鳍型图案的侧壁接触。
11.一种半导体器件，包括：
第一沟槽，其设置在衬底中；
第一场绝缘薄膜，其设置在所述第一沟槽中；
穿透所述第一场绝缘薄膜的第二沟槽，其中所述第二沟槽的底表面低于所述第一沟槽的底表面；
第二场绝缘薄膜，其设置在所述第二沟槽中；
形成在所述第二场绝缘薄膜之中的凹进；以及
第三场绝缘薄膜，其设置在所述凹进中，
其中所述第三场绝缘薄膜的上表面高于所述第二场绝缘薄膜的上表面的最上部，并且
其中所述凹进的底表面高于所述第一沟槽的底表面。
12.根据权利要求11所述的半导体器件，还包括：
第一鳍型图案；
第二鳍型图案，其与所述第一鳍型图案彼此间隔开，
其中所述第一沟槽介于所述第一鳍型图案与所述第二鳍型图案之间，并且
其中所述第一沟槽与所述第一鳍型图案的侧壁和所述第二鳍型图案的侧壁接触。
13.根据权利要求11所述的半导体器件，
其中所述第三场绝缘薄膜由氮化硅形成，并且所述第二场绝缘薄膜由氧化硅形成。
14.根据权利要求11所述的半导体器件，
其中所述第三场绝缘薄膜的上表面包括具有第一高度的第一区和具有第二高度的第二区，第二高度大于第一高度。
15.根据权利要求11所述的半导体器件，
其中所述第三场绝缘薄膜与所述第一场绝缘薄膜彼此接触。
16.根据权利要求11所述的半导体器件，还包括：
栅电极，其与所述第一场绝缘薄膜、所述第二场绝缘薄膜和所述第三场绝缘薄膜重叠，
其中所述栅电极包括分别设置在所述第一场绝缘薄膜、所述第二场绝缘薄膜和所述第三场绝缘薄膜上的第一部分、第二部分和第三部分，并且
其中所述第一部分、所述第二部分和所述第三部分在厚度上彼此不同。
17.根据权利要求11所述的半导体器件，
其中所述第一场绝缘薄膜和所述第二场绝缘薄膜由实质上相同的第一材料形成。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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