TW201434108A - 半導體鰭變形調變 - Google Patents

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Abstract

一種半導體製造方法，包括形成複數個溝渠由半導體基底的上表面延伸入半導體基底中，而複數個半導體帶形成於複數個溝渠之間。複數個溝渠包括第一溝渠及第二溝渠，且第二溝渠比第一溝渠寬。第一介電材料填入複數個溝渠中，其中第一溝渠大致被填滿，而第二溝渠只有部分填滿。第二介電材料形成在第一介電材料上。第二介電材料填入所述第二溝渠的上部，而且第二介電材料具有一收縮率與第一介電材料的第一收縮率不同。進行平坦化製程，以去除第二介電材料突出於半導體基底上方的部分，其中第一介電材料與第二介電材料剩餘的部分，在對應的第一溝渠及第二溝渠中，形成第一淺溝渠絕緣區域及第二淺溝渠絕緣區域。

Description

半導體鰭變形調變
本發明係關於一種半導體結構及其製造方法，特別是關於一種淺溝渠絕緣區域及鰭式場效電晶體的結構與其製造方法。
在積體電路持續縮小尺寸，且持續要求積體電路的運算速度下，電晶體需要持續縮小的尺寸中具有較高的驅動電流。因此，便發展出鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)。鰭式場效電晶體在基底的上方包括一個垂直的半導體鰭。半導體鰭用以形成源極及汲極區域，與源極/汲極間的通道區域。形成淺溝渠絕緣(Shallow Trench Isolation,STI)區域，用以定義半導體鰭。鰭式場效電晶體也包括閘極堆疊，閘極堆疊形成於半導體鰭的側壁及上表面。
由於介於半導體鰭之間溝渠的深寬比(aspect ratio)持續升高，在形成淺溝渠絕緣區域的溝渠填充製程中，具有高收縮率的材料經常被使用。此高收縮率的材料在退火時會顯著地收縮。因此造成顯著的應力施加於半導體鰭上，因此導致半導體鰭變形及斷裂。
在本說明書的實施例中，藉由一第一介電材料填入窄溝渠中，另一方面讓寬溝渠的部分未填滿，而第一介電材料的收縮，對於半導體鰭的彎曲具有較小的效果。而溝渠剩餘的部分填充以一低收縮率材料。藉此，可以形成大致上不彎曲的半導體鰭。
依據本發明的部分實施例，提出一種半導體製造方法，包括形成複數個溝渠由半導體基底的上表面延伸入半導體基底中，而複數個半導體帶形成於所述複數個溝渠之間。所述複數個溝渠包括第一溝渠及第二溝渠，且第二溝渠比第一溝渠寬。一第一介電材料填入所述複數個溝渠中，其中第一溝渠大致被填滿，而第二溝渠只有部分填滿。一第二介電材料形成在所述第一介電材料上。所述第二介電材料填入所述第二溝渠的一上部，而且所述第二介電材料具有一收縮率與所述第一介電材料的第一收縮率不同。進行一平坦化製程，以去除所述第二介電材料突出於半導體基底上方的部分，其中所述第一介電材料與所述第二介電材料剩餘的部分，在對應的所述第一溝渠及所述第二溝渠中，形成第一淺溝渠絕緣區域及第二淺溝渠絕緣區域。
依據本發明的其他實施例，提出一種半導體製造方法，包括形成複數個溝渠由半導體基底的上表面延伸入半導體基底中，而複數個半導體帶形成於所述複數個溝渠之間。所述複數個溝渠包括第一溝渠及第二溝渠，且第二溝渠比第一溝渠寬。一第一介電材料填入所述複數個溝渠中，其中第 一溝渠大致被填滿，而第二溝渠只有部分填滿。對所述第一介電材料進行一退火步驟。所述第一退火步驟後，形成一第二介電材料於所述第一介電材料上，其中所述第二介電材料填滿所述第二溝渠。進行一平坦化製程，以去除所述第二介電材料突出於半導體基底上方的部分，其中所述第一介電材料與所述第二介電材料剩餘的部分，形成淺溝渠絕緣區域。
依據本發明的另外其他實施例，提出一種積體電路結構，包括一半導體基底，一第一及一第二半導體帶位於半導體基底上，以及一第一淺溝渠絕緣區域位於所述第一半導體帶及所述第二半導體帶之間，且接觸所述第一半導體帶及所述第二半導體帶。所述第一淺溝渠絕緣區域包括一第一介電區域。一第二淺溝渠絕緣區域位於所述半導體基底上。所述第二淺溝渠絕緣區域包括一第二介電區域，及一第三介電區域，所述第三介電區域被所述第二介電區域所環繞。所述第三介電區域更位於所述第二介電區域底部的上方。所述第一介電區域與所述第二介電區域以一相同介電材料形成。所述第淺溝渠絕緣區域不包含與所述第三介電區域相同材質的介電區域。
20‧‧‧半導體基底
34‧‧‧襯氧化層
100‧‧‧半導體晶圓
36，38‧‧‧介電區域，介電材料
22‧‧‧墊層
H1，H2，H3‧‧‧高度
24‧‧‧罩幕層
37，44‧‧‧退火步驟
26‧‧‧光阻
40，40A，40B‧‧‧淺溝渠絕緣區域
30，30A，30B‧‧‧半導體帶
42‧‧‧半導體鰭
31A，31B‧‧‧半導體帶群組
48‧‧‧閘極介電層
32，32A，32B‧‧‧溝渠
50‧‧‧閘極電極
S1，S2，S3‧‧‧間距
52‧‧‧鰭式場效電晶體
為了能更完整了解實施例及其優點，後續之發明說明將伴隨相關圖示說明，參考之圖例如下：
第1圖至第11圖係繪示依據本發明的部分代表性實施例，鰭式場效電晶體與半導體鰭的製造方法，其中間階段的剖面圖。
以下之揭示將以複數個實施例討論如後。然而，這些實施例提出許多可以運用的觀念，且相當有價值，其各種不同變化具體描述於對應之下文中。這些具體實施例僅為舉例，並不用以限制本發明的揭露範圍。
本發明提出一種淺溝渠絕緣區域及鰭式場效電晶體的結構與其製造方法。根據各種代表性實施例，此淺溝渠絕緣區域與鰭式場效電晶體的製造方法之中間階段舉例於後，各種不同實施例亦討論於後。後述各圖式及列舉實施例中，類似之標號用以標示相似之元件。
請參照第1圖，提供一半導體基底20，半導體基底20為半導體晶圓100的一部份。在部分實施例中，半導體基底20包括結晶矽。其他經常被使用的材料，例如：碳，鍺，鎵，硼，砷，氮，銦，磷，及/或其他類似材料，亦可以包含於矽基底20中。半導體基底20可以是整塊半導體型基底或者是絕緣層上有半導體型基底。
墊層22及罩幕層24可以形成於半導體基底20上。墊層22可以是一薄膜層，包括形成氧化矽，舉例來說，氧化矽係藉由一熱氧化程序製成。墊層22係作為半導體基底20與罩幕層24間的黏著層。墊層22也可以作為在蝕刻罩幕層24時的蝕刻終止層。在部分實施例中，罩幕層24以氮化矽製成，例如利用低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition,LPCVD)的方法製成。在其他實施例中，罩幕層24也以藉由矽的熱氮化處理，電漿強化化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition,PECVD)，或電漿陽極氮 化處理製成。罩幕層24用來作為後續微影製程的硬罩幕。光阻26形成於罩幕層24上，並接著進行顯影。
請參照第2圖，罩幕層24及墊層22係藉由光阻26進行蝕刻，並暴露出下方的半導體基底20。暴露出的半導體基底20接著被蝕刻，以形成溝渠32(包括32A及32B)。在相鄰的溝渠32之間的半導體基底20部分形成半導體帶30(包括30A及30B)。溝渠32也可以是帶狀(當以晶圓100的上視圖觀之)，且彼此平行。蝕刻半導體基底20後，移除光阻26(如第1圖所示)。接下來，可以進行一清潔步驟，以去除半導體基底20的自然生成氧化物(native oxide)。例如，可以利用氫氟酸進行清潔步驟。
溝渠32包括溝渠32A及32B，其中溝渠32B的橫向尺寸不同於溝渠32A的橫向尺寸。部分的半導體帶30可以配置得十分緊密，用以形成同一鰭式場效電晶體的多個半導體鰭。舉例來說，半導體帶30A彼此配置得十分緊密，而半導體帶30B也彼此配置得十分緊密。綜觀說明書，半導體帶30A係由圖示中半導體帶群組31A所組成，而半導體帶30B係由圖示中半導體帶群組31B所組成。半導體帶30A彼此間的內間距S1(亦即溝渠32A的橫向尺寸)可以小於約30奈米，或者根據部分實施例，可以更小於約20奈米。然而，很重要的是，綜觀說明書中所提及的各種數值均只是舉例而已，也可以變更為其他數值。半導體帶群組31A及半導體帶群組31B間的內間距S2(亦即溝渠32B的橫向尺寸)可以大於約80奈米，或者根據部分實施例，更可以大於約300奈米。根據部 分實施例，S2/S1的比例可以大於約10。
如第3圖所示，根據部分實施例，襯氧化層34(liner oxide)形成於溝渠32中及半導體帶30的側壁上。襯氧化層34可以是一個共形層(conformal layer)，其水平部分及垂直部分的厚度彼此十分接近。襯氧化層34可以是一熱氧化層(例如氧化矽)，具有厚度介於約10Å與約40Å之間。在部分實施例中，襯氧化層34係藉由晶圓100置於一含有氧的環境中氧化而形成，例如，經由局部矽氧化製程(Local Oxidation of Silicon,LOCOS)來達成，其中包含氧氣以作為製程氣體。在其他實施例中，襯氧化層34可以利用臨場蒸氣產生技術(In-Situ Steam Generation,ISSG)製成，以水蒸氣或氫與氧的的混和氣體，對半導體帶30進行氧化。臨場蒸氣產生氧化製程，可以在一高溫下進行。在另外的其他實施例中，襯氧化層34也可以利用沉積的技術製成，例如選擇區域化學氣相沉積(Selective Area Chemical Vapor Deposition,SACVD)。襯氧化層34的形成，可以在溝渠32的角落形成圓角，此圓角可以降低後續鰭式場效電晶體的電場，因此可以改善後續積體電路的效能。在可替代的實施例中，襯氧化層34的形成可以略過。
第4圖繪示介電區域36的形成。介電區域36幾乎整個填滿溝渠32A(如第3圖)。另一方面，溝渠32B的底部也填入介電區域36，而溝渠32B的頂部則維持未填入的狀態。填入的可以選自旋轉流動式化學氣相沉積(Flowable Chemical Vapor Deposition,FCVD)或其他類似技術。介電區域36可以包括高流動性材質，其中高流動性材質傾向填入窄溝渠32A 達到一個較高的高度甚於寬溝渠32B。在部分實施例中，在溝渠32A中部分介電區域36的上表面，與半導體帶30的上表面大致等高，或者溝渠32A中部分介電區域36的上表面比半導體帶30的上表面高些。填充於溝渠32A中的介電區域36部分的高度H1，可以大於半導體帶30高度H3的70%,甚至大於半導體帶30高度H3的90%。另一方面，填充於溝渠32B中的介電區域36部分的高度H2，可以小於半導體帶30高度H3的50%，甚至小於半導體帶30高度H3的30%。高度H1可以是填充於溝渠32A中的介電區域36部分的最低點高度，而高度H2可以是相對填充於溝渠32B中的介電區域36部分的最低點高度。
在部分實施例中，介電區域36包括旋轉塗佈玻璃，旋轉塗佈玻璃可以包括Si-O-N-H。在替代的實施例中，介電區域36包括流動性氧化物，流動性氧化物包括：Si-O-N-H，Si-C-O-N-H，或者類似材質。高流動性材質傾向(但非必然)具有一高收縮率。因此，在熱固化，退火，及/或凝固製程中，介電區域36可能具有高收縮率。在部分實施例中，介電區域36具有收縮率大於約10%，或者介於約10%到約30%之間。在其他實施例中，在熱固化，退火，及/或凝固製程中，介電材料36具有低收縮率，舉例來說，小於約10%，或者小於約5%。
請參照第5圖，在晶圓100上進行一退火步驟(如箭號37所示)。經由退火，介電材料36得以固化。在替代的實施例中，介電材料36藉由獨立於退火步驟外的熱處理製 程，加以固化。在部分實施例中，進行退火的溫度介於約500℃到1200℃之間，然而也可以使用其他溫度。退火步驟可以持續一段時間，舉例來說，介於約30分鐘到約120分鐘之間。由於退火的步驟，導致介電材料36可能會收縮，且半導體帶30之間的間距會縮減至S3，可能比間距S1(如第2圖)還小，例如小約3%到約6%。第5圖繪示由於介電材料36的收縮，同一半導體帶群組31A(及31B)中的半導體帶30會輕微彎曲向對應半導體帶群組的中央。由於寬溝渠32B僅為部分填滿，因此與假設溝渠32B填滿的情況相比，半導體帶30彎曲的程度會明顯地沒那麼嚴重。此外，由於寬溝渠32B並未填滿，在溝渠32B中介電區域36的收縮率所造成的拉力，也會小了許多。同時，在相同半導體帶群組31A及31B中的半導體帶30會向內彎曲朝向對應半導體帶群組的中央，而不會向外彎曲。
在部分實施例中，依據退火步驟前，介電區域36所包含的材質，且依據退火步驟的製程條件，在退火後，介電區域36可能包括矽，氮，氧及氫原子。
接著，參照第6圖，溝渠32剩餘的部分，以一介電材料填滿，以形成介電區域38。介電區域38的上表面高於召募層24的上表面。介電區域38可以由一材料製成，而此材料具有的收縮率低於介電區域36的收縮率。在部分代表性實施例中，介電區域38在退火，及/或凝固製程中的收縮率可以介於約1%到約5%。介電區域38可以在形成時就是不可流動的(即在退火或熱固化之前)，然而依據部分替代的實施例，介 電區域38也可以是可流動的。介電區域38可以包括氧化矽，及其他介電材料，例如氮化矽，碳化矽或其他類似材質，也可以運用。在部分實施例中，介電區域38係利用高深寬比製程(High Aspect-Ratio Process,HARP)，高密度電漿化學氣相沉積(High-Density Plasma CVD,HDPCVD)或其他類似製程形成。在介電區域38的沉積製程中，對應的製程氣體可以包括正矽酸乙酯(TEOS)，及臭氧(O3，ozone)。介電區域36及38退火後，可以形成一相同材質或者形成不同材質。
接著進行一平坦化製程，比如化學機械研磨(Chemical Mechanical Polish,CMP)，如第7圖所示淺溝渠絕緣區域40因此形成。淺溝渠絕緣區域40包括殘留之襯氧化層34，介電層36及介電區域38。經過化學機械研磨製程後，介電層36及介電區域38可能包括複數個分離不連續的部分請參照下文中對應的介電區域36及介電區域38。罩幕層24用以作為化學機械研磨製程的研磨終止層，因此罩幕層24的頂面大致與介電區域38的頂面及介電區域36的頂面等高。此外，襯氧化層34形成分離不連續的部分，請參照後文之襯氧化層34。
第8圖繪示晶圓10的退火製程，其中退火以箭號44表示。在部分實施例中，退火步驟包括一濕式退火步驟，利用臨場蒸氣產生技術(ISSG)進行，在此步驟中產生水蒸氣，並且經由墊氧化層22，罩幕層24及淺溝渠絕緣區域40趨入達到半導體帶30。退火步驟的進行溫度可以介於約800℃與約1050℃之間。臨場蒸氣產生技術(ISSG)步驟持續的時間可 以介於約一分鐘至約20分鐘之間。在替代的實施例中，氧化步驟可以藉由一乾式退火方法來進行，其中製程氣體可以包括一含氧氣體，比如氧，氫，氮及其他類似氣體，而製程溫度可以介於約200℃與約700℃之間。乾式退火製程持續時間可以介於約30分鐘到約120分鐘之間。在另外的實施例中，退火步驟包括濕式退火步驟再接續乾式退火步驟。
由於退火的關係，半導體帶30的頂部及側壁均被氧化。所生成的氧化物未繪示於圖示中，因為這些氧化物與襯氧化層具有相同的氧化物。生成氧化物的體積大於半導體帶30被氧化部分的體積。於是，相較於氧化前，半導體帶30與生成氧化物的總體積，擴大超過原半導體帶30的體積。因此，如第5圖所示，在退火步驟中，介電材料36的收縮及介電材料38的收縮部分得到了補償。如第8圖所示，原本彎曲的半導體帶30因此被拉直。根據部分實施例，退火步驟的製程條件，例如退火時間，晶圓100的溫度等是可以調整的，所以藉由第9圖的退火步驟，退火步驟導致的材料膨脹大致上補償了介電區域36及38的收縮，因此半導體帶30可以具有垂直的外型。此外，在退火步驟中，介電區域36及38的品質得以改善，介電區域36與介電區域38間的差異會被降低，因此淺溝渠絕緣區域40可以呈現如均質區域(homogenous regions)。
第9圖繪示罩幕層24的移除。罩幕層24如果以氮化矽製成，可以利用熱磷酸的濕式步驟移除。接著，如第9圖所示的結構係藉由凹陷淺溝渠絕緣區域40的方法，用以形 成半導體鰭。墊氧化層22也被移除。如第10圖所示，藉由一蝕刻步驟，淺溝渠絕緣區域40形成凹陷。請參照第10圖，部分半導體帶30突出超過殘留淺溝渠絕緣區域40的頂面，而變成半導體鰭42。淺溝渠絕緣區域40的凹陷步驟可以利用一乾式蝕刻製程，或一濕式蝕刻製程來進行。在部分實施例中，係利用乾式蝕刻方法，以進行淺溝渠絕緣區域40的凹陷步驟，其中乾式蝕刻的製程氣體包括氨與氫氟酸。在替代的實施例中，係利用濕式蝕刻方法，以進行淺溝渠絕緣區域40的凹陷步驟，其中蝕刻溶液包括三氟化氮及氫氟酸。在另外的實施中，淺溝渠絕緣區域40的凹陷步驟，係利用稀釋的氫氟酸溶液進行，其中氫氟酸的濃度低於約1%。
第11圖繪示由第10圖之結構形成鰭式場效電晶體52。依據部分代表性實施例，閘極介電層48形成且覆蓋於半導體鰭42的頂面與側壁。閘極介電層48可以藉由一熱氧化製程形成，所以閘極介電層48可以包括熱氧化矽。可替代地，閘極介電層48可以藉由一沉積步驟形成，並可以包括高介電常數(k)的介電材料。接著，閘極電極50形成在閘極介電層48上。在部分實施例中，每一閘極電極50覆蓋多個半導體鰭42，而這些半導體鰭42屬於半導體帶群組31A及31B的其中之一，而且每一形成的鰭式場效電晶體52包括一個以上的半導體鰭42。鰭式場效電晶體52其餘的元件包括：源極與汲極區域，及源極與汲極矽化物(未繪示)，並依序形成。這些相關元件的形成方法為此技術領域者所熟習，因此在此不再贅述。閘極介電層48及閘極電極50的形成方法可以藉由一前 閘極(gate first)方式，或後閘極(gate last)方式進行。至於前閘極方式，或後閘極方式的詳細內容，在此亦不贅述。
如第11圖所示，有二種淺溝渠絕緣區域40。淺溝渠絕緣區域40A位於閘極電極50下方，且淺溝渠絕緣區域40A包括介電區域36，而不包括介電區域38。淺溝渠絕緣區域40B比淺溝渠絕緣區域40A寬，而淺溝渠區域40B隔開鰭式場效電晶體，且淺溝渠區域40B同時包括介電區域36及38。在淺溝渠絕緣區域40B中，介電區域36及38可以由相同材質構成，或者也可以由不同材質製成。在淺溝渠絕緣區域40B其中之一，介電區域38係由介電區域36所環繞，且介電區域38更在介電區域36的底部之上。依據材質之不同，介電區域36及介電區域38可能有或可能沒有可以分辨的分界面。
雖然本發明之實施例及優點已詳細揭露如上，在不脫離本發明後附申請專利範圍所以定義實施例之精神和範圍內，當可作各種之更動與潤飾。此外，說明書所揭露的內容，並非用以限定本發明的範圍在特定的實施例，包括製程、裝置、製造與物質，裝置，方法及步驟之組合。熟習此技藝者，藉由本說明書之揭露，並根據本說明書，得以利用現存或未來發展可得之製程、裝置、製造與物質，裝置，方法及步驟之組合，以達成與說明書中描述的對應實施例大致相同之功能與結果。因此，後附之申請專利範圍所界定的範圍包含這些製程、裝置、製造與物質，裝置，方法及步驟之組合。此外，每一申請專利範圍構成一獨立實施例，且各種申請專利 範圍及實施例的組合均不脫離本說明書所揭露的範圍。
20‧‧‧半導體基底
40，40A，40B‧‧‧淺溝渠絕緣區域
30，30A，30B‧‧‧半導體帶
42‧‧‧半導體鰭
31A，31B‧‧‧半導體帶群組
48‧‧‧閘極介電層
34‧‧‧襯氧化層
50‧‧‧閘極電極
36，38‧‧‧介電區域，介電材料
52‧‧‧鰭式場效電晶體
100‧‧‧半導體晶圓

Claims (10)

  1. 一種半導體的製造方法，包括：形成複數個溝渠由一半導體基底的一上表面延伸入所述半導體基底中，並形成複數個半導體帶於所述複數個溝渠之間，其中所述複數個溝渠包括一第一溝渠及一第二溝渠，且所述第二溝渠比所述第一溝渠寬；填入一第一介電材料於所述複數個溝渠中，其中所述第一溝渠大致被填滿，而所述第二溝渠只有部分填滿，其中所述第一介電材料具有一第一收縮率；形成一第二介電材料在所述第一介電材料上，其中所述第二介電材料填入所述第二溝渠的一上部，且其中所述第二介電材料具有一第二收縮率與所述第一介電材料的所述第一收縮率不同；以及進行一平坦化製程，以去除所述第二介電材料突出於所述半導體基底上方的部分，其中所述第一介電材料與所述第二介電材料剩餘的部分，在對應的所述第一溝渠及所述第二溝渠中，形成一第一淺溝渠絕緣區域及一第二淺溝渠絕緣區域。
  2. 如請求項1所述之半導體的製造方法，其中所述第一收縮率大於所述第二收縮率。
  3. 如請求項1所述之半導體的製造方法，更包括在填入所述第一介電材料步驟之後及形成所述第二介電材料步驟之前，對於所述第一介電材料進行一退火步驟。
  4. 如請求項1所述之半導體的製造方法，更包括在所述平坦 化製程後，進行一退火步驟，其中介於所述複數個溝渠之間的所述半導體帶，部分被氧化，以致具有一體積膨脹，且其中所述體積膨脹大致補償了所述第一介電材料及所述第二介電材料的一收縮量。
  5. 如請求項1所述之半導的體製造方法，其中所述第一介電材料於填入時為可流動的，且所述第二介電材料於形成時為不可流動的。
  6. 如請求項1所述之半導的體製造方法，更包括在所述平坦化製程後，對所述第一介電材料及所述第二介電材料進行凹陷步驟以形成複數個凹陷，其中部分的所述半導體帶突出於所述第一介電材料及所述第二介電材料剩餘部分的頂面，以形成複數個半導體鰭，其中於所述凹陷步驟後，所述第一淺溝渠絕緣區域包括所述第一介電材料，而不包含所述第二介電材料，且所述第二淺溝渠絕緣區域包括所述第一介電材料及所述第二介電材料。
  7. 一種積體電路結構，包括：一半導體基底；一第一半導體帶及一第二半導體帶位於所述半導體基底上；一第一淺溝渠絕緣區域位於所述第一半導體帶及所述第二半導體帶之間，且接觸所述第一半導體帶及所述第二半導體帶，其中所述第一淺溝渠絕緣區域包括一第一介電區域；以及 一第二淺溝渠絕緣區域位於所述半導體基底上，其中所述第二淺溝渠絕緣區域包括：一第二介電區域；以及一第三介電區域，所述第三介電區域被所述第二介電區域所環繞，所述第三介電區域更位於所述第二介電區域底部的上方，其中所述第一介電區域與所述第二介電區域以一相同介電材料形成，且其中所述第一淺溝渠絕緣區域不包含與所述第三介電區域相同材質的介電區域。
  8. 如請求項7所述之積體電路結構，其中所述第二介電區域及所述第三介電區域之間具有一可分辨的分界面。
  9. 如請求項7所述之積體電路結構，其中所述第一半導體帶及所述第二半導體帶的頂部構成一鰭式場效電晶體的一部分。
  10. 如請求項7所述之積體電路結構，其中所述第二介電區域具有一高度，所述高度小於所述第一半導體帶及所述第二半導體帶高度的50%。
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