TWI625822B - 半導體裝置及其形成方法 - Google Patents

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Abstract

本揭露的實施例提供一種半導體裝置的形成方法，其包含：蝕刻一半導體基底，以形成延伸而進入上述半導體基底的複數個溝槽；以及沉積一第一介電層而使其進入上述溝槽內，上述第一介電層填充上述溝槽的下部。在一第一含氧的製程氣體中，對上述第一介電層進行紫外線處理。上述方法更包含沉積一第二介電層而使其進入上述溝槽內，上述第二介電層填充上述溝槽的上部。在一第二含氧的製程氣體中，對上述第二介電層進行熱處理。在上述熱處理後，對上述第一介電層與上述第二介電層進行一退火處理。

Description

半導體裝置及其形成方法
本揭露實施例是關於積體電路技術，特別是關於半導體裝置及其形成方法。
隨著積體電路的尺寸縮減的幅度的增加與對積體電路的速度的要求的需求的增加，伴隨著大幅縮小的尺寸，電晶體需要具有較高的驅動電流。於是，在過去，發展出鰭式場效電晶體(Fin Field-Effect Transistors；FinFET)。鰭式場效電晶體具有位於一基底上的複數個半導體鰭狀物。上述半導體鰭狀物是用來形成源極區與汲極區，以及用來在上述源極區與汲極區之間形成通道區。淺溝槽隔離(Shallow Trench Isolation；STI)區的形成，是用來劃定上述半導體鰭狀物。上述半導體鰭狀物亦包含閘極堆疊結構，上述閘極堆疊結構是形成在上述鰭式場效電晶體的側壁與上表面上。
在形成上述淺溝槽隔離區與形成上述鰭式場效電晶體時，利用例如可流動的氧化物，先形成上述淺溝槽隔離區，接下來在一含氧的環境中使用紫外線熟化或熱氧化而施以一後處理。然後，分別對晶圓施以退火處理。
本揭露的某些實施例是提供一種半導體裝置的形 成方法，其包含：蝕刻一半導體基底，以形成延伸而進入上述半導體基底的複數個溝槽；以及沉積一第一介電層而使其進入上述溝槽內，上述第一介電層填充上述溝槽的下部。在一第一含氧的製程氣體中，對上述第一介電層進行紫外線處理。上述方法更包含沉積一第二介電層而使其進入上述溝槽內，上述第二介電層填充上述溝槽的上部。在一第二含氧的製程氣體中，對上述第二介電層進行熱處理。在上述熱處理後，對上述第一介電層與上述第二介電層進行一退火處理。
本揭露的某些實施例是提供一種半導體裝置的形成方法，其包含：蝕刻一半導體基底，以在上述半導體基底形成複數個溝槽；以及沉積一第一介電層而使其進入上述溝槽內，其中上述第一介電層填充上述溝槽的下部。上述方法更包含在一第一含氧的製程氣體中，對上述第一介電層進行一第一後處理。在上述第一後處理之後，沉積一第二介電層而使其進入上述溝槽內，其中上述第二介電層填充上述溝槽的上部。在一第二含氧的製程氣體中，對上述第二介電層進行一第二後處理。其中，在上述第二後處理之後，上述第一介電層具有一第一反射指數，上述第二介電層具有低於上述第一反射指數的一第二反射指數。在上述第二後處理後，對上述第一介電層與上述第二介電層進行一退火處理。
本揭露的某些實施例是提供一種半導體裝置，其包含一半導體基底、一第一隔離區以及一第一閘介電質。上述第一隔離區延伸而進入上述半導體基底。其中，上述第一隔離區具有一第一介電層及一第二介電層。上述第一介電層具有一 第一反射指數；上述第二介電層在上述第一介電層的上方，其中上述第二介電層具有低於上述第一反射指數的一第二反射指數。上述第一閘介電質接觸上述第一隔離區的一上表面。
20‧‧‧半導體基底
22‧‧‧墊層
24‧‧‧罩幕層
26‧‧‧光阻
28‧‧‧開口
30‧‧‧半導體條
34‧‧‧襯墊氧化物
36、38‧‧‧介電層
37‧‧‧紫外線
40、40A、40B‧‧‧淺溝槽隔離區
42‧‧‧半導體鰭狀物
48‧‧‧閘介電質
50‧‧‧閘極
51‧‧‧閘極堆疊結構
52、52A、52B‧‧‧鰭式場效電晶體
100‧‧‧半導體晶圓
200‧‧‧製程流程
202、204、206、208、210、212、214、216、218、220‧‧‧步驟
H1‧‧‧高度
T1、T2、T3‧‧‧厚度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離(Shallow Trench Isolation；STI)區與鰭式場效電晶體(Fin Field-Effect Transistors；FinFET)的製造過程中的中間階段。
第2圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第3圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第4圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第5圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第6圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第7圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第8A圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離 區與鰭式場效電晶體的製造過程中的中間階段。
第8B圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第9A圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第9B圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第9C圖是一剖面圖，顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。
第10圖是顯示本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製程的流程圖。
為讓本揭露之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：要瞭解的是本說明書以下的揭露內容提供許多不同的實施例或範例，以實施本揭露的不同特徵。以下將配合所附圖式詳述本揭露之實施例，其中同樣或類似的元件將盡可能以相同的元件符號表示。在圖式中可能誇大實施例的形狀與厚度以便清楚表面本揭露之特徵。而本說明書以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化發明的說明。當然，這些特定的範例並非用以限定本揭露。例如，若是本說明書以下的揭露內容敘述了將一第一特徵形成於一第一特徵之上或上方，即表示其包含了所形成的上述第一特徵與上 述第二特徵是直接接觸的實施例，亦包含了尚可將附加的特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與上述第二特徵可能未直接接觸的實施例。另外，本說明書以下的揭露內容可能在各個範例中使用重複的元件符號，以使說明內容更加簡化、明確，但是重複的元件符號本身並未指示不同的實施例及/或結構之間的關係。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
在此提供淺溝槽隔離(Shallow Trench Isolation；STI)區、鰭式場效電晶體(Fin Field-Effect Transistors；FinFET)及其形成方法。本揭露淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段，是顯示在圖式及其相關的例示的實施例的敘述中。其中，會討論到某些實施例的變化方案。在各圖式及所述及的實施例中，相似的元件符號會用來代表相似的元件。
第1~9C圖繪示了一系列的剖面圖，顯示關於本揭露某些實施例的淺溝槽隔離區與鰭式場效電晶體的製造過程中的中間階段。示於第1~9C圖的步驟，亦示意性地繪示於第10圖所示的流程圖。
請參考第1圖，提供一半導體基底20，其為一半導 體晶圓100的一部分。根據本揭露的某些實施例，半導體基底20包含結晶矽。其他常用的材料例如碳、鍺、鎵、硼、砷、氮、銦及/或磷及其類似物，一可包含於半導體基底20中。半導體基底20亦可包含其他的半導體材料，例如III-V族化合物半導體材料。半導體基底20可以是一成塊的基底或是一絕緣層上覆半導體(Semiconductor-On-Insulator；SOI)基底。
墊層22與罩幕層24是形成於半導體基底20上。墊層22可以是包含氧化矽的一薄膜。根據本揭露的某些實施例，墊層22是在一熱氧化製程中形成，其中半導體基底20的一頂表面層被氧化。墊層22是作為半導體基底20與罩幕層24之間的黏著層。墊層22亦可作為蝕刻罩幕層24時的蝕刻停止層。根據本揭露的某些實施例，是使用例如低壓化學氣相沉積法(Low-Pressure Chemical Vapor Deposition；LPCVD)，而以氮化矽形成罩幕層24。根據本揭露的某些實施例，是藉由矽的熱氮化、電漿增益化學氣相沉積法(Plasma Enhanced Chemical Vapor Deposition；PECVD)或電漿陽極氮化程序(plasma anodic nitridation)，來形成罩幕層24。罩幕層24是在後續的微影製程的過程中，用來作為一硬罩幕層。在罩幕層24上形成光阻26，然後將光阻26圖形化，而在光阻26中形成複數個開口28。
請參考第2圖，蝕刻罩幕層24與墊層22，而曝露出下方的半導體基底20。然後，蝕刻被曝露的半導體基底20，形成複數個溝槽32。相關步驟示於第10圖所示的製程流程200中的步驟202。半導體基底20之在相鄰的溝槽32之間的部分，在後文稱為半導體條30。溝槽32可具有條狀的形狀(以半導體晶 圓100的俯視圖觀察時)，這些條狀的形狀彼此平行。而且，複數個溝槽32是彼此近接配置。在蝕刻半導體基底20之後，移除光阻26(示於第1圖)。接下來，可進行一清潔製程，可使用例如稀釋的氫氟酸來進行此清潔製程。
根據本揭露的某些實施例，如第3圖所示，在溝槽32中與半導體條30的側壁上，形成襯墊氧化物34。相關步驟示於第10圖所示的製程流程200中的步驟204。襯墊氧化物34可以是一共形層(conformal layer)，其水平延伸部分的厚度與垂直延伸部分的厚度彼此相近。襯墊氧化物34可以是一熱氧化物，根據某些例示的實施例，其具有的厚度為約10Å與約100Å之間。根據本揭露的某些實施例，是經由例如矽的局部氧化(Local Oxidation of Silicon；LOCOS)，在一含氧的環境中將半導體晶圓100氧化，藉此形成襯墊氧化物34，其中相關的製程氣體可包含氧(O2)。根據本揭露的其他實施例，是使用例如臨場蒸氣產生技術(In-Situ Steam Generation；ISSG)來形成襯墊氧化物34，其使用水蒸氣或氫(H2)與氧(O2)的組合氣體來氧化半導體條30。上述臨場蒸氣產生技術的氧化，可在較高的溫度進行。根據本揭露的另外的其他實施例，是使用例如次大氣壓化學氣相沉積法(Sub Atmospheric Chemical Vapor Deposition；SACVD)等的沉積技術，來形成襯墊氧化物34。形成襯墊氧化物34的結果，可以使溝槽32的角落圓化，這樣會降低以此形成的鰭式場效電晶體的電場，而因此改善以此形成的積體電路的效能。根據本揭露的替代性的實施例，則跳過襯墊氧化物34的形成。
第4圖繪示介電層36的沉積/形成。相關步驟示於第 10圖所示的製程流程200中的步驟206。介電層36填充溝槽32的下部，而溝槽32的某些上部則維持未被充填的狀態。根據本揭露的某些實施例，介電層36是共形層或近似共形層，其中介電層36的水平延伸部分的厚度T1近似於介電層36的垂直延伸部分的厚度T2。根據本揭露的替代性的實施例，介電層36並非共形層，且厚度T2大於厚度T1。介電層36的形成方法可從可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)、化學氣相沉積(Chemical Vapor Deposition；CVD)、原子層沉積(Atomic Layer Deposition；ALD)及類似技術中選擇。在形成襯墊氧化物34的實施例中，襯墊氧化物34是與半導體條30接觸，而介電層36形成於襯墊氧化物34上並接觸襯墊氧化物34。根據本揭露的替代性的實施例，未形成襯墊氧化物34，因此介電層36接觸半導體條30的側壁與下方的半導體基底20的上表面。
根據使用可流動化學氣相沉積的某些實施例，使用含矽與氮的前驅物(例如三甲矽烷胺(trisilylamine；TSA)或二甲矽烷胺(disilylamine；DSA))，因此使介電層36為可流動(膠狀物)。根據本揭露的替代性的實施例，是使用以徑基胺基矽烷(alkylamino silane)為基底的前驅物，來形成可流動的介電層36。在此沉積的過程中，是開啟電漿以將上述氣態的前驅物活化，用以形成可流動的氧化物。
根據本揭露的其他替代性的實施例，是使用一般的化學氣相沉積(Chemical Vapor Deposition；CVD)來形成介電層36。因此，所形成的介電層36是共形層，其中介電層36的底部的厚度T2、介電層36的側壁部的厚度T2以及介電層36的頂部 的厚度T3是實質上彼此相同，例如帶有在厚度T1、T2與T3的任何之間的差異小於約百分之十。
根據本揭露的替代性的實施例，是使用旋轉塗布法(spin-on coating)來形成介電層36，其中可使用以全氫聚矽氮烷(perhydropolysilazane)為基底的前驅物。
由於可流動的性質及高黏度，可流動的介電層36可為非共形層，並在溝槽32的底部具有較大的厚度T2，且在半導體條30的側壁具有較小的厚度T1以及在半導體條30的頂部具有較小的厚度T3。根據本揭露的某些例示的實施例，厚度T2大於半導體條30的高度H1的約百分之五十。厚度T2可以是在半導體條30的高度H1的約百分之五十與約百分之七十之間的範圍。根據其他實施例，厚度T2可小於半導體條30的高度H1的約百分之五十。
在形成可流動的介電層36之後，實行一(第一)後處理，其將可流動的介電層36轉換成一固化的介電材料。此固化後的介電層36亦稱為介電層36。相關步驟示於第10圖所示的製程流程200中的步驟208。根據某些例示的實施例，上述後處理是使用一紫外線37，以處理介電層36。根據某些例示的實施例，是在例如約18℃與約25℃之間的室溫實行上述紫外線處理。根據某些替代性的實施例，上述紫外線處理是在較高的溫度實行，例如約25℃與約300℃之間的溫度。因此，根據這些實施例的熱處理可以是不帶有熱處理的紫外線處理，或是可包含紫外線處理與熱處理二者。
在上述紫外線處理的期間，將一含氧的製程氣體 導入半導體晶圓100所在的製程反應室(process chamber)。上述含氧的製程氣體可包含氧(O2)、臭氧(O3)或上述之組合。其處理時間可在約2分鐘與約4分鐘之間。此外，亦可隨著上述含氧的製程氣體而添加例如氬、氦或其類似物等的載體氣體。
接下來，請參考第5圖，形成一介電層38以填充剩下來的溝槽32(第4圖)。相關步驟示於第10圖所示的製程流程200中的步驟210。根據本揭露的某些實施例，是使用可流動化學氣相沉積來形成介電層38，其中使用例如三甲矽烷胺(trisilylamine；TSA)或二甲矽烷胺(disilylamine；DSA)等的含矽與氮的前驅物。所形成的介電層38因此可以是可流動的介電層。根據本揭露的替代性的實施例，是使用以烴基胺基矽烷為基底的前驅物，來形成可流動的介電層38。在此沉積的過程中，是開啟電漿以將上述氣態的前驅物活化，用以形成可流動的介電質。
根據本揭露的其他實施例，是使用一般的化學氣相沉積或旋轉塗布法來形成介電層38，其中可使用以全氫聚矽氮烷為基底的前驅物。
介電層36與38的沉積方法，可選自相同族群的候選方法，並可以彼此相同或彼此不同。介電層36與38的材料與成分可以彼此相同或彼此不同。在整份說明中，若說明二層具有相同的成分，其意指這二層具有相同種類的元素(例如Si、O、N及H)，且在這二層中的這些元素的百分比是彼此相同。相反地，若說明二層具有不同的成分，其意指這二層中的任一層具有至少一種元素是另一層所沒有的，或是這二層具有相同 種類的元素但是在這二層中的這些元素的百分比是彼此不同。根據本揭露的某些實施例，將介電層36與38都形成為可流動的氧化物，而且可以使用相同或不同的前驅物來形成。此外，用以形成介電層36與38的每個製程條件例如前驅物的分壓、前驅物的溫度、前驅物的流速、偏壓、電漿的開啟/關閉的狀態等，可以是彼此相同或不同。
根據本揭露的某些實施例，在形成介電層38之後，實行一(第二)後處理，其將可流動的介電層38(如果將其形成為可流動的性質)轉換成一固化的介電材料。相關步驟示於第10圖所示的製程流程200中的步驟212。所形成的介電材料亦稱為介電層38。根據某些例示的實施例，上述後處理是使用熱處理。在介電層38的後處理的過程中，未使用紫外線。根據某些例示的實施例，上述熱處理是在高於約200℃的高溫實行。例如，上述熱處理可在約200℃與約300℃之間的一溫度範圍實行。在上述熱處理的期間，將一含氧的製程氣體導入半導體晶圓100所在的製程反應室。上述含氧的製程氣體可包含氧(O2)、臭氧(O3)或上述之組合。上述含氧的製程氣體亦可使用水蒸氣(H2O)，亦可使用不含氧或臭氧者，或是將水蒸氣組合氧及/或臭氧來使用。其處理時間可在約4小時與約5小時之間。實行上述熱處理的結果，將介電層38熟化並固化。在介電層38的後處理的過程中，介電層36亦被處理。然而，既然介電層36是在介電層38的下方，對於介電層36的處理的效果會低於對介電層38處理的效果。
在介電層36與38的後處理之後，介電層36與38所 具有的成分就有所區別，因此可以區分出彼此。例如，介電層36與38都可具有Si-O鍵與Si-N鍵。然而，介電層36所具有的(每單位體積的)Si-O鍵會多於介電層38所具有的(每單位體積的)Si-O鍵，而介電層36所具有的(每單位體積的)Si-N鍵會少於介電層38所具有的(每單位體積的)Si-N鍵。在介電層36中的氧的原子百分比亦可高於介電層38中的氧的原子百分比；在介電層36中的氮的原子百分比亦可低於介電層38中的氮的原子百分比。
在介電層36與38的後處理之後，介電層36與38所具有的性質就有所區別，因此可以區分出彼此。例如，介電層36可具有高於1.6的反射指數(reflective index)，而介電層38可具有低於1.5的反射指數。介電層36的反射指數可高於介電層38的反射指數，且介電層36的反射指數與介電層38的反射指數之差可為約0.1或約0.2。根據某些例示的實施例，介電層36與介電層38的成分差異與性質差異是由使用不同的前驅物、使用不同的沉積製程條件等所造成，因此在沉積完成的初始階段(在後處理之前)的介電層36與介電層38就彼此不同。根據其他實施例，在沉積完成的初始階段(在後處理之前)的介電層36與介電層38是相同的，其差異是由不同的後處理所導致。例如，介電層36的紫外線處理的結果使介電層36的反射指數高於介電層38的反射指數，且使介電層36所具有的Si-O鍵多於介電層38所具有的Si-O鍵。介電層36與介電層38的成分與性質的差異，亦可由材料的不同與後處理方法的不同之二者所一起造成。
此外，在前述對介電層38實行的後處理的過程中，介電層36亦被處理的情況中，對於介電層36的處理的效果會低於對介電層38處理的效果。根據某些例示的實施例，在上述第二後處理，介電層36的反射指數與介電層38的第二反射指數都會增加，其中，介電層38的反射指數的增加大於介電層36的反射指數的增加，而在上述第二後處理之後，介電層38的反射指數仍低於介電層36的反射指數。
介電層36與38的沉積與後處理可以在相同的製程反應室一起實行。在介電層36與38的沉積與後處理的期間，亦可施以破真空、亦可不施以破真空。在上述第二後處理之後，實行一退火製程。相關步驟示於第10圖所示的製程流程200中的步驟214。上述退火可以在不同於介電層36與38的形成與處理的地點實行，例如可以在爐中實行。根據某些實施例，上述退火是在約400℃與約1200℃的溫度實行。用於退火的製程可包含在爐內的加熱退火，但亦可使用其他的退火方法。在實行退火時，可將一含氧氣體(例如O2)導入爐中。根據某些例示的實施例，上述退火的時間可以在約15分鐘與約3.5小時之間。歷經上述退火製程，將介電層36與介電層38緻密化。
當溝槽32(第2圖)的深寬比(aspect ratio)高(例如高於8.7)及/或溝槽32的寬度小，對介電層38的退火的效果會優於對介電層36的退火的效果。根據本揭露的實施例，在退火開始時，介電層36所具有的材料/性質已經與介電層38所具有的材料/性質不同，而在退火之後，仍維持介電層36所具有的材料/性質與介電層38所具有的材料/性質不同。例如，在上述退火 製程的前後，介電層36的反射指數均高於介電層38的反射指數。
然後，如第6圖所示，實行例如一化學機械研磨(Chemical Mechanical Polish；CMP)的一平坦化處理。相關步驟示於第10圖所示的製程流程200中的步驟216。因此，形成複數個淺溝槽隔離區40，其包含襯墊氧化物34、介電層36與介電層38的留下的部分。罩幕層24可用來作為化學機械研磨停止層，而因此罩幕層24的上表面是實質上與介電層38的上表面、介電層36的上表面齊平。
第7圖是顯示移除第6圖所示的罩幕層24。罩幕層24若是以氮化矽形成，則可在使用熱磷酸(H3PO4)作為蝕刻劑的一溼式製程中移除。接著，示於第7圖的結構，是用來經由凹陷淺溝槽隔離區40而形成半導體鰭狀物，而墊層22亦被移除。其結果，是示於第8A圖或第8B圖的結構。相關步驟示於第10圖所示的製程流程200中的步驟218。
請參考第8A圖，半導體條30之突出而高於留下來的淺溝槽隔離區40上表面的部分，成為複數個半導體鰭狀物42。淺溝槽隔離區40的凹陷，可使用一乾蝕刻製程或一溼蝕刻製程來實行。根據本揭露的某些實施例，淺溝槽隔離區40的凹陷，是使用一乾蝕刻製程來實行，其中使用的製程氣體包含NH3與HF。根據本揭露的替代性的實施例，淺溝槽隔離區40的凹陷，是使用一溼蝕刻製程來實行，其中使用的蝕刻容易是稀釋的HF溶液，其具有的HF濃度可低於約百分之一。
介電層36與38的性質及/或材料的差異所提供的優 點，是造成對介電層36與38有不同的蝕刻速率的結果。例如，反射指數是與蝕刻速率相關的指標，而且反射指數愈高則蝕刻速率愈低。因此，介電層36所具有的蝕刻速率低於介電層38的蝕刻速率。基於圖案的負載效應(pattern loading effect)，在凹陷的過程中，某些淺溝槽隔離區40會被蝕刻得比其他的淺溝槽隔離區40還快，而使半導體晶片中的半導體鰭狀物42會具有不同的高度，此為不佳的結果。根據本揭露的某些實施例，被蝕刻得較快的淺溝槽隔離區40的蝕刻程度，會使介電層38的完全消耗早於被蝕刻得較慢的淺溝槽隔離區40，而對於在被蝕刻得較快的淺溝槽隔離區40中的介電層36的後續的蝕刻則會慢下來，而使被蝕刻得較慢的淺溝槽隔離區40的蝕刻程度得以追上。其結果，會減少圖案的負載效應，而改善整個半導體晶片/半導體晶圓100的鰭狀物的高度的均勻程度。
在凹陷淺溝槽隔離區40以形成半導體鰭狀物42之後，對半導體鰭狀物42施行複數個製程步驟，這些製程步驟可包含井區摻雜、形成閘極堆疊結構、複數個清潔步驟及其他類似製程步驟。閘極堆疊結構的形成，是示於第10圖所示的製程流程200中的步驟220。因此，形成複數個鰭式場效電晶體。一例示的鰭式場效電晶體52是繪示於第9A圖中，其中繪示的閘極堆疊結構51包含一閘介電質48與一閘極50，其中閘介電質48是在半導體鰭狀物42的上表面上與側壁上，閘極50在閘介電質48的上方。閘介電質48可經由熱氧化而形成，因此可包含熱氧化矽。閘介電質48的形成亦可包含一沉積步驟，而所形成的閘介電質48可包含一高介電常數介電材料。然後，在閘介電質48上 形成閘極50。這些構件的形成製程未詳細討論。閘介電質48與閘極50可使用一先閘極(gate-first)製程或一後閘極(gate-last)製程來形成。先閘極製程或後閘極製程的細節不會在此處敘述。然後，形成鰭式場效電晶體52的其餘的構件，其包含源極區與汲極區以及源極與汲極矽化物(未在圖示的平面)。
根據某些實施例，如第8A與9A圖所示，在為了形成半導體鰭狀物42而凹陷淺溝槽隔離區40之後，介電層38完全被移除，而未存在於閘極堆疊結構51的下方。根據替代性的實施例，在為了形成半導體鰭狀物42而凹陷淺溝槽隔離區40之後，介電層38的一些底部的部分會留下，而因此如第8B圖所示，淺溝槽隔離區40之被曝露的上表面會包含介電層38的上表面與介電層36的上表面二者。將所形成的鰭式場效電晶體52繪示於第9B圖。
為了有效地利用介電層36與38之間的差異來改善在整個半導體晶片/晶圓的鰭狀物的高度的均勻度，可將介電層36的厚度T2(示於第4圖)設計成：當介電層38完全或接近完全消耗時，凹陷淺溝槽隔離區的結束端點接近介電層36的厚度T2之處，而且在完全消耗介電層38之後，不會對介電層36造成有意義的凹陷。這樣會避免在整個晶片的被凹陷的淺溝槽隔離區40中的所有介電層38被消耗而使負載效應再度發生的狀況。其結果，如第9C圖所示，在同一個半導體晶片/晶圓，用以形成鰭式場效電晶體52A的某些淺溝槽隔離區40A包含介電層38，而用以形成鰭式場效電晶體52B的其他淺溝槽隔離區40B則不包含介電層38。
本揭露的實施例提供了一些優點。藉由將淺溝槽隔離區的形成分成二個沉積步驟與二個後處理步驟，此淺溝槽隔離區的上部與下部會具有不同的性質，而改善鰭式場效電晶體的鰭狀物的高度的均勻度。
根據本揭露的某些實施例，是提供一種半導體裝置的形成方法，其包含：蝕刻一半導體基底，以形成延伸而進入上述半導體基底的複數個溝槽；以及沉積一第一介電層而使其進入上述溝槽內，上述第一介電層填充上述溝槽的下部。在一第一含氧的製程氣體中，對上述第一介電層進行紫外線處理。上述方法更包含沉積一第二介電層而使其進入上述溝槽內，上述第二介電層填充上述溝槽的上部。在一第二含氧的製程氣體中，對上述第二介電層進行熱處理。在上述熱處理後，對上述第一介電層與上述第二介電層進行一退火處理。
在上述的實施例中，上述紫外線處理可以在室溫進行。在上述實施例的某些實施例中，沉積上述第一介電層的步驟包含形成一第一可流動氧化物層，沉積上述第二介電層的步驟包含形成一第二可流動氧化物層。在上述實施例的某些實施例中，在上述退火處理之後，上述第一介電層的第一反射指數高於上述第二介電層的第二反射指數。在上述實施例的某些實施例中，沉積上述第一介電層的步驟與沉積上述第二介電層的步驟，都是經由可流動化學氣相沉積(Flowable Chemical Vapor Deposition；FCVD)進行。
在上述實施例的某些實施例中，其半導體裝置的形成方法，更包含：對上述第一介電層與第二介電層進行平坦 化以形成複數個淺溝槽隔離(Shallow Trench Isolation；STI)區；以及凹陷上述淺溝槽隔離區，其中上述半導體基底之在上述淺溝槽隔離區的部分形成高於已凹陷的上述淺溝槽隔離區的複數個半導體鰭狀物，其中已凹陷的上述淺溝槽隔離區包含一第一淺溝槽隔離區，其中在凹陷上述淺溝槽隔離區的過程，將上述第二介電層全部從上述第一淺溝槽隔離區移除。又，在部分實施例中，其半導體裝置的形成方法，更包含在上述半導體鰭狀物中的一個上，形成一閘極堆疊結構。又，在部分實施例中，已凹陷的上述淺溝槽隔離區更包含一第二淺溝槽隔離區，上述第二淺溝槽隔離區包含上述第二介電層的一部分。
根據本揭露的某些實施例，是提供一種半導體裝置的形成方法，其包含：蝕刻一半導體基底，以在上述半導體基底形成複數個溝槽；以及沉積一第一介電層而使其進入上述溝槽內，其中上述第一介電層填充上述溝槽的下部。上述方法更包含在一第一含氧的製程氣體中，對上述第一介電層進行一第一後處理。在上述第一後處理之後，沉積一第二介電層而使其進入上述溝槽內，其中上述第二介電層填充上述溝槽的上部。在一第二含氧的製程氣體中，對上述第二介電層進行一第二後處理。其中，在上述第二後處理之後，上述第一介電層具有一第一反射指數，上述第二介電層具有低於上述第一反射指數的一第二反射指數。在上述第二後處理後，對上述第一介電層與上述第二介電層進行一退火處理。
在上述實施例的某些實施例中，在上述第二後處理，上述第一反射指數與上述第二反射指數都增加，上述第二 反射指數的增加大於上述第一反射指數的增加，而在上述第二後處理之後，上述第二反射指數仍低於上述第一反射指數。
在上述實施例的某些實施例中，在上述第一後處理之前，上述第一介電層具有一第一成分；在上述第二後處理之前，上述第二介電層具有一第二成分；以及上述第一成分實質上與上述第二成分相同。在其中部分的實施例，在上述退火處理之後，上述第一介電層具有的Si-O鍵多於上述第二介電層的Si-O鍵，且上述第二介電層介電層具有的Si-N鍵多於上述第一介電層的Si-N鍵。
在上述實施例的某些實施例中，上述第一後處理包含一紫外線處理，上述第二後處理包含一熱處理。在其中部分的實施例，上述第一後處理不包含熱處理，上述第二後處理不包含紫外線處理。
根據本揭露的某些實施例，是提供一種半導體裝置，其包含一半導體基底、一第一隔離區以及一第一閘介電質。上述第一隔離區延伸而進入上述半導體基底。其中，上述第一隔離區具有一第一介電層及一第二介電層。上述第一介電層具有一第一反射指數；上述第二介電層在上述第一介電層的上方，其中上述第二介電層具有低於上述第一反射指數的一第二反射指數。上述第一閘介電質接觸上述第一隔離區的一上表面。
在上述實施例的某些實施例中，上述第一介電層與上述第二介電層都包含氧化矽，且上述第一介電層具有的Si-O鍵多於上述第二介電層的Si-O鍵。在上述實施例的某些實 施例中，上述第一介電層具有一底部與一側壁部，且上述底部具有一第一厚度，上述第一厚度大於上述側壁部具有的一第二厚度。在上述實施例的某些實施例中，上述第一反射指數的值與上述第二反射指數的值之差為約0.2。
在上述實施例的某些實施例中，其半導體裝置，更包含：一第二隔離區，延伸而進入上述半導體基底，其中上述第二隔離區具有一第三介電層，上述第三介電層具有上述第一反射指數，且上述第二隔離區不包含具有上述第二反射指數的介電材料；以及一第二閘介電質，其接觸上述第二隔離區的一上表面。又，在上述實施例的某些實施例中，其半導體裝置更包含一襯墊氧化物，其在上述半導體基底與上述第一介電層之間。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。

Claims (11)

  1. 一種半導體裝置的形成方法，包含：蝕刻一半導體基底，以形成延伸而進入該半導體基底的複數個溝槽；沉積一第一介電層而使其進入該些溝槽內，其中該第一介電層填充該些溝槽的下部；在一第一含氧的製程氣體中，對該第一介電層進行紫外線處理；沉積一第二介電層而使其進入該些溝槽內，其中該第二介電層填充該些溝槽的上部；在一第二含氧的製程氣體中，對該第二介電層進行熱處理；以及在該熱處理後，對該第一介電層與該第二介電層進行一退火處理。
  2. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中：沉積該第一介電層的步驟包含形成一第一可流動氧化物層；以及沉積該第二介電層的步驟包含形成一第二可流動氧化物層。
  3. 如申請專利範圍第1項所述之半導體裝置的形成方法，其中在該退火處理之後，該第一介電層的第一反射指數高於該第二介電層的第二反射指數。
  4. 如申請專利範圍第1項所述之半導體裝置的形成方法，更包 含：對該第一介電層與第二介電層進行平坦化以形成複數個淺溝槽隔離(Shallow Trench Isolation；STI)區；以及凹陷該些淺溝槽隔離區，其中該半導體基底之在該些淺溝槽隔離區的部分形成高於已凹陷的該些淺溝槽隔離區的複數個半導體鰭狀物，其中已凹陷的該些淺溝槽隔離區包含一第一淺溝槽隔離區，其中在凹陷該些淺溝槽隔離區的過程，將該第二介電層全部從該第一淺溝槽隔離區移除。
  5. 如申請專利範圍第4項所述之半導體裝置的形成方法，其中已凹陷的該些淺溝槽隔離區更包含一第二淺溝槽隔離區，該第二淺溝槽隔離區包含該第二介電層的一部分。
  6. 一種半導體裝置的形成方法，包含：蝕刻一半導體基底，以在該半導體基底形成複數個溝槽；沉積一第一介電層而使其進入該些溝槽內，其中該第一介電層填充該些溝槽的下部；在一第一含氧的製程氣體中，對該第一介電層進行一第一後處理；在該第一後處理之後，沉積一第二介電層而使其進入該些溝槽內，其中該第二介電層填充該些溝槽的上部；在一第二含氧的製程氣體中，對該第二介電層進行一第二後處理，其中在該第二後處理之後，該第一介電層具有一第一反射指數，該第二介電層具有低於該第一反射指數的一第二反射指數；以及在該第二後處理後，對該第一介電層與該第二介電層進行 一退火處理。
  7. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中：在該第一後處理之前，該第一介電層具有一第一成分；在該第二後處理之前，該第二介電層具有一第二成分，該第一成分實質上與該第二成分相同；以及在該退火處理之後，該第一介電層具有的Si-O鍵多於該第二介電層的Si-O鍵，且該第二介電層介電層具有的Si-N鍵多於該第一介電層的Si-N鍵。
  8. 如申請專利範圍第6項所述之半導體裝置的形成方法，其中該第一後處理包含紫外線處理及熱處理的組合或包含紫外線而不包含熱處理，該第二後處理包含熱處理而不包含紫外線處理。
  9. 一種半導體裝置，包含：一半導體基底；以及一第一隔離區，延伸而進入該半導體基底，其中該第一隔離區具有：一第一介電層，其具有一第一反射指數；一第二介電層，在該第一介電層的上方，其中該第二介電層具有低於該第一反射指數的一第二反射指數；以及一第一閘介電質，其接觸該第一隔離區的一上表面。
  10. 如申請專利範圍第9項所述之半導體裝置，更包含：一第二隔離區，延伸而進入該半導體基底，其中該第二隔離區具有一第三介電層，該第三介電層具有該第一反射指 數，且該第二隔離區不包含具有該第二反射指數的介電材料；以及一第二閘介電質，其接觸該第二隔離區的一上表面。
  11. 如申請專利範圍第9項所述之半導體裝置，其中該第一介電層與該第二介電層都包含氧化矽，且該第一介電層具有的Si-O鍵多於該第二介電層的Si-O鍵。
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