CN107564848B - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了一种形成半导体结构的方法包括蚀刻半导体衬底以形成延伸到半导体衬底中的沟槽，以及在沟槽中沉积第一介电层。第一介电层填充沟槽的下部。在含氧工艺气体中在第一介电层上实施紫外线(UV)处理。该方法还包括在沟槽中沉积第二介电层。第二介电层填充沟槽的上部。在额外的含氧工艺气体中在第二介电层上实施热处理。在热处理之后，在第一介电层和第二介电层上实施退火。本发明的实施例还提供了半导体结构。

Description

半导体结构及其形成方法
技术领域
本发明的实施例涉及半导体领域，并且更具体地，涉及半导体结构及其形成方法。
背景技术
随着集成电路不断按比例缩小并且对集成电路的速度要求不断增加，晶体管需要在尺寸越来越小的同时具有更高的驱动电流。鳍式场效应晶体管(FinFET)由此得到发展。FinFET包括位于衬底之上的垂直半导体鳍。半导体鳍用于形成源极和漏极区，并且用于在源极和漏极区之间形成沟道区。形成浅沟槽隔离(STI)区以限定半导体鳍。FinFET还包括形成在半导体鳍的侧壁和顶面上的栅极堆叠件。
在STI区的形成和FinFET的形成中，例如使用可流动氧化，接着通过在含氧环境中使用紫外(UV)固化或热氧化进行后处理来首先形成STI区。然后退火相应的晶圆。
发明内容
根据本发明的实施例，提供了一种形成半导体结构的方法，包括：蚀刻半导体衬底以形成延伸到半导体衬底中的沟槽；在沟槽中沉积第一介电层，其中，第一介电层填充沟槽的下部；在含氧工艺气体中在第一介电层上实施紫外(UV)处理；在沟槽中沉积第二介电层，其中，第二介电层填充沟槽的上部；在额外的含氧工艺气体中在第二介电层上实施热处理；以及在热处理之后，在第一介电层和第二介电层上实施退火。
根据本发明的实施例，提供了一种形成半导体结构的方法，包括：蚀刻半导体衬底以在半导体衬底中形成沟槽；在沟槽中沉积第一介电层，其中，第一介电层填充沟槽的下部；在含氧工艺气体中在第一介电层上实施第一后处理；在第一后处理之后，在沟槽中沉积第二介电层，其中，第二介电层填充沟槽的上部；在额外的含氧工艺气体中在第二介电层上实施第二后处理，其中，在第二后处理之后，第一介电层具有第一反射率，并且第二介电层具有低于第一反射率的第二反射率；以及在第二后处理之后，在第一介电层和第二介电层上实施退火。
根据本发明的实施例，提供了一种半导体结构，包括：半导体衬底；第一隔离区，延伸到半导体衬底中，其中，第一隔离区包括：第一介电层，具有第一反射率；以及第二介电层，位于第一介电层上方，其中，第二介电层具有低于第一反射率的第二反射率；以及第一栅极电介质，接触第一隔离区的顶面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1至图9C是根据一些实施例的制造浅沟槽隔离(STI)区和鳍式场效应晶体管(FinFET)的中间阶段的截面图。
图10示出根据一些实施例的用于形成STI区和FinFET的工艺流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本发明提供了浅沟槽隔离(STI)区、鳍式场效应晶体管(FinFET)及其形成方法。根据示例性实施例示出形成STI区和FinFET的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。
图1至图9C示出根据一些实施例的形成STI区和FinFET的中间阶段的截面图。在图1至图9C中示出的步骤还在图10示出的工艺流程图中示意性地示出。
参照图1，提供半导体衬底20，其是半导体晶圆100的部分。根据本发明的一些实施例，半导体衬底20包括晶体硅。半导体衬底20中还可包括诸如碳、锗、镓、硼、砷、氮、铟和/或磷等的其他常用的材料。半导体衬底20还可以包括诸如Ⅲ-Ⅴ族化合物半导体材料的其他半导体材料。半导体衬底20可以是块状衬底或绝缘体上半导体(SOI)衬底。
在半导体衬底20上形成垫层22和掩模层24。垫层22可以是包括氧化硅的薄膜。根据本发明的一些实施例，在热氧化工艺中形成垫氧化物层22，其中氧化半导体衬底20的顶面层。垫层22用作半导体衬底20和掩模层24之间的粘附层。垫层22还可以用作用于蚀刻掩模层24的蚀刻停止层。根据本发明的一些实施例，例如，可以使用低压化学汽相沉积(LPCVD)由氮化硅形成掩模层24。根据本发明的其他实施例，通过硅的热氮化、等离子体增强化学汽相沉积(PECVD)或等离子体阳极氮化来形成掩模层24。掩模层24在后续的光刻工艺期间用作硬掩模。光刻胶26形成在掩模层24上方，并且然后图案化以在光刻胶26中形成开口28。
参考图2，蚀刻掩模层24和垫层22，暴露下面的半导体衬底20。然后，蚀刻暴露的半导体衬底20，形成沟槽32。相应的步骤在图10所示的工艺流程中示出为步骤202。半导体衬底20的位于相邻的沟槽32之间的部分此后称为半导体条30。沟槽32可以具有彼此平行的条状形状(当在晶圆100的顶视图中观察时)，并且沟槽32彼此紧密地定位。在蚀刻半导体衬底20之后，去除光刻胶26(图1)。接下来，实施清洁步骤。例如，可以使用稀释的氢氟(HF)酸来实施清洁。
根据一些实施例，如图3所示，衬垫氧化物34形成在沟槽32中和半导体条30的侧壁上。相应的步骤在图10所示的工艺流程中示出为步骤204。衬垫氧化物34可以是共形层，其水平部分和垂直部分具有彼此接近的厚度。根据一些示例性实施例，衬垫氧化物34可以是具有介于约
Figure BDA0001336538520000041
和约
Figure BDA0001336538520000042
之间的厚度的热氧化物。根据本发明的一些实施例，通过在含氧环境中氧化晶圆100来形成衬垫氧化物34，例如通过硅的局部氧化(LOCOS)，其中氧(O2)可以包括在相应的工艺气体中。根据本发明的其他实施例，使用原位蒸汽生成(ISSG)，例如使用水蒸汽或氢气(H2)和氧气(O2)的组合气体来氧化半导体带30，进而形成衬垫氧化物34。可以在升高的温度处实施ISSG氧化。根据又一些实施例，使用诸如亚大气压化学汽相沉积(SACVD)的沉积技术形成衬垫氧化物34。衬垫氧化物34的形成可以导致沟槽32的圆形的拐角，这减小了所得到的FinFET的电场，并且因此改进了所得到的集成电路的性能。根据本发明的可选实施例，跳过衬垫氧化物34的形成。
图4示出介电层36的沉积/形成。相应的步骤在图10所示的工艺流程中示出为步骤206。介电层36填充沟槽32的下部，并且沟槽32的一些上部保持未填充。根据一些实施例，介电层36是共形的或接近于共形的，其中介电层36的垂直部分的厚度T1接近介电层36的水平部分的厚度T2。根据本发明的可选实施例，介电层36是不共形的，并且厚度T2大于厚度T1。形成介电层36的方法可以选自可流动化学汽相沉积(FCVD)、化学汽相沉积(CVD)、原子层沉积(ALD)等。在形成衬垫氧化物34的实施例中，衬垫氧化物34与半导体条30接触，并且介电层36形成在衬垫氧化物34上并与衬垫氧化物34接触。根据本发明的可选实施例，不形成衬垫氧化物34，并且因此介电层36与半导体条30的侧壁和下面的衬底20的顶面接触。
根据使用FCVD的一些实施例，使用含硅和氮的前体(例如，三甲硅烷基胺(TSA)或二甲硅烷基胺(DSA))，并且因此所得到的介电层36是可流动的(胶状)。根据本发明的可选实施例，使用烷基氨基硅烷基前体形成可流动氧化物层36。在沉积期间，导通等离子体以活化气态前体，从而用于形成可流动氧化物。
根据本发明的可选实施例，使用一般的化学汽相沉积(CVD)形成介电层36。因此，所得到的介电层36是共形的，其中，介电层36的底部的厚度T2、介电层36的侧壁部分的厚度T1和介电层36的顶部的厚度T3大致彼此相等，例如，具有小于厚度T1、T2和T3中的任何一个的约10％的差异。
根据可选实施例，使用旋涂形成介电层36，其中可以使用全氢聚硅氧烷基前体。
由于可流动性和高粘度，可流动介电层36可以是不共形的，并且在沟槽的底部处具有较大的厚度T2，在半导体条30的侧壁处具有较小的厚度T1，在半导体条30的顶部处具有较小的厚度T3。根据本发明的一些示例性实施例，厚度T2大于半导体条30的高度H1的约50％。厚度T2还可以在半导体条30的高度H1的约50％至约70％之间的范围内。根据其他实施例，厚度T2可以小于半导体条30的高度H1的约50％。
在形成可流动氧化物层36之后，实施(第一)后处理，其将可流动介电层36转换成固体介电材料。固化的介电层36还称为介电层36。相应的步骤在图10所示的工艺流程中示出为步骤208。根据一些示例性实施例，使用紫外(UV)光37实施后处理，以处理可流动介电层36。根据一些示例性实施例，例如，在介于约18℃至约25℃之间的室温下实施UV处理。根据可选实施例，例如，在介于约25℃至约300℃之间的更高的温度下实施UV处理。因此，根据这些实施例的后处理可以是没有热处理的UV处理，或者可以包括UV处理和热处理两者。
在UV处理期间，将含氧工艺气体导入到其中放置有晶圆100的工艺室中。含氧工艺气体可以包括氧(O2)、臭氧(O3)或它们的组合。处理时间可以介于约2分钟和约4分钟之间。此外，还可以与含氧工艺气体一起添加诸如氩、氦等的载气。
接下来，参考图5，形成介电层38以填充剩余的沟槽32(图4)。相应的步骤在图10所示的工艺流程中示出为步骤210。根据本发明的一些实施例，使用FCVD形成介电层38，其中使用诸如TSA或DSA的含硅和氮的前体。因此所得到的介电层38可以是可流动介电层。根据本发明的可选实施例，使用烷基氨基硅烷基前体形成可流动介电层38。在沉积期间，可以导通等离子体以活化气态前体，从而用于形成可流动电介质。
根据本发明的可选实施例，使用一般的CVD或旋涂形成介电层38，其中可以使用全氢聚硅氧烷基前体。
介电层36和38的沉积方法可以选自相同的候选方法组，并且可以彼此相同或彼此不同。介电层36和38的材料和组分可以彼此相同或不同。在整个说明书中，当两层称为具有相同的组分时，这意味着这两层具有相同类型的元素(诸如Si、O、N和H)，并且两层中元素的百分比是彼此相同的。相反，当两层称为具有不同的组分时，这意味着两个层中的一个具有不在另一层中的至少一个元素；或者两层具有相同的元素，但是两层中元素的百分比彼此不同。根据本发明的一些实施例，介电层36和38两者都形成为可流动氧化物，并且可以使用相同或不同的前体来形成。此外，用于形成介电层36和38的诸如分压、温度、前体的流速、偏压、等离子体的开/关状态等的每个工艺条件可以彼此相同或不同。
根据本发明的一些实施例，在形成介电层38之后，实施(第二)后处理，其将可流动介电层38(如果是可流动的)转换成固体介电材料。相应步骤在图10所示的工艺流程中示出为步骤212。所得的介电材料还称为介电层38。根据一些示例性实施例，使用热处理实施后处理。在介电层38的后处理期间，不使用UV光。根据一些示例性实施例，在高于约200℃的升高的温度下实施热处理。例如，可以在约200℃和约300℃的范围内的温度下实施热处理。在热处理期间，将含氧工艺气体导入到放置有晶圆100的处理室中。含氧工艺气体可以包括氧(O2)、臭氧(O3)或它们的组合。还可以使用蒸汽(H2O)，并且可以在没有氧气(O2)或臭氧的情况下使用，或者可以与氧气(O2)和/或臭氧组合使用。处理时间可以介于约4小时和约5小时之间。作为热处理的结果，固化且固态化介电层38。在介电层38的后处理期间，还处理介电层36。然而，由于介电层36在介电层38下方，所以处理效果在介电层36上比在介电层38上效果较差。
在后处理介电层36和38之后，介电层36和38具有可区分的组分，并且因此可以彼此区分。例如，介电层36和38可以都包括Si-O键和Si-N键。然而，介电层36具有比介电层38更多的Si-O键(每单位体积)，并且具有比介电层38更少的Si-N键(每单位体积)。介电层36中氧的原子百分比还可以高于介电层38中氧的原子百分比。介电层36中氮的原子百分比还可以低于介电层38中氮的原子百分比。
在后处理介电层36和38之后，介电层36和38还具有可区分的性质，并且因此可以彼此区分。例如，介电层36可以具有高于约1.6的反射率，并且介电层38可具有低于约1.5的反射率。介电层36的反射率可以比介电层38的反射率高约0.1或约0.2。根据一些实施例，介电层36和38的组分和性质的差异是由前体的差异、沉积工艺条件的差异等引起的，并且因此介电层36和38由于沉积(在后处理之前)而彼此不同。根据其他实施例，介电层36和38由于沉积(在后处理之前)而彼此相同，并且差异是由于后处理的差异导致的。例如，介电层36的UV处理导致介电层36的反射率高于介电层38的反射率，并且介电层36中的Si-O键高于介电层38的反射率。介电层36和38的组分和性质的差异是由材料的差异和后处理方法的差异两者引起的。
可以在相同的工艺室中原位实施沉积和后处理介电层36和38。此外，在沉积和后处理介电层36和38期间，可能存在或可能不存在真空破除(vacuum break)。在第二后处理之后，实施退火工艺。相应步骤在图10所示的工艺流程中示出为步骤214。与形成和处理介电层36和38相比，可以不原位实施该退火，并且可以例如在炉中实施该退火。根据一些实施例，在介于约400℃和约1200℃之间的温度下实施退火。退火的方法可以包括炉中的热退火，但是可以使用其他退火方法。当实施退火时，还可以将含氧气体(诸如O2)导入炉中。根据一些示例性实施例，退火的持续时间可以介于约15分钟和约3.5小时之间。通过退火，可以致密化介电材料36和38。
当沟槽32(图2)的纵横比较高，例如高于约8.7，和/或沟槽32的宽度较小时，介电层38的退火比介电层36的退火更有效。根据本发明的实施例，当开始退火时，介电层36已经具有与介电层38不同的材料/性质，并且在退火之后，介电层36保持具有与介电层38不同的材料/性质。例如，在退火之前和之后，介电层36的反射率高于介电层38的反射率。
如图6所示，然后实施诸如化学机械抛光(CMP)的平坦化。相应步骤在图10所示的工艺流程中示出为步骤216。因此形成STI区40，其包括衬垫氧化物34、介电层36和介电区38的剩余部分。掩模层24可以用作CMP停止层，并且因此掩模层24的顶面与介电区38的顶面和介电层36的顶面大致齐平。
图7示出去除如图6所示的掩模层24。如果由氮化硅形成掩模层24，则可以使用热H3PO4作为蚀刻剂在湿工艺中去除掩模层24。接下来，图7所示的结构用于通过凹进STI区40形成半导体鳍，并且还去除垫层22。在图8A和图8B中示出所得到的结构。相应步骤在图10所示的工艺流程中示出为步骤218。
参考图8A，半导体条30的高于剩余的STI区40的顶面突出的部分变成半导体鳍42。可以使用干蚀刻工艺或湿蚀刻工艺来实施凹进STI区40。根据本发明的一些实施例，使用干蚀刻方法实施凹进STI区40，其中使用包括NH3和HF的工艺气体。根据本发明的可选实施例，使用湿蚀刻方法实施凹进STI区40，其中蚀刻剂溶液是具有低于约1％的HF浓度的稀释的HF溶液。
介电层36和38在性质和/或材料上的差异有利地导致介电层36和38的蚀刻速率的差异。例如，反射率是与蚀刻速率有关的指示，并且反射率越高，蚀刻速率越低。因此，介电层36具有低于介电层38的蚀刻速率的蚀刻速率。由于图案加载效应，在凹进期间，一些STI区40可以蚀刻得比其他STI区更快，导致半导体管芯中的鳍42具有不同的鳍高度，这是不期望的。根据本发明的一些实施例，较快蚀刻的STI区40的蚀刻将比较慢蚀刻的STI区40较早地完全消耗介电层38，并且后续在较快蚀刻的STI区40中的介电层36的蚀刻减慢以允许较慢蚀刻的STI区40的蚀刻赶上。结果，图案加载效应降低，并且提高了整个管芯/晶圆100的鳍高度的均匀性。
在凹进STI区40以形成半导体鳍42之后，在半导体鳍42上形成多个工艺步骤，该工艺步骤可包括阱注入、栅极堆叠件的形成、多个清洁步骤等。形成栅极堆叠件在图10所示的工艺流程中示出为步骤220。因此形成FinFET。在图9A中示出示例性FinFET 52，其中示出的栅极堆叠件51包括位于鳍42的顶面和侧壁上的栅极电介质48，和位于栅极电介质48上方的栅电极50。栅极电介质48可以通过热氧化形成，并且因此可以包括热氧化硅。形成栅极电介质48还可以包括沉积步骤，并且所得到的栅极电介质48可以包括高k介电材料。然后在栅极电介质48上形成栅电极50。不详细讨论这些组件的形成工艺。可以使用先栅方法或后栅方法形成栅极电介质48和栅电极50。本文不描述先栅方法或后栅方法的细节。然后形成包括源极和漏极区以及源极和漏极硅化物(不在所示平面中)的FinFET 52的剩余组件。
根据一些实施例，如图8A和9A所示，在凹进STI区40以形成半导体鳍42之后，完全去除介电层38，并且不存在于栅极堆叠件51下方。根据可选实施例，如图8B所示，在凹进STI区40以形成半导体鳍42之后，保留介电层38的一些底部，并且因此STI区40的暴露的顶面包括介电层38的顶面和介电层36的顶面两者。在图9B中示出所得到的FinFET 52。
为了有效地利用介电层36和38之间的差异来改进整个管芯/晶圆的鳍高度均匀性，介电层36的底部厚度T2(图4)可以设计成使得STI凹进的终点接近于当介电层38完全地或接近完全地被消耗时，并且在完全消耗介电层38之后不实施显著凹进介电层36。这避免了消耗整个管芯中的凹进的STI区40中的所有介电层38的情况，并且又开始拾取负载效应。结果，如图9C所示，在相同的半导体管芯/晶圆中，用于形成FinFET 52A的一些STI区40A包括介电层38，而用于形成FinFET 52B的其他STI区40B不包括介电层38。
本发明的实施例具有一些有益的特征。通过将形成STI分离成两个沉积步骤和两个后处理步骤，而使STI区的上部和下部具有不同的性质，并且提高了FinFET的鳍高度的均匀性。
根据本发明的一些实施例，一种方法包括蚀刻半导体衬底以形成延伸到半导体衬底中的沟槽，以及在沟槽中沉积第一介电层。第一介电层填充沟槽的下部。在含氧工艺气体中在第一介电层上实施UV处理。该方法还包括在沟槽中沉积第二介电层。第二介电层填充沟槽的上部。在额外的含氧工艺气体中在第二介电层上实施热处理。在热处理之后，在第一介电层和第二介电层上实施退火。
根据本发明的实施例，在室温下实施紫外处理。
根据本发明的实施例，沉积第一介电层包括形成第一可流动氧化物层，并且沉积第二介电层包括形成第二可流动氧化物层。
根据本发明的实施例，在退火之后，第一介电层具有高于第二介电层的第二反射率的第一反射率。
根据本发明的实施例，通过可流动化学汽相沉积(FCVD)实施沉积第一介电层和沉积第二介电层。
根据本发明的实施例，还包括：在第一介电层和第二介电层上实施平坦化以形成浅沟槽隔离(STI)区；以及凹进浅沟槽隔离区，其中，半导体衬底的位于浅沟槽隔离区之间的部分形成高于凹进的浅沟槽隔离区的半导体鳍，并且其中，凹进的浅沟槽隔离区包括第一浅沟槽隔离区，其中，在凹进浅沟槽隔离区期间，从第一浅沟槽隔离区去除所有第二介电层。
根据本发明的实施例，凹进的浅沟槽隔离区还包括第二浅沟槽隔离区，并且第二浅沟槽隔离区包括第二介电层的一部分。
根据本发明的实施例，还包括在半导体鳍的一个上形成栅极堆叠件。
根据本发明的一些实施例，一种方法包括蚀刻半导体衬底以在半导体衬底中形成沟槽，在沟槽中沉积第一介电层并填充沟槽的下部，并且在含氧工艺气体中在第一介电层上实施第一后处理。在第一后处理之后，在沟槽中沉积第二介电层。第二介电层填充沟槽的上部。在额外的含氧工艺气体中在第二介电层上实施第二后处理。在第二后处理之后，第一介电层具有第一反射率，并且第二介电层具有低于第一反射率的第二反射率。在第二后处理之后，在第一介电层和第二介电层上实施退火。
根据本发明的实施例，在第二后处理中，增加第一反射率和第二反射率两者，并且第二反射率比第一反射率增加得更多，并且在第二后处理之后，第二反射率仍低于第一反射率。
根据本发明的实施例，第一介电层在第一后处理之前具有第一组分，以及第二介电层在第二后处理之前具有第二组分，并且第一组分与第二组分相同。
根据本发明的实施例，在退火之后，第一介电层具有比第二介电层更多的Si-O键，并且第二介电层具有比第一介电层更多的Si-N键。
根据本发明的实施例，第一后处理包括紫外处理，并且第二后处理包括热处理。
根据本发明的实施例，第一后处理没有热处理，并且第二后处理没有紫外处理。
根据本发明的一些实施例，一种结构包括半导体衬底，和延伸到半导体衬底中的隔离区。该隔离区包括具有第一反射率的第一介电层，和位于第一介电层上方的第二介电层。第二介电层具有低于第一反射率的第二反射率。栅极电介质接触隔离区的顶面。
根据本发明的实施例，还包括：第二隔离区，延伸到半导体衬底中，其中，第二隔离区包括具有第一反射率的第三介电层，并且第二隔离区没有具有第二反射率的介电材料；以及第二栅极电介质，接触第二隔离区的顶面。
根据本发明的实施例，第一介电层和第二介质层两者都包括氧化硅，并且第一介电层具有比第二介电层更多的Si-O键。
根据本发明的实施例，第一介电层具有底部和侧壁部分，并且底部具有大于侧壁部分的第二厚度的第一厚度。
根据本发明的实施例，还包括位于半导体衬底和第一介电层之间的衬垫氧化物。
根据本发明的实施例，第一反射率比第二反射率高约0.2。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种形成半导体结构的方法，包括：
蚀刻半导体衬底以形成延伸到所述半导体衬底中的沟槽；
在所述沟槽中沉积第一介电层，其中，所述第一介电层填充所述沟槽的下部；
在含氧工艺气体中在所述第一介电层上实施紫外(UV)处理；
在所述沟槽中沉积第二介电层，其中，所述第二介电层填充所述沟槽的上部；
在额外的含氧工艺气体中在所述第二介电层上实施热处理；以及
在所述热处理之后，在所述第一介电层和所述第二介电层上实施退火，
其中，在所述退火之后，所述第一介电层具有高于所述第二介电层的第二反射率的第一反射率。
2.根据权利要求1所述的方法，其中，在室温下实施所述紫外处理。
3.根据权利要求1所述的方法，其中，沉积所述第一介电层包括形成第一可流动氧化物层，并且沉积所述第二介电层包括形成第二可流动氧化物层。
4.根据权利要求1所述的方法，其中，通过可流动化学汽相沉积(FCVD)实施沉积所述第一介电层和沉积所述第二介电层。
5.根据权利要求1所述的方法，还包括：
在所述第一介电层和所述第二介电层上实施平坦化以形成浅沟槽隔离(STI)区；以及
凹进所述浅沟槽隔离区，其中，所述半导体衬底的位于所述浅沟槽隔离区之间的部分形成高于凹进的所述浅沟槽隔离区的半导体鳍，并且其中，凹进的所述浅沟槽隔离区包括第一浅沟槽隔离区，其中，在凹进所述浅沟槽隔离区期间，从所述第一浅沟槽隔离区去除所有所述第二介电层。
6.根据权利要求5所述的方法，其中，凹进的所述浅沟槽隔离区还包括第二浅沟槽隔离区，并且所述第二浅沟槽隔离区包括所述第二介电层的一部分。
7.根据权利要求5所述的方法，还包括在所述半导体鳍的一个上形成栅极堆叠件。
8.一种形成半导体结构的方法，包括：
蚀刻半导体衬底以在所述半导体衬底中形成沟槽；
在所述沟槽中沉积第一介电层，其中，所述第一介电层填充所述沟槽的下部；
在含氧工艺气体中在所述第一介电层上实施第一后处理；
在所述第一后处理之后，在所述沟槽中沉积第二介电层，其中，所述第二介电层填充所述沟槽的上部；
在额外的含氧工艺气体中在所述第二介电层上实施第二后处理，其中，在所述第二后处理之后，所述第一介电层具有第一反射率，并且所述第二介电层具有低于所述第一反射率的第二反射率；以及
在所述第二后处理之后，在所述第一介电层和所述第二介电层上实施退火。
9.根据权利要求8所述的方法，其中，在所述第二后处理中，增加所述第一反射率和所述第二反射率两者，并且所述第二反射率比所述第一反射率增加得更多，并且在所述第二后处理之后，所述第二反射率仍低于所述第一反射率。
10.根据权利要求8所述的方法，其中，所述第一介电层在所述第一后处理之前具有第一组分，以及所述第二介电层在所述第二后处理之前具有第二组分，并且所述第一组分与所述第二组分相同。
11.根据权利要求10所述的方法，其中，在所述退火之后，所述第一介电层具有比所述第二介电层更多的Si-O键，并且所述第二介电层具有比所述第一介电层更多的Si-N键。
12.根据权利要求8所述的方法，其中，所述第一后处理包括紫外处理，并且所述第二后处理包括热处理。
13.根据权利要求12所述的方法，其中，所述第一后处理没有热处理，并且所述第二后处理没有紫外处理。
14.一种半导体结构，包括：
半导体衬底；
第一隔离区，延伸到所述半导体衬底中，其中，所述第一隔离区包括：
第一介电层，具有第一反射率并且具有多种元素的第一组分；以及
第二介电层，位于所述第一介电层上方，其中，所述第二介电层具有低于所述第一反射率的第二反射率并且具有所述多种元素的第二组分，所述第二组分与所述第一组分不同，其中，所述第一介电层和所述第二介电层都是非共形层，其中，所述非共形层的中间部分比所述中间部分的相对侧上的其它部分厚；以及
鳍，从所述半导体衬底和所述第一隔离区突出，其中，所述鳍的从所述第一隔离区突出的部分的高度均匀；以及
第一栅极电介质，接触所述第一隔离区的顶面。
15.根据权利要求14所述的半导体结构，还包括：
第二隔离区，延伸到所述半导体衬底中，其中，所述第二隔离区包括具有所述第一反射率的第三介电层，并且所述第二隔离区没有具有所述第二反射率的介电材料；以及
第二栅极电介质，接触所述第二隔离区的顶面。
16.根据权利要求14所述的半导体结构，其中，所述第一介电层和所述第二介电层两者都包括氧化硅，并且所述第一介电层具有比所述第二介电层更多的Si-O键。
17.根据权利要求14所述的半导体结构，其中，所述第一介电层中氧的第一原子百分比大于所述第二介电层中的所述氧的第二原子百分比。
18.根据权利要求14所述的半导体结构，还包括位于所述半导体衬底和所述第一介电层之间的衬垫氧化物。
19.根据权利要求14所述的半导体结构，其中，所述第一反射率比所述第二反射率高0.2。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9960074B2 (en) * 2016-06-30 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated bi-layer STI deposition
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9754798B1 (en) * 2016-09-28 2017-09-05 International Business Machines Corporation Hybridization fin reveal for uniform fin reveal depth across different fin pitches
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9984933B1 (en) * 2017-10-03 2018-05-29 Globalfoundries Inc. Silicon liner for STI CMP stop in FinFET
US10211045B1 (en) * 2018-01-24 2019-02-19 Globalfoundries Inc. Microwave annealing of flowable oxides with trap layers
US10707115B2 (en) * 2018-02-27 2020-07-07 International Business Machines Corporation Dry fin reveal without fin damage
KR102472136B1 (ko) * 2018-03-12 2022-11-30 삼성전자주식회사 집적회로 소자
CN108447782B (zh) * 2018-03-21 2020-06-12 上海华力集成电路制造有限公司 栅介质层的制造方法
US10510865B2 (en) 2018-04-13 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Cap layer and anneal for gapfill improvement
CN108649043A (zh) * 2018-04-25 2018-10-12 武汉新芯集成电路制造有限公司 一种提高硅原子的悬挂键键合的方法
US11120997B2 (en) * 2018-08-31 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Surface treatment for etch tuning
US10734245B2 (en) 2018-10-19 2020-08-04 International Business Machines Corporation Highly selective dry etch process for vertical FET STI recess
WO2021138794A1 (en) * 2020-01-07 2021-07-15 Yangtze Memory Technologies Co., Ltd. Methods for multi-wafer stacking and dicing

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102652353A (zh) * 2009-12-09 2012-08-29 诺发系统有限公司 新颖间隙填充整合
CN105489484A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4871689A (en) * 1987-11-17 1989-10-03 Motorola Inc. Multilayer trench isolation process and structure
KR100556527B1 (ko) * 2004-11-04 2006-03-06 삼성전자주식회사 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
KR100685730B1 (ko) * 2005-05-02 2007-02-26 삼성전자주식회사 절연막 구조물의 형성 방법 및 이를 이용한 반도체 장치의제조 방법
US20080166854A1 (en) * 2005-09-09 2008-07-10 Dong-Suk Shin Semiconductor devices including trench isolation structures and methods of forming the same
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US8232176B2 (en) * 2006-06-22 2012-07-31 Applied Materials, Inc. Dielectric deposition and etch back processes for bottom up gapfill
KR100972681B1 (ko) * 2007-05-11 2010-07-27 주식회사 하이닉스반도체 플래시 메모리 소자의 소자 분리막 형성 방법
US7803722B2 (en) * 2007-10-22 2010-09-28 Applied Materials, Inc Methods for forming a dielectric layer within trenches
US8765233B2 (en) * 2008-12-09 2014-07-01 Asm Japan K.K. Method for forming low-carbon CVD film for filling trenches
US8823132B2 (en) * 2013-01-08 2014-09-02 United Microelectronics Corp. Two-portion shallow-trench isolation
US9275890B2 (en) * 2013-03-15 2016-03-01 Globalfoundries Inc. Methods of forming alignment marks and overlay marks on integrated circuit products employing FinFET devices and the resulting alignment/overlay mark
US9437470B2 (en) * 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
KR102171263B1 (ko) * 2014-08-21 2020-10-28 삼성전자 주식회사 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US9711390B2 (en) * 2015-05-21 2017-07-18 Sandisk Technologies Llc Shallow trench isolation trenches and methods for NAND memory
US9960074B2 (en) * 2016-06-30 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated bi-layer STI deposition

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102652353A (zh) * 2009-12-09 2012-08-29 诺发系统有限公司 新颖间隙填充整合
CN105489484A (zh) * 2014-10-13 2016-04-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置

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Publication number Publication date
TW201803014A (zh) 2018-01-16
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US20180005870A1 (en) 2018-01-04
US9960074B2 (en) 2018-05-01
US20210296160A1 (en) 2021-09-23
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