KR102171263B1 - 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 - Google Patents

제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102171263B1
KR102171263B1 KR1020140109041A KR20140109041A KR102171263B1 KR 102171263 B1 KR102171263 B1 KR 102171263B1 KR 1020140109041 A KR1020140109041 A KR 1020140109041A KR 20140109041 A KR20140109041 A KR 20140109041A KR 102171263 B1 KR102171263 B1 KR 102171263B1
Authority
KR
South Korea
Prior art keywords
thin film
layer
inter
pinhole
silicon
Prior art date
Application number
KR1020140109041A
Other languages
English (en)
Other versions
KR20160023152A (ko
Inventor
와닛 마노롯쿨
신중한
구봉진
최한메
드미트리 미쿨리크
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자 주식회사 filed Critical 삼성전자 주식회사
Priority to KR1020140109041A priority Critical patent/KR102171263B1/ko
Priority to US14/804,338 priority patent/US9391090B2/en
Publication of KR20160023152A publication Critical patent/KR20160023152A/ko
Priority to US15/185,020 priority patent/US9576969B2/en
Application granted granted Critical
Publication of KR102171263B1 publication Critical patent/KR102171263B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

집적회로 소자는 기판상에 형성된 수직으로 오버랩되도록 배치된 제1 레벨 반도체 소자와 제2 레벨 반도체 소자와의 사이에 개재된 다결정 실리콘 박막을 포함한다. 다결정 실리콘 박막은 적어도 하나의 실리콘 단결정을 포함한다. 실리콘 단결정은 제2 레벨 반도체 소자의 활성 영역을 제공하는 평탄부와, 평탄부로부터 제1 레벨 반도체 소자를 향하여 돌출된 핀 형상 돌출부를 포함한다. 다결정 실리콘 박막을 형성하기 위하여, 핀홀 내부를 채우면서 소자간 절연막의 상면을 덮는 비정질 실리콘층을 형성한다. 비정질 실리콘층에 열을 가하여 비정질 실리콘층의 일부를 용융시킨다. 비정질 실리콘층 중 핀홀 내부에서 용융되지 않고 고체 상태로 남아 있는 부분을 시드로 이용하여 상기 비정질 실리콘층의 용융된 부분을 결정화한다.

Description

제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 {Integrated circuit device having single crystal silicon thin film and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 결정 크기 및 위치가 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
최근 정보 통신 장치의 다기능화에 따라 메모리 소자를 포함하는 집적회로 소자의 대용량화 및 고집적화가 요구되고 있다. 고집적화를 위한 메모리 셀 크기의 축소에 따라, 메모리 소자의 동작 및 전기적 연결을 위해 메모리 소자에 포함되는 동작 회로들 및 배선 구조도 복잡해지고 있다. 이에 따라, 집적도를 향상시키면서 전기적 특성이 우수한 메모리 소자를 포함하는 집적회로 소자가 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 전기적 특성이 우수하고 집적도가 높은 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 활성 영역에서 반도체 결정의 입자 크기를 증가시킴으로써 상기 활성 영역 내에서의 결정 입계 (grain boundaries)를 최소화하여, 높은 캐리어 이동도를 제공하며 우수한 전기적 특성을 제공할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판상에 형성된 제1 레벨 반도체 소자와, 상기 제1 레벨 반도체 소자 위에 형성된 제2 레벨 반도체 소자와, 상기 제1 레벨 반도체 소자와 상기 제2 레벨 반도체 소자와의 사이에 개재된 다결정 실리콘 박막을 포함한다. 상기 다결정 실리콘 박막은 적어도 하나의 실리콘 단결정을 포함하고, 상기 적어도 하나의 실리콘 단결정은 상기 제2 레벨 반도체 소자의 활성 영역을 제공하는 평탄부와, 상기 평탄부로부터 상기 제1 레벨 반도체 소자를 향하여 돌출된 핀 형상 돌출부를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 레벨 반도체 소자와 상기 다결정 실리콘 박막과의 사이에 개재되고 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)을 더 포함할 수 있다. 일부 실시예들에서, 상기 소자간 절연막은 반사 거울층 (reflective mirror layer)을 포함할 수 있다. 일부 실시예들에서, 상기 소자간 절연막은 제1 굴절률을 갖는 제1 층과, 상기 제1 굴절률보다 낮은 제2 굴절률을 갖는 제2 층이 적어도 1회 교대로 적층되어 있는 절연 구조물을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 상기 제1 레벨 반도체 소자와 상기 활성 영역과의 사이에서 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)과, 상기 핀홀 내에서 상기 실리콘 단결정의 핀 형상 돌출부와 상기 제1 레벨 반도체 소자와의 사이에 있는 비정질 실리콘 시드(seed)를 더 포함할 수 있다. 또한, 상기 핀홀 내에서 상기 핀 형상 돌출부를 포위하는 절연 스페이서를 더 포함할 수 있다.
상기 제1 레벨 반도체 소자는 최상부 배선층과 상기 최상부 배선층을 덮는 층간절연막을 포함할 수 있으며, 상기 핀 형상 돌출부는 상기 층간절연막을 사이에 두고 상기 최상부 배선층과 이격될 수 있다.
일부 실시예들에서, 상기 소자간 절연막은 상기 층간절연막에 접할 수 있다.
다른 일부 실시예들에서, 상기 층간절연막과 상기 소자간 절연막과의 사이에 상기 기판과 평행하게 연장되고 상기 핀홀의 저면에서 노출되는 절연 박막을 더 포함할 수 있다. 상기 절연 박막은 상기 소자간 절연막을 구성하는 물질과 다른 물질로 구성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 핀 형상 돌출부는 상기 평탄부에 가까워질수록 더 큰 폭을 가질 수 있다.
상기 평탄부는 사각형 또는 육각형 평면 형상을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 제2 레벨 반도체 소자는 메모리 셀 어레이 영역을 포함하고, 상기 제1 레벨 반도체 소자는 상기 메모리 셀 어레이 영역으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판상에 형성된 주변 회로와, 상기 주변회로 위에 형성된 다결정 실리콘 박막과, 상기 다결정 실리콘 박막 위에서 상기 주변 회로와 수직으로 오버랩되도록 배치된 복수의 메모리 셀 스트링 (memory cell string)을 포함하는 메모리 셀 어레이를 포함한다. 상기 다결정 실리콘 박막은 복수의 실리콘 단결정을 포함하고, 상기 복수의 실리콘 단결정 중에서 선택되는 적어도 하나의 실리콘 단결정은 상기 복수의 메모리 셀 스트링의 활성 영역을 제공하는 평탄부와, 상기 평탄부로부터 상기 주변 회로를 향하여 돌출된 핀 형상 돌출부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 주변 회로와 상기 다결정 실리콘 박막과의 사이에 개재되고 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)과, 상기 핀홀 내에서 상기 핀 형상 돌출부의 일단부에 접해 있는 비정질 실리콘 시드(seed)를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 핀홀 내에서 상기 핀 형상 돌출부와 상기 비정질 실리콘 시드와의 사이의 공간에 채워진 다결정 실리콘 플러그(plug)를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 메모리 셀 어레이는 기판의 주면 연장 방향과 평행하게 연장되는 복수의 워드 라인과, 상기 기판의 주면 연장 방향과 평행한 제1 방향을 따라 상기 복수의 워드 라인의 폭을 한정하도록 상기 기판의 주면 연장 방향에 평행하면서 상기 제1 방향에 수직인 제2 방향으로 상호 평행하게 연장되는 복수의 워드 라인 컷 영역을 포함할 수 있다. 상기 복수의 실리콘 단결정은 규칙적으로 배열된 복수의 평탄부를 포함할 수 있다. 상기 복수의 평탄부는 각각 상기 제1 방향에서 상기 복수의 워드 라인 컷 영역 중 서로 이웃하는 2 개의 워드 라인 컷 영역 사이의 최단 거리보다 더 큰 폭을 가질 수 있다. 상기 복수의 워드 라인 컷 영역은 상기 복수의 실리콘 단결정의 결정 입계의 일부와 수직으로 오버랩되는 위치에 형성될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 복수의 워드 라인을 관통하여 상기 기판에 수직한 방향으로 연장되는 복수의 채널 영역을 더 포함할 수 있다. 상기 복수의 채널 영역은 상기 적어도 하나의 실리콘 단결정 위에서 상기 적어도 하나의 실리콘 단결정의 결정 입계로부터 이격된 위치에 배치될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 복수의 실리콘 단결정은 매트릭스(matrix) 형태 또는 허니콤(honeycomb) 구조를 이루도록 배열된 복수의 핀 형상 돌출부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 상기 주변 회로와 상기 다결정 실리콘 박막과의 사이에 개재되고 상기 핀 형상 돌출부를 수용하는 핀홀이 형성된 소자간 절연막과, 상기 핀홀 내에서 상기 핀 형상 돌출부의 일단부에 접해 있는 비정질 실리콘 시드와, 상기 핀홀 내에서 상기 핀 형상 돌출부 및 상기 비정질 실리콘 시드를 포위하는 절연 스페이서를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판상에 제1 레벨 반도체 소자를 형성한다. 상기 제1 레벨 반도체 소자를 덮는 소자간 절연막을 형성한다. 상기 소자간 절연막의 적어도 일부를 관통하는 핀홀을 형성한다. 상기 핀홀 내부로부터 상기 소자간 절연막의 상면까지 연장되는 형상을 가지는 적어도 하나의 실리콘 단결정을 포함하는 다결정 실리콘 박막을 형성한다. 상기 적어도 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 다결정 실리콘 박막 위에 제2 레벨 반도체 소자를 형성한다.
상기 다결정 실리콘 박막을 형성하는 단계는 상기 핀홀 내부를 채우면서 상기 소자간 절연막의 상면을 덮는 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층의 상면으로부터 상기 비정질 실리콘층에 열을 가하여 상기 비정질 실리콘층의 일부 영역에서의 스트레스를 완화시키는 단계와, 상기 비정질 실리콘층 중 핀홀 내부에서 고체 상태로 남아 있는 부분을 시드로 이용하여 상기 비정질 실리콘층의 용융된 부분을 결정화 (solidification)하는 단계를 포함할 수 있다.
상기 다결정 실리콘 박막을 형성하는 단계는 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함할 수 있다.
상기 다결정 실리콘 박막을 형성하는 단계는 상기 비정질 실리콘층을 어닐링하여 상기 제2 레벨 반도체 소자의 활성 영역을 제공하는 평탄부와, 상기 평탄부로부터 상기 제1 레벨 반도체 소자를 향하여 돌출된 핀 형상 돌출부를 포함하는 실리콘 단결정을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 소자간 절연막을 형성하는 단계는 서로 다른 굴절률을 갖는 복수의 절연막을 포함하는 반사 거울층을 형성하는 단계를 포함할 수 있다. 그리고, 상기 다결정 실리콘 박막을 형성하는 단계는 상기 비정질 실리콘층의 상면으로부터 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계와, 상기 반사 거울층을 이용하여 상기 조사되는 레이저 빔을 반사시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 핀홀을 형성하는 단계는 상기 소자간 절연막에 제1 폭을 가지는 홀을 형성하는 단계와, 상기 홀 내에 상기 홀의 내벽을 덮으면서 상기 홀 내에 상기 제1 폭보다 작은 제2 폭을 가지는 상기 핀홀을 한정하는 절연 스페이서를 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 핀홀을 형성하는 단계에서는 상기 핀홀의 입구측에서의 내경이 상기 핀홀의 저부에서의 내경보다 더 큰 사이즈를 가지도록 상기 핀홀을 형성할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자의 제조 방법에서는 기판상에 주변 회로를 형성한다. 상기 주변 회로 위에 상기 주변 회로를 덮는 소자간 절연막을 형성한다. 상기 소자간 절연막의 적어도 일부를 관통하는 핀홀을 형성한다. 상기 핀홀 내부로부터 상기 소자간 절연막의 상면까지 연장되는 형상을 가지는 적어도 하나의 실리콘 단결정을 포함하는 다결정 실리콘 박막을 형성한다. 상기 적어도 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 다결정 실리콘 박막 위에 상기 주변 회로와 수직으로 오버랩되도록 배치된 복수의 메모리 셀 스트링을 포함하는 메모리 셀 어레이를 형성한다.
상기 메모리 셀 어레이를 형성하는 단계는 상기 다결정 실리콘 박막을 구성하는 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 하나의 실리콘 단결정 위에 복수의 메모리 셀 스트링을 형성하는 단계를 포함할 수 있다.
상기 메모리 셀 어레이는 상기 복수의 메모리 셀 스트링을 사이에 두고 서로 이격된 복수의 워드 라인 컷 영역을 포함할 수 있으며, 상기 메모리 셀 어레이를 형성하는 단계는 상기 다결정 실리콘 박막을 구성하는 하나의 실리콘 단결정 위에 상기 복수의 워드 라인 컷 영역 중 적어도 2 개의 워드 라인 컷 영역이 수직으로 오버랩되고 상기 하나의 실리콘 단결정의 결정 입계와 수직으로 오버랩되는 위치에 배치되도록 상기 복수의 워드 라인 컷 영역을 형성하는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 따르면, 서로 다른 기능을 가지는 제1 레벨 반도체 소자 및 제2 레벨 반도체 소자가 서로 다른 레벨에서 서로 수직으로 오버랩되도록 적층된 다중층 소자 구조의 집적회로 소자를 제공한다. 상기 제1 레벨 반도체 소자와 제2 레벨 반도체 소자와의 사이에는 상기 제2 레벨 반도체 소자를 구성하는 데 필요한 활성 영역을 제공하는 고품질 다결정 실리콘 박막이 개재되어 있다. 상기 다결정 실리콘 박막은 소정 크기의 영역으로 구분되는 활성 영역 내에서 결정 입계를 포함하지 않도록 그레인 크기 및 위치가 제어된 반도체 결정 입자들을 포함한다. 따라서, 활성 영역에서 다수의 실리콘 홀전자 (unpaired electrons)를 발생시키는 불규칙한 입계가 포함되는 것을 최소화할 수 있으며, 상기 활성 영역 위에 형성되는 제2 레벨 반도체 소자의 전기적 특성 열화를 방지할 수 있다. 특히, 상기 활성 영역을 통한 전류 흐름 경로에서 전자가 실리콘 결정 입계를 통과하면서 불규칙적인 충돌을 하여 캐리어의 이동도가 감소되는 전자 산란 (electron scattering)을 방지할 수 있도록 실리콘 그레인 크기를 제어함으로써, 상기 활성 영역 내에서 캐리어 이동도를 향상시켜 집적회로 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 도면들로서, 도 2a는 도 1에 예시한 집적회로 소자의 주요 요소들의 사시도이고, 도 2b는 도 2a에서 점선 B로 표시한 부분의 주요 요소들의 평면 레이아웃 다이어그램이고, 도 2c는 도 2b의 C - C' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함되는 메모리 셀 어레이의 등가회로도이다.
도 4a 및 도 4b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 7a 및 도 7b는 각각 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 개략적으로 도시한 단면도이다.
도 12a 및 도 12b는 각각 본 발명의 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 변형예로서 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다.
도 13a 내지 도 13k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 불휘발성 메모리 소자에 적용한 구성을 개략적으로 보여주는 블록도이다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 메모리 시스템에 응용한 예를 나타내는 블록도이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 솔리드 스테이트 드라이브 (Solid State Drive: SSD) 형태의 메모리 시스템에 응용한 예를 나타내는 블록도이다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들면, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들면, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
첨부 도면을 참조하여 설명하는 다음의 예시적인 실시예들에서, 동일 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(10)의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(10)는 메모리 셀 어레이 영역(12), 제1 주변 회로 영역(14), 제2 주변 회로 영역(16) 및 본딩 패드 영역(18)을 포함할 수 있다.
상기 메모리 셀 어레이 영역(12)에는 도 3에 예시하는 바와 같은 회로 구성을 가지는 메모리 셀 어레이(MCA)가 형성될 수 있다.
상기 제1 주변 회로 영역(14) 및 제2 주변 회로 영역(16)에는 상기 메모리 셀 어레이 영역(12)으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다. 상기 제1 주변 회로 영역(14) 및 제2 주변 회로 영역(16)에는 상기 메모리 셀 어레이 영역(12)에 포함된 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
상기 제1 주변 회로 영역(14)은 상기 메모리 셀 어레이 영역(12)과 수직으로 오버랩되도록 배치됨으로써, 상기 집적회로 소자(10)를 포함하는 칩의 평면 크기를 감소시킬 수 있다.
일부 실시예들에서, 상기 제1 주변 회로 영역(14) 내에 배치되는 주변 회로들은 메모리 셀 어레이 영역(12)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들면, 제1 주변 회로 영역(14) 내에 배치되는 주변 회로들은 페이지 버퍼 (page buffer), 래치 회로 (latch circuit), 캐시 회로 (cache circuit), 칼럼 디코더 (column decoder), 감지 증폭기 (sense amplifier) 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
상기 제2 주변 회로 영역(16)은 메모리 셀 어레이 영역(12)의 일측 상에 배치될 수 있고, 메모리 셀 어레이 영역(12) 및/또는 제1 주변 회로 영역(14)과 오버랩되지 않도록 배치될 수 있다. 상기 제2 주변 회로 영역(16)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다. 도 1에는 제2 주변 회로 영역(16)이 메모리 셀 어레이 영역(12)과 오버랩되지 않도록 배치된 것으로 도시되었으나, 제2 주변 회로 영역(16)의 레이아웃은 도 1에 예시된 바에 한정되는 것은 아니다. 예를 들면, 제2 주변 회로 영역(16)이 메모리 셀 어레이 영역(12) 하부에 형성될 수도 있다.
본딩 패드 영역(18)은 메모리 셀 어레이 영역(12)의 타측에 형성될 수 있다. 본딩 패드 영역(18)은 메모리 셀 어레이 영역(12)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선들이 형성되는 영역일 수 있다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성을 개략적으로 도시한 도면들로서, 도 2a는 도 1에 예시한 메모리 셀 어레이 영역(12) 및 제1 주변 회로 영역(14)을 포함하는 집적회로 소자(100)의 주요 요소들의 사시도이다. 도 2b는 도 2a에서 점선 B로 표시한 부분의 주요 요소들의 평면 레이아웃 다이어그램이다. 도 2c는 도 2b의 C - C' 선 단면 구성을 개략적으로 도시한 단면도이다.
도 2a 내지 도 2c를 참조하면, 집적회로 소자(100)는 기판(102)상의 제1 레벨에 형성된 제1 주변 회로 영역(14)과, 상기 기판(102)상의 제2 레벨에 형성된 메모리 셀 어레이 영역(12)과, 상기 주변 회로 영역(14)과 상기 메모리 셀 어레이 영역(12)과의 사이에 개재된 다결정 실리콘 박막(120)을 포함한다.
본 명세서에서 사용되는 용어 "레벨"은 기판(102)으로부터 수직 방향 (도 2a 내지 도 2c에서 Z 방향)을 따르는 높이를 의미한다. 상기 기판(102)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(102)에 더 가깝다.
일부 실시예들에서, 상기 기판(102)은 X 방향 및 Y 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 상기 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(102)은 SOI (silicon-on-insulator) 기판, 또는 GeOI (germanium-on-insulator) 기판을 포함할 수 있다.
상기 다결정 실리콘 박막(120)은 적어도 하나의 실리콘 단결정(122)을 포함한다. 상기 적어도 하나의 실리콘 단결정(122)은 상기 메모리 셀 어레이 영역(12)의 활성 영역을 제공한다. 도 2c에는 하나의 실리콘 단결정(122)과, 상기 하나의 실리콘 단결정(122)을 둘러 싸는 주변의 실리콘 그레인들과의 결정 입계가 점선(122C)으로 표시되어 있다. 본 명세서에서, 용어 "하나의 실리콘 단결정"은 다결정 실리콘을 구성하는 하나의 실리콘 그레인을 의미하는 것으로 사용된다.
도 2c에 예시한 바와 같이, 상기 적어도 하나의 실리콘 단결정(122)은 상기 메모리 셀 어레이 영역(12)의 활성 영역을 제공하는 평탄부(124)와, 상기 평탄부(124)로부터 상기 제1 주변 회로 영역(14)을 향하여 돌출된 핀 형상 돌출부(126)를 포함한다. 상기 핀 형상 돌출부(126)는 그 선단부(tip)로부터 상기 평탄부(124)에 가까워질수록 더 큰 폭을 가질 수 있다.
상기 제1 주변 회로 영역(14)과 상기 다결정 실리콘 박막(120)과의 사이에는 상기 핀 형상 돌출부(126)를 수용하는 핀홀(pinhole)(130H)이 형성된 소자간 절연막 (inter-device dielectric layer)(130)이 형성되어 있다. 상기 핀홀(130H)의 내부 공간 중 저면 부근에는 비정질 실리콘 시드(seed)(120S)가 존재할 수 있다. 상기 비정질 실리콘 시드(120S)는 상기 실리콘 단결정(122)의 핀 형상 돌출부(126)와 제1 주변 회로 영역(14)과의 사이에 위치될 수 있다. 또한, 상기 핀홀(130H)의 내부 공간에서 상기 비정질 실리콘 시드(120S)와 상기 핀 형상 돌출부(126)와의 사이에는 다결정 실리콘 플러그(plug)(128)가 채워져 있을 수 있다. 상기 다결정 실리콘 플러그(128)는 다결정 실리콘으로 이루어질 수 있다. 일부 실시예들에서, 상기 핀홀(130H) 내에는 상기 다결정 실리콘 플러그(128)가 존재하지 않을 수 있다. 이 경우, 상기 핀홀(130H) 내에서 상기 비정질 실리콘 시드(120S)와 실리콘 단결정(122)의 핀 형상 돌출부(126)가 서로 접해 있을 수 있다.
상기 기판(102)에는 소자 분리막(104)에 의해 주변 회로용 활성 영역(AC)이 정의될 수 있다. 상기 기판(102)의 활성 영역(AC) 위에는 제1 주변 회로 영역(14)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 절연막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 상기 게이트(G)의 양 측벽은 절연 스페이서(106)로 덮일 수 있고, 상기 게이트(G)및 절연 스페이서(108) 위에 식각 정지막(108)이 형성될 수 있다. 상기 식각 정지막(108)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
상기 식각 정지막(108) 상에 복수의 층간절연막(112A, 112B, 112C)이 순차적으로 적층될 수 있다. 상기 복수의 층간 절연막(112A, 112B, 112C)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
상기 제1 주변 회로 영역(14)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(114)를 포함한다. 상기 다층 배선 구조(114)는 복수의 층간 절연막(112A, 112B, 112C)에 의해 상호 절연될 수 있다.
상기 다층 배선 구조(114)는 기판(102)상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 및 제2 배선층(118B)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 배선층(118A) 및 제2 배선층(118B)은 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 제1 배선층(118A) 및 제2 배선층(118B)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈륨, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 2c에서, 상기 다층 배선 구조(114)가 제1 배선층(118A) 및 제2 배선층(118B)을 포함하는 2 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 2c에 예시된 바에 한정되는 것은 아니다. 예를 들면, 상기 제1 주변 회로 영역(14)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(114)가 3 층 또는 그 이상의 다층 배선 구조를 가질 수도 있다. 도 2c에 예시된 다층 배선 구조(114)에서, 제2 배선층(118B)이 상기 다층 배선 구조(114)를 구성하는 배선층들 중 최상부 배선층인 것으로 간주한다. 그리고, 복수의 층간 절연막(112A, 112B, 112C) 중 층간절연막(112C)이 최상부 배선층인 상기 제2 배선층(118B)을 덮는 최상부 층간절연막인 것으로 간주한다.
상기 실리콘 단결정(122)의 핀 형상 돌출부(126)는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)을 사이에 두고 제1 주변 회로 영역(14)에서의 최상부 배선층인 제2 배선층(118B)과 이격되어 있다.
상기 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에는 상기 기판(102)과 평행하게 X 방향으로 연장되는 절연 박막(140)이 형성되어 있다. 상기 절연 박막(140)은 상기 핀홀(130H)의 저면에서 노출될 수 있으며, 상기 비정질 실리콘 시드(120S)와 접촉하는 상면을 가질 수 있다.
상기 절연 박막(140)은 상기 소자간 절연막(130)을 구성하는 절연 물질과 다른 절연 물질로 구성될 수 있다. 일부 실시예들에서, 상기 절연 박막(140) 및 소자간 절연막(130)은 서로 다른 식각 선택비를 제공하는 물질로 이루어질 수 있다. 예를 들면, 상기 절연 박막(140)은 실리콘 질화물로 이루어지고, 상기 소자간 절연막(130)은 실리콘 산화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
도 3은 도 1 내지 도 2c에 예시한 메모리 셀 어레이 영역(12)을 구성하는 메모리 셀 어레이(MCA)의 등가회로도이다. 도 3에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 소자의 등가 회로도를 예시하였다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함한다. 복수의 비트 라인(BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성된다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함한다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역이다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 또한, 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(MCA)는 3 차원 구조로 배열될 수 있다. 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 도 2a 내지 도 2c에 예시한 다결정 실리콘 박막(120)에 포함된 적어도 하나의 실리콘 단결정(122)의 평탄부(124)와 평행한 평면(도 2a 내지 도 2c에서 X-Y 평면)에 대하여 수직 방향 (도 2a 내지 도 2c에서 Z 방향)을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn) 각각의 채널 영역이 다결정 실리콘 박막(120)에 포함된 실리콘 단결정(122)의 평탄부(124)와 평행한 평면(도 2a 내지 도 2c에서 X-Y 평면)에 대하여 실질적으로 수직 방향으로 연장되도록 형성될 수 있다.
도 3에 예시한 구성을 가지는 메모리 셀 어레이(MCA)는 상기 다결정 실리콘 박막(120)을 관통하는 배선 구조물(도시 생략)을 통해 제1 주변 회로 영역(14)에 형성된 복수의 트랜지스터(TR)와 전기적으로 연결될 수 있다.
다시 도 2a 내지 도 2c를 참조하면, 제1 주변 회로 영역(14)의 최상부 층간절연막(112C) 위에 형성된 다결정 실리콘 박막(120)은 메모리 셀 어레이 영역(12) 및 본딩 패드 영역(18)(도 1 참조)과 오버랩되게 형성될 수 있다. 일부 실시예들에서, 상기 다결정 실리콘 박막(120)은 제2 주변 회로 영역(16)(도 1 참조 )까지 연장될 수 있다. 다른 일부 실시예들에서, 상기 다결정 실리콘 박막(120)은 제2 주변 회로 영역(16)(도 1 참조 )까지 연장되지 않을 수도 있다.
상기 다결정 실리콘 박막(120)에 포함된 적어도 하나의 실리콘 단결정(122)의 평탄부(124)는 그 상부에서 상기 제1 주변 회로 영역(14)과 수직으로 오버랩되도록 배치된 복수의 메모리 셀 스트링(MS)(도 3 참조)의 활성 영역을 제공한다. 일부 실시예들에서, 상기 다결정 실리콘 박막(120)은 약 20 ∼ 500 nm의 두께로 형성될 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
메모리 셀 어레이 영역(12)에서, 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)은 기판(102)의 주면 연장 방향과 평행하게 연장되고, 기판(102)상에서 수직으로 서로 오버랩되도록 형성될 수 있다. 상기 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)이 기판(102)의 주면 연장 방향과 평행한 제1 방향 (도 2a 내지 도 2c에서 X 방향)을 따라 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치되어 있다. 상기 복수의 워드 라인 컷 영역(WLC)은 기판(102)의 주면 연장 방향과 평행한 방향 (도 2a 내지 도 2c에서 X 방향)을 따라 상기 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)의 폭을 한정하며, 상기 기판(102)의 주면 연장 방향에 평행하면서 상기 제1 방향에 수직인 제2 방향 (도 2a 내지 도 2c에서 Y 방향)을 따라 상호 평행하게 연장된다.
상기 다결정 실리콘 박막(120)을 구성하는 적어도 하나의 실리콘 단결정(122)의 평탄부(124)에는 메모리 셀 어레이(MCA)의 워드 라인 컷 영역(WLC)의 연장 방향 (도 2a 내지 도 2c에서 Y 방향)을 따라 연장되는 공통 소스 영역(172)이 형성될 수 있다. 상기 공통 소스 영역(172)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 상기 다결정 실리콘 박막(120)에는 p 웰(도시되지 않음)이 형성될 수 있으며, 상기 공통 소스 영역(172)과 상기 다결정 실리콘 박막(120)에 내에 형성된 p 웰은 p-n 접합 다이오드를 형성할 수 있다. 상기 공통 소스 영역(172)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
상기 다결정 실리콘 박막(120) 상에서 이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에는 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)이 차례로 적층될 수 있다. 여기서, X 방향에서 이웃하는 2 개의 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 상호 이격되어 있다.
상기 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 금속, 금속 실리사이드, 불순물이 도핑된 반도체, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상기 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)은 각각 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
상기 다결정 실리콘 박막(120)과 그라운드 선택 라인(GSL)과의 사이, 상기 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL) 각각의 사이에는 절연막(176)이 개재되어 있다. 상기 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있으나, 상기 예시된 바에 한정되는 것은 아니다.
복수의 채널 영역(180)이 상기 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 및 복수의 절연막(176)을 관통하여 기판(102)의 주면에 수직한 방향 (도 2a 내지 도 2c에서 Z 방향)으로 연장될 수 있다. 상기 복수의 채널 영역(180)은 X 방향 및 Y 방향을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다. 도 2b에 예시한 복수의 채널 영역(180)의 배열은 단지 예시에 불과한 것으로서, 상기 복수의 채널 영역(180)의 배열 방식은 다양하게 변형 및 변경될 수 있다.
상기 복수의 채널 영역(180)은 적어도 하나의 실리콘 단결정(122) 위에서 상기 적어도 하나의 실리콘 단결정(122)의 결정 입계(122C)로부터 이격된 위치에 배치되어 있다. 상기 복수의 채널 영역(180)을 중심으로 그 주위에 형성되는 복수의 메모리 셀 스트링(MS) (도 3 참조)은 상기 적어도 하나의 실리콘 단결정(122) 위에서 상기 적어도 하나의 실리콘 단결정(122)의 결정 입계(122C)와 오버랩되지 않도록 형성될 수 있다.
일부 실시예들에서, 상기 복수의 채널 영역(180)은 도핑된 폴리실리콘 및/또는 도핑되지 않은 폴리실리콘을 포함할 수 있다.
상기 복수의 채널 영역(180)은 실린더 형상을 가질 수 있다. 복수의 채널 영역(180)의 내부 공간은 매립 절연막(182)으로 채워질 수 있다. 다른 일부 실시예들에서, 상기 복수의 채널 영역(180)은 필라(pillar) 구조를 가질 수 있다. 이 경우, 상기 매립 절연막(182)은 생략될 수 있다.
복수의 채널 영역(180)과 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)과의 사이에 각각 게이트 절연막(184)이 개재될 수 있다. 상기 게이트 절연막(184)은 채널 영역(180)으로부터 순차적으로 적층된 터널 절연막, 전하 저장막, 및 블로킹 절연막을 포함할 수 있다. 상기 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 상기 전하 저장막은 복수의 채널 영역(180)으로부터 상기 터널 절연막을 터널링한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 블로킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 블로킹 절연막은 실리콘 산화물보다 더 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 절연막(184)과 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)과의 사이에는 배리어 금속층(도시 생략)이 더 형성될 수도 있다.
상기 다결정 실리콘 박막(120) 내에 형성된 공통 소스 영역(172) 상에는 공통 소스 라인(CSL)이 형성될 수 있다. 상기 공통 소스 라인(CSL)은 워드 라인 컷 영역(WLC) 내에서 Y 방향을 따라 연장될 수 있다.
상기 워드 라인 컷 영역(WLC) 내에는 상기 공통 소스 라인(CSL)의 측벽을 덮는 절연 스페이서(192)가 형성될 수 있다. 상기 절연 스페이서(192)는 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과 공통 소스 라인(CSL)과의 사이를 전기적으로 절연시키는 역할을 할 수 있다.
상기 그라운드 선택 라인(GSL)과 그라운드 선택 라인(GSL)에 인접한 채널 영역(180)의 일부 및 게이트 절연막(184)의 일부가 도 3에 예시한 그라운드 선택 트랜지스터(GST)를 구성할 수 있다. 또한, 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 인접한 채널 영역(180)의 일부 및 게이트 절연막(184)의 일부가 도 3에 예시한 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 구성할 수 있다. 그리고, 스트링 선택 라인(SSL)과 스트링 선택 라인(SSL)에 인접한 채널 영역(180)의 일부 및 게이트 절연막(184) 의 일부가 도 3에 예시한 스트링 선택 트랜지스터(SST)를 구성할 수 있다.
상기 복수의 채널 영역(180) 및 매립 절연막(182) 상에 드레인 영역(186)이 형성될 수 있다. 예시적인 실시예들에 있어서, 드레인 영역(186)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 2a에 예시한 바와 같이, 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)을 관통하도록 형성된 복수의 채널 영역(180)은 드레인 영역(186)을 통해 복수의 비트 라인(BL)에 연결될 수 있다. 일부 실시예들에서, 상기 복수의 비트 라인(BL)은 폴리실리콘 등과 같은 비금속성 도전 물질, 금속, 또는 이들의 조합으로 이루어질 수 있다.
상기 워드 라인 컷 영역(WLC) 내에 공통 소스 라인(CSL)이 존재하고, 서로 이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에 스트링 선택 라인 컷 영역(SSLC)이 존재할 수 있다.
도 4a 및 도 4b는 각각 도 2a 내지 도 2c에 예시한 집적회로 소자(100)에 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다. 도 4a 및 도 4b에는 각각 도 2a 내지 도 2c에 예시한 다결정 실리콘 박막(120)을 구성하는 실리콘 단결정(122)의 다양한 평면 형상들이 예시되어 있다.
도 4a 및 도 4b에서, 다결정 실리콘 박막(120)은 다양한 평면 형상을 가지고 규칙적으로 배열된 복수의 실리콘 단결정(122A, 122B)을 포함할 수 있다. 도 4a 및 도 4b에서, 복수의 실리콘 단결정(122A, 122B) 각각의 평탄부(124A, 124B) 및 핀 형상 돌출부(126A, 126B)가 점선으로 표시되어 있다. 상기 평탄부(124A, 124B)의 평면 형상을 나타내는 점선의 위치는 상기 복수의 실리콘 단결정(122A, 122B)의 결정 입계의 위치를 의미할 수 있다.
일부 실시예들에서, 도 4a에 예시한 바와 같이, 다결정 실리콘 박막(120)은 서로 매트릭스(matrix) 형태로 배열된 복수의 실리콘 단결정(122A)을 포함할 수 있다. 상기 복수의 실리콘 단결정(122A)의 복수의 핀 형상 돌출부(126A)도 서로 매트릭스 형태로 배열될 수 있다. 상기 복수의 핀 형상 돌출부(126A)에 연결되어 있는 복수의 평탄부(124A)는 각각 대략 사각형 평면 형상을 가지고 상호 매트릭스 형태로 규칙적으로 배열되어 있다. 일부 실시예들에서, 상기 복수의 평탄부(124A)는 각각 모서리가 라운드 형상인 사각형 평면 형상을 가질 수 있다.
상기 복수의 실리콘 단결정(122A)을 포함하는 다결정 실리콘 박막(120)을 활성 영역으로 이용하여 상기 복수의 실리콘 단결정(122A) 위에 메모리 셀 어레이(MCA)가 형성될 수 있다. 도 4a의 예에서, 상기 복수의 실리콘 단결정(122A)의 평탄부(124A)는 각각 메모리 셀 어레이(MCA)에 포함된 복수의 워드 라인 컷 영역(WLC) 중 서로 이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이의 최단 거리(L1)보다 더 큰 폭(W1)을 가지도록 형성될 수 있다. 그리고, 복수의 워드 라인 컷 영역(WLC)은 도 4a에서 점선으로 표시한 복수의 실리콘 단결정(122A)의 결정 입계의 일부와 수직으로 오버랩되는 위치에 배치되도록 형성될 수 있다. 또한, 상기 복수의 실리콘 단결정(122A)의 핀 형상 돌출부(126A)는 상기 복수의 워드 라인 컷 영역(WLC)과 수직으로 오버랩되지 않는 위치에 배치되도록 위치 결정될 수 있다. 상기 복수의 실리콘 단결정(122A) 중 어느 하나의 실리콘 단결정(122A)의 평탄부(124A) 위에는 복수의 메모리 셀 스트링(MS)(도 3 참조)이 배치될 수 있다.
다른 일부 실시예들에서, 도 4b에 예시한 바와 같이, 다결정 실리콘 박막(120)은 허니콤(honeycomb) 구조를 이루도록 배열된 복수의 실리콘 단결정(122B)을 포함할 수 있다. 상기 복수의 실리콘 단결정(122B)의 복수의 핀 형상 돌출부(126B)도 허니콤 구조를 이루도록 배열될 수 있다. 상기 복수의 핀 형상 돌출부(126B)에 연결되어 있는 복수의 평탄부(124B)는 각각 대략 육각형 평면 형상을 가지고 상호 허니콤 구조를 이루도록 배열되어 있다. 일부 실시예들에서, 상기 복수의 평탄부(124B)는 각각 모서리가 라운드 형상인 육각형 평면 형상을 가질 수 있다.
상기 복수의 실리콘 단결정(122B)을 포함하는 다결정 실리콘 박막(120)을 활성 영역으로 이용하여 상기 복수의 실리콘 단결정(122B) 위에 메모리 셀 어레이(MCA)가 형성될 수 있다. 도 4b의 예에서, 상기 복수의 실리콘 단결정(122B)의 평탄부(124B)는 각각 메모리 셀 어레이(MCA)에 포함된 복수의 워드 라인 컷 영역(WLC) 중 서로 이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이의 최단 거리(L2)보다 더 큰 폭(W2)을 가지도록 형성될 수 있다. 그리고, 복수의 워드 라인 컷 영역(WLC)은 도 4b에서 점선으로 표시한 복수의 실리콘 단결정(122B)의 결정 입계의 일부와 수직으로 오버랩되는 위치에 배치되도록 형성될 수 있다. 또한, 상기 복수의 실리콘 단결정(122B)의 복수의 핀 형상 돌출부(126B) 중 일부는 상기 복수의 워드 라인 컷 영역(WLC)과 수직으로 오버랩되는 위치에 배치되고, 다른 일부는 상기 복수의 워드 라인 컷 영역(WLC)과 오버랩되지 않는 위치에 배치되도록 위치 결정될 수 있다. 상기 복수의 실리콘 단결정(122B) 중 어느 하나의 실리콘 단결정(122B)의 평탄부(124B) 위에는 복수의 메모리 셀 스트링(MS)(도 3 참조)이 배치될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 주요 구성을 개략적으로 도시한 단면도이다.
도 5에 예시한 집적회로 소자(200)는 도 2a 내지 도 2c를 참조하여 설명한 소자간 절연막(130) 대신 반사 거울층 (reflective mirror layer)으로 이루어지는 소자간 절연막(230)을 포함하는 것을 제외하고, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
도 5를 참조하면, 제1 주변 회로 영역(14)과 상기 다결정 실리콘 박막(120)과의 사이에는 소자간 절연막(230)이 형성되어 있다. 상기 소자간 절연막(230)에는 실리콘 단결정(122)의 핀 형상 돌출부(126)를 수용하는 핀홀(pinhole)(230H)이 형성되어 있다. 상기 핀홀(230H)의 내부 공간 중 저면 부근에는 비정질 실리콘 시드(120S)가 존재한다.
상기 소자간 절연막(230)은 서로 다른 굴절률을 가지는 복수의 절연 박막(232, 234)을 포함하는 반사 거울층으로 이루어진다. 일부 실시예들에서, 상기 복수의 절연 박막(232, 234)은 제1 굴절률을 가지는 제1 절연 박막(232)과, 상기 제1 굴절률보다 낮은 제2 굴절률을 가지는 제2 절연 박막(234)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연 박막(232)은 실리콘 질화막으로 이루어지고, 상기 제2 절연 박막(234)은 실리콘 산화막으로 이루어질 수 있으나, 상기 예시된 물질에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 상기 소자간 절연막(230)의 구성 물질은 상기 소자간 절연막(230)의 상부에서 상기 소자간 절연막(230)을 향해 입사되는 빛을 상기 소자간 절연막(230)의 상부 측으로 반사시키는 기능을 수행할 수 있는 절연 물질 또는 절연 물질들의 조합으로 이루어진 것이면 충분하며, 특별히 제한되는 것은 아니다. 예들 들면, 상기 소자간 절연막(230)은 서로 다른 물질로 이루어지는 복수의 절연 박막을 포함할 수 있다. 또는, 상기 소자간 절연막(230)은 제1 굴절률을 가지는 제1 절연 박막(232)과, 상기 제1 굴절률보다 낮은 제2 굴절률을 가지는 제2 절연 박막(234)이 적어도 1 회 교대로 적층되어 있는 절연 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 제1 절연 박막(232) 및 제2 절연 박막(234)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 티타늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 아연 산화물, 지르코늄 산화물, 알루미늄 산화물, 알루미늄 질화물, 또는 니오븀 산화물 중에서 선택되는 서로 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 소자간 절연막(230)은 DBR (Distributed Bragg Reflector) 구조체로 이루어질 수 있다. 상기 DBR 구조체는 상기 소자간 절연막(230)의 상부로부터 상기 소자간 절연막(230)을 통과하여 입사되는 빛의 적어도 일부를 상기 DBR 구조체에서 반사시킬 수 있다.
일부 실시예들에서, 상기 DBR 구조체는 제1 굴절률을 갖는 제1 층과, 상기 제1 굴절률보다 낮은 제2 굴절률을 갖는 제2 층이 적어도 1회 교대로 적층되어 있는 절연 구조물로 이루어지는 다중 반사층을 포함할 수 있다. 상기 제1 층 및 제2 층은 각각 Si, Zr, Ta, Ti, Hf 및 Al로 이루어지는 군에서 선택되는 어느 하나의 산화물 또는 질화물로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 층 및 제2 층은 SiOx (0 < x ≤ 2), TiO2, Ti3O5, Ti2O3, TiO, Ta2O5, ZrO2, Nb2O5, CeO2, ZnS, Al2O3, SiN, 실록산 폴리머 (siloxane polymers), 및 MgF2 중에서 선택되는 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 층은 SiN, AlN, TiO2 및 SiOx (0 < x < 2) 중에서 선택되는 어느 하나의 물질로 이루어지고, 상기 제2 층은 SiO2 및 Al2O3 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다. 상기 제1 층 및 제2 층은 각각 상기 소자간 절연막(230)의 상부로부터 상기 소자간 절연막(230)을 통과하여 입사되는 빛의 파장(λ)의 1/4의 두께 (λ/4)를 가질 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(300)의 주요 구성을 개략적으로 도시한 단면도이다.
도 6에 예시한 집적회로 소자(300)는 비교적 큰 직경을 가지는 홀(330H)이 형성된 소자간 절연막(330)을 포함하고, 상기 소자간 절연막(330)의 홀(330H) 내에서 실리콘 단결정(122)의 핀 형상 돌출부(126)를 포위하는 절연 스페이서(340)를 더 포함하는 것을 제외하고, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
도 6을 참조하면, 제1 주변 회로 영역(14)과 상기 다결정 실리콘 박막(120)과의 사이에 소자간 절연막(330)이 형성되어 있다. 상기 소자간 절연막(330)에는 실리콘 단결정(122)의 핀 형상 돌출부(126)를 수용하는 홀(330H)이 형성되어 있다. 상기 홀(330H)의 저면 부근의 직경(D3)은 도 2c에 예시한 핀홀(130H)의 저면 부근의 직경(D1)보다 더 클 수 있다. 상기 홀(330H)의 내경은 상기 실리콘 단결정(122)의 핀 형상 돌출부(126)의 외경보다 더 크다. 상기 홀(330H)의 내벽과 상기 핀 형상 돌출부(126)와의 사이에는 절연 스페이서(340)가 개재되어 있다.
상기 홀(330H) 내에서 상기 절연 스페이서(340)에 의해 상기 홀(330H)의 폭보다 더 작은 폭을 가지는 핀홀(340H)이 한정될 수 있다. 상기 핀홀(340H)은 핀 형상 돌출부(126)의 하부측 선단부로부터 실리콘 단결정(122)의 평탄부(124)에 가까워질수록 X 방향에서의 폭이 더 커질 수 있다.
도 7a 및 도 7b는 각각 도 6에 예시한 집적회로 소자(300)에 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다. 도 7a 및 도 7b에는 각각 도 6에 예시한 다결정 실리콘 박막(120)을 구성하는 실리콘 단결정(122A, 122B)과 절연 스페이서(340)의 다양한 평면 형상들이 예시되어 있다.
도 7a 및 도 7b에서, 다결정 실리콘 박막(120)은 다양한 평면 형상을 가지고 규칙적으로 배열된 복수의 실리콘 단결정(122A, 122B)을 포함할 수 있다. 도 7a 및 도 7b에서, 복수의 실리콘 단결정(122A, 122B) 각각의 평탄부(124A, 124B), 핀 형상 돌출부(126A, 126B), 및 절연 스페이서(340)가 점선으로 표시되어 있다.
도 7a 및 도 7b에서, 절연 스페이서(340)가 상기 홀(330H) 내에서 상기 핀 형상 돌출부(126A, 126B)가 차지하는 공간을 한정하도록 상기 핀 형상 돌출부(126A, 126B) 주위에 배치된 것을 제외하면, 도 4a 및 도 4b을 참조하여 설명한 구성과 대체로 동일한 구성을 가진다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(400)의 주요 구성을 개략적으로 도시한 단면도이다.
도 8에 예시한 집적회로 소자(400)는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에 절연 박막(140)(도 2a 및 도 2c 참조)이 생략된 것을 제외하고, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(400)에서, 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)은 직접 접할 수 있다. 상기 소자간 절연막(130)에 형성된 핀홀(130H)은 상기 소자간 절연막(130)을 완전히 관통하도록 Z 방향으로 연장될 수 있다. 상기 핀홀(130H)의 저면에서는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)의 상면이 노출되고, 상기 핀홀(130H)의 내부 공간 중 저면 부근에 있는 비정질 실리콘 시드(120S)가 상기 최상부 층간절연막(112C)의 상면과 접할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)의 주요 구성을 개략적으로 도시한 단면도이다.
도 9에 예시한 집적회로 소자(500)는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에 절연 박막(140)(도 2a 및 도 2c 참조)이 생략되고, 상기 최상부 층간절연막(112C)의 상면 위에 핀홀(130H)과 연통되는 리세스(112R)가 형성되고, 비정질 실리콘 시드(120S)가 상기 리세스(112R) 내부에 배치되는 것을 제외하고, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(500)에서, 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)은 직접 접할 수 있다. 상기 소자간 절연막(130)에 형성된 핀홀(130H)은 상기 소자간 절연막(130)을 완전히 관통하도록 Z 방향으로 연장되어, 최상부 층간절연막(112C)의 상면에 형성된 리세스(112R)와 연통될 수 있다. 상기 비정질 실리콘 시드(120S)의 적어도 일부는 핀 형상 돌출부(126)의 하부측 선단부로부터 하부로 기판(102)을 향해 연장되어 상기 소자간 절연막(130)의 저면(130B)보다 더 기판(102)에 더 가까이 배치될 수 있다. 상기 비정질 실리콘 시드(120S) 중 기판(102)에 대면하는 표면은 상기 최상부 층간절연막(112C)에 접할 수 있다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)의 주요 구성을 개략적으로 도시한 단면도이다.
도 10에 예시한 집적회로 소자(600)는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에 절연 박막(140)(도 2a 및 도 2c 참조)이 생략되고, 소자간 절연막(130)에 형성된 핀홀(130H)이 상기 소자간 절연막(130)의 일부 만을 관통하는 블라인드 홀 (blind hole) 형태로 Z 방향으로 연장되어 있는 것을 제외하고, 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다.
상기 집적회로 소자(600)에서, 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)은 직접 접할 수 있다. 그리고, 비정질 실리콘 시드(120S)는 소자간 절연막(130)을 사이에 두고 최상부 층간절연막(112C)과 이격되어 있다. 상기 비정질 실리콘 시드(120S) 중 기판(102)에 대면하는 표면이 상기 소자간 절연막(130)에 접할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(700)의 주요 구성을 개략적으로 도시한 단면도이다.
도 11에 예시한 집적회로 소자(700)는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에 절연 박막(140)(도 2a 및 도 2c 참조)이 생략되고, 실리콘 단결정(122)이 평탄부(124)와 핀 형상 돌출부(126)와의 사이에서 상기 평탄부(124)와 핀 형상 돌출부(126)에 일체로 형성된 중간 연결부(725)를 포함하는 것을 제외하고 도 2a 내지 도 2c에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 기판(102)의 주면(102M)과 평행한 방향에서, 상기 중간 연결부(725)의 폭은 상기 핀 형상 돌출부(126)의 폭보다 더 크다.
상기 집적회로 소자(700)에서, 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)은 직접 접할 수 있다. 상기 소자간 절연막(130)에는 핀홀(730H)과, 상기 핀홀(730H)에 연통되고 상기 핀홀(730H)의 내경보다 더 큰 내경을 가지는 그루브(groove)(730G)가 형성되어 있다. 상기 중간 연결부(725)는 상기 그루브(730G)를 채우도록 형성될 수 있다.
상기 핀홀(730H) 및 그루브(730G)에 의해 마련되는 공간은 상기 소자간 절연막(130)을 완전히 관통하도록 Z 방향으로 연장될 수 있다. 상기 핀홀(730H)의 저면에서는 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)의 상면이 노출되고, 상기 핀홀(730H)의 내부 공간 중 저면 부근에 있는 비정질 실리콘 시드(120S)가 상기 최상부 층간절연막(112C)의 상면과 접할 수 있다.
일부 실시예들에서, 상기 집적회로 소자(700)는, 도 2a 및 도 2c에 예시한 집적회로 소자(100)와 유사하게, 제1 주변 회로 영역(14)의 최상부 층간절연막(112C)과 상기 소자간 절연막(130)과의 사이에 형성된 절연 박막(140)을 더 포함할 수 있다. 이 경우, 상기 비정질 실리콘 시드(120S) 중 기판(102)에 대면하는 표면은 상기 절연 박막(140)에 접할 수 있다.
다른 일부 실시예들에서, 상기 소자간 절연막(130)에 형성된 핀홀(730H)은, 도 9에 예시한 집적회로 소자(500)와 유사하게, 상기 소자간 절연막(130)을 완전히 관통하도록 Z 방향으로 연장되어, 제1 주변 회로 영역(14)의 최상부 층간절연막(112C)의 상면에 형성된 리세스(112R)와 연통될 수 있다. 그리고, 상기 비정질 실리콘 시드(120S)의 적어도 일부는 최상부 층간절연막(112C)의 리세스(112R) 내부에 형성될 수 있다.
또 다른 일부 실시예들에서, 소자간 절연막(130)에 형성된 핀홀(730H)은, 도 10에 예시한 집적회로 소자(600)와 유사하게, 상기 소자간 절연막(130)의 일부 만을 관통하는 블라인드 홀 형태로 Z 방향으로 연장될 수 있다. 그리고, 비정질 실리콘 시드(120S)는 소자간 절연막(130)을 사이에 두고 최상부 층간절연막(112C)과 이격될 수 있으며, 상기 비정질 실리콘 시드(120S) 중 기판(102)에 대면하는 표면이 상기 소자간 절연막(130)에 접할 수 있다.
도 11에 예시한 집적회로 소자(700)에서, 소자간 절연막(130)에 핀홀(730H)의 내경보다 더 큰 사이즈의 내경을 가지는 그루브(730G)가 형성됨으로써, 도 15e를 참조하여 설명하는 공정에서 상기 그루브(730G) 및 핀홀(730H) 내에 비정질 실리콘층(120A) 형성을 위한 퇴적 공정을 수행할 때, 상기 그루브(730G) 및 핀홀(730H) 내에 보이드가 형성되는 것을 효과적으로 억제할 수 있다.
도 12a 및 도 12b는 각각 본 발명의 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 200, 300, 400, 500, 600, 700)의 변형예로서 적용 가능한 일부 주요 요소들의 레이아웃 다이어그램이다.
도 12a 및 도 12b에서, 다결정 실리콘 박막(820A, 820B)은 도 2a 내지 도 2c에 예시한 집적회로 소자(100)에 포함된 다결정 실리콘 박막(120)과 대체로 유사한 구성을 가진다. 단, 다결정 실리콘 박막(820A, 820B)은 적어도 3 개의 워드 라인 컷 영역(WLC)과 수직으로 오버랩되도록 비교적 큰 폭(W3, W4)을 가지는 실리콘 단결정(822A, 822B)을 포함할 수 있다. 도 12a 및 도 12b에는 다결정 실리콘 박막(820A, 820B)이 X 방향을 따라 4 개의 워드 라인 컷 영역(WLC)과 수직으로 오버랩되는 실리콘 단결정(822A, 822B)을 포함하는 경우를 예시하였다. 그러나, 상기 실리콘 단결정(822A, 822B)의 크기 및 형상은 예시된 바에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다.
상기 다결정 실리콘 박막(820A, 820B)은 다양한 평면 형상을 가지고 규칙적으로 배열된 복수의 실리콘 단결정(822A, 822B)을 포함할 수 있다. 도 12a 및 도 12b에서, 복수의 실리콘 단결정(822A, 822B) 각각의 평탄부(824A, 824D) 및 핀 형상 돌출부(826C, 826B)가 점선으로 표시되어 있다.
일부 실시예들에서, 도 12a에 예시한 바와 같이, 다결정 실리콘 박막(820A)은 서로 매트릭스 형태로 배열된 복수의 실리콘 단결정(822A)을 포함할 수 있다. 상기 복수의 실리콘 단결정(822A)은 각각 핀 형상 돌출부(826A)를 포함하며, 상기 복수의 실리콘 단결정(822A)에 포함된 복수의 핀 형상 돌출부(826A)는 서로 매트릭스 형태로 배열될 수 있다. 상기 복수의 핀 형상 돌출부(826A)에 연결되어 있는 복수의 평탄부(824A)는 각각 대략 사각형 평면 형상을 가지고 상호 매트릭스 형태로 규칙적으로 배열될 수 있다. 일부 실시예들에서, 상기 복수의 평탄부(824A)는 각각 모서리가 라운드 형상인 사각형 평면 형상을 가질 수 있다.
상기 복수의 실리콘 단결정(822A)을 포함하는 다결정 실리콘 박막(820A)을 활성 영역으로 이용하여 상기 복수의 실리콘 단결정(822A) 위에 메모리 셀 어레이(MCA)가 형성될 수 있다. 상기 복수의 실리콘 단결정(822A) 중 어느 하나의 실리콘 단결정(822A)의 평탄부(824A) 위에는 복수의 메모리 셀 스트링(MS)(도 3 참조)이 배치될 수 있다.
다른 일부 실시예들에서, 도 12b에 예시한 바와 같이, 다결정 실리콘 박막(820B)은 허니콤 구조를 이루도록 배열된 복수의 실리콘 단결정(822B)을 포함할 수 있다. 상기 복수의 실리콘 단결정(822B)에 포함되는 복수의 핀 형상 돌출부(826B)도 허니콤 구조를 이루도록 배열될 수 있다. 상기 복수의 핀 형상 돌출부(826B)에 연결되어 있는 복수의 평탄부(824B)는 각각 대략 육각형 평면 형상을 가지고 상호 허니콤 구조를 이루도록 배열될 수 있다. 일부 실시예들에서, 상기 복수의 평탄부(824B)는 각각 모서리가 라운드 형상인 육각형 평면 형상을 가질 수 있다.
상기 복수의 실리콘 단결정(822B)을 포함하는 다결정 실리콘 박막(820B)을 활성 영역으로 이용하여 상기 복수의 실리콘 단결정(822B) 위에 메모리 셀 어레이(MCA)가 형성될 수 있다. 상기 복수의 실리콘 단결정(822B) 중 어느 하나의 실리콘 단결정(822B)의 평탄부(824B) 위에는 복수의 메모리 셀 스트링(MS)(도 3 참조)이 배치될 수 있다.
도 13a 내지 도 13k는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 2a 내지 도 2c에 예시한 집적회로 소자(100)의 제조 방법을 예로 들어 설명한다.
도 13a를 참조하면, 기판(102)상의 일부 영역에 제1 주변 회로 영역(14)을 형성한다.
보다 구체적으로 설명하면, 기판(102)에 트렌치(102T)를 형성하고, 상기 트렌치(102T) 내부를 실리콘 산화물 등의 절연 물질로 매립하여 활성 영역(AC)을 한정하는 소자 분리막(104)을 형성한다. 그 후, 상기 기판(102)에 복수의 이온 주입 공정을 수행하여 주변 회로용 p 웰 및 주변 회로용 n 웰을 형성할 수 있다. 상기 주변 회로용 p 웰은 NMOS 트랜지스터 형성 영역일 수 있고, 상기 주변 회로용 n 웰은 PMOS 트랜지스터 형성 영역일 수 있다.
상기 기판(102) 상에 주변 회로용 게이트 절연막(GD)을 형성한다. 그 후, 상기 게이트 절연막(GD) 상에 주변 회로용 게이트(G)을 형성한다. 상기 게이트(G)는 도핑된 폴리실리콘, 금속, 또는 이들의 조합으로 이루어질 수 있다. 상기 게이트(G)의 측벽에 절연 스페이서(106)를 형성하고, 상기 기판(102) 중 상기 게이트(G)의 양측에 소스/드레인 영역(SD)을 형성한다. NMOS 트랜지스터 형성용 소스/드레인 영역(SD)은 기판(102)에 n 형 불순물을 주입하여 형성할 수 있다. PMOS 트랜지스터 형성용 소스/드레인 영역(SD)은 기판(102)에 p 형 불순물을 주입하여 형성할 수 있다. 상기 소스/드레인 영역(SD)은 LDD (lightly doped drain) 구조를 가질 수 있다. 이에 따라, 상기 게이트 절연막(GD), 게이트(G), 및 소스/드레인 영역(SD)을 포함하는 복수의 트랜지스터(TR)가 형성될 수 있다.
상기 복수의 트랜지스터(TR) 및 절연 스페이서(106) 위에 식각 정지막(108)을 형성한다. 상기 식각 정지막(108)은 예를 들면 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어지는 절연 물질을 포함할 수 있다.
상기 식각 정지막(108) 상에 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 및 제2 배선층(118B)을 포함하는 다층 배선 구조(114)와, 상기 다층 배선 구조(114)를 상호 절연시킬 수 있는 복수의 층간 절연막(112A, 112B, 112C)을 형성한다. 상기 다층 배선 구조(114)의 제2 배선층(118B)은 최상부 배선층을 구성할 수 있다.
상기한 바와 같이 기판(102)상의 일부 영역에 상기 제1 주변 회로 영역(14)을 형성하는 동안, 상기 기판(102)상의 다른 일부 영역에는 도 1을 참조하여 설명한 제2 주변 회로 영역(16)의 적어도 일부가 함께 형성될 수 있다.
도 13b를 참조하면, 다층 배선 구조(114)의 최상부 배선층인 제2 배선층(118B)을 덮는 층간절연막(112C) 위에 절연 박막(140) 및 소자간 절연막(130)을 차례로 형성한다.
상기 절연 박막(140) 및 소자간 절연막(130)은 서로 다른 식각 선택비를 제공할 수 있도록 서로 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 절연 박막(140)은 실리콘 질화물로 이루어지고, 상기 소자간 절연막(130)은 실리콘 산화물로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 소자간 절연막(130)은 도 5를 참조하여 소자간 절연막(230)에 대하여 설명한 바와 같은 반사 거울층으로 이루어질 수 있다. 도 5를 참조하여 설명한 바와 같이, 상기 반사 거울층은 제1 굴절률을 가지는 제1 절연 박막(232)과, 상기 제1 굴절률보다 낮은 제2 굴절률을 가지는 제2 절연 박막(234)이 적어도 1 회 교대로 적층되어 있는 절연 구조물을 포함할 수 있다.
상기 절연 박막(140) 및 소자간 절연막(130) 각각의 두께는 집적회로 소자의 설계에 따라 다양하게 선택될 수 있다. 일부 실시예들에서, 상기 기판(120)의 상면으로부터 상기 소자간 절연막(130)의 상면까지 Z 방향을 따르는 수직 거리가 약 1.5 ∼ 2 μm로 되도록 상기 절연 박막(140) 및 소자간 절연막(130) 각각의 두께를 결정할 수 있다. 다른 일부 실시예들에서, 상기 다층 배선 구조(114)의 최상부 배선층인 제2 배선층(118B)으로부터 상기 소자간 절연막(130)의 상면까지 Z 방향을 따르는 수직 거리가 약 5 nm ∼ 1 μm로 되도록 상기 절연 박막(140) 및 소자간 절연막(130) 각각의 두께를 결정할 수 있다.
일부 실시예들에서, 상기 절연 박막(140) 형성 공정은 생략될 수 있다. 상기 절연 박막(140) 형성 공정이 생략된 경우, 후속 공정에 따라 도 8, 도 9, 도 10, 및 도 11에 예시한 집적회로 소자(400, 500, 600, 700) 중 어느 하나의 소자가 얻어질 수 있다.
도 13c를 참조하면, 상기 소자간 절연막(130) 위에 상기 소자간 절연막(130)을 노출시키는 적어도 하나의 개구(132H)가 형성된 마스크 패턴(132)을 형성하고, 상기 마스크 패턴(132)을 식각 마스크로 이용하고 상기 절연 박막(140)을 식각 정지층으로 이용하여, 상기 소자간 절연막(130)을 식각하여, 상기 소자간 절연막(130)에 적어도 하나의 핀홀(130H)을 형성한다.
일부 실시예들에서, 상기 소자간 절연막(130)에 형성되는 적어도 하나의 핀홀(130H)은 도 4a, 도 4b, 도 12a 및 도 12b에 예시한 핀 형상 돌출부(126A, 126B, 826A, 826B) 각각의 배열 구조 중 어느 하나의 배열 구조에 대응하는 위치에 각각 형성된 복수의 핀홀(130H)을 포함할 수 있다.
상기 적어도 하나의 핀홀(130H)은 입구측에서 약 100 nm 이하의 내경(D5)을 가지도록 형성될 수 있다. 예를 들면, 상기 적어도 하나의 핀홀(130H)은 약 60 ∼ 100 nm의 내경(D5)을 가질 수 있다. 상기 적어도 하나의 핀홀(130H)의 내경(D5)이 너무 작으면 도 13d를 참조하여 설명하는 비정질 실리콘층(120A) 형성을 위한 퇴적 공정시 상기 핀홀(130H) 내에 보이드(void)가 형성되는 등의 문제가 야기될 수 있다. 또한, 상기 적어도 하나의 핀홀(130H)의 내경(D5)이 너무 크면, 도 13f를 참조하여 설명하는 결정화 (solidification) 과정에서 효과적인 그레인 필터(grain-filter) 효과를 기대할 수 없다. 따라서, 형성하고자 하는 집적회로 소자의 설계에 따라 적절한 사이즈의 내경을 가지는 핀홀(130H)을 형성할 필요가 있다.
상기 적어도 하나의 핀홀(130H)이 복수의 핀홀(130H)을 포함하는 경우, 상기복수의 핀홀(130H) 각각의 사이의 간격은 도 13f의 공정에서 형성하고자 하는 실리콘 단결정(122)의 입자 크기를 고려하여 결정할 수 있다. 예를 들면, 상기 복수의 핀홀(130H) 각각의 사이의 간격은 후속 공정에서 형성하고자 하는 복수의 실리콘 단결정, 예를 들면 도 4a, 도 4b, 도 12a 및 도 12b에 예시한 복수의 실리콘 단결정(122A, 122B, 822A, 822B)의 X 방향에서의 폭과 같거나 더 작은 간격으로 되도록 형성할 수 있다. 복수의 핀홀(130H)의 배치 방법은 특별히 제한되는 것은 아니다. 일부 실시예들에서, 도 4a에 예시한 바와 같이, X 방향 및 Y 방향을 따라 각각 일정한 간격을 가지도록 매트릭스 형태로 배치할 수 있다. 이 경우, 도 13f의 공정에서 평면 형상이 사각형인 평탄부(124)를 가지는 실리콘 단결정(122)이 얻어질 수 있다. 다른 일부 실시예들에서, 도 4b에 예시한 바와 같이, 어느 하나의 핀홀(130H)과 그 주위에서 인접한 복수의 핀홀(130H)이 각각 등간격으로 배치되도록 허니콤 구조로 배치할 수 있다. 이 경우, 도 13f의 공정에서 평면 형상이 육각형인 평탄부(124)를 가지는 실리콘 단결정(122)이 얻어질 수 있다.
도 13d를 참조하면, 도 13c의 결과물로부터 마스크 패턴(132)을 제거하여 소자간 절연막(130)의 상면을 노출시킨 후, 상기 소자간 절연막(130)에 형성된 적어도 하나의 핀홀(130H) 내부를 채우면서 상기 소자간 절연막(130)의 상면을 덮는 비정질 실리콘층(120A)을 형성한다.
일부 실시예들에서, 상기 비정질 실리콘층(120A)은 상기 소자간 절연막(130)의 상면 위에서 약 200 ∼ 500 nm의 두께를 가지도록 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 비정질 실리콘층(120A)을 형성하기 위하여 LPCVD (low pressure chemical vapor deposition) 공정 또는 PECVD (plasma enhanced chemical vapor deposition) 공정을 이용할 수 있다.
도 13e를 참조하면, 비정질 실리콘층(120A)에 열(HT)을 가하여 상기 비정질 실리콘층(120A)의 어닐링 공정을 수행한다.
상기 비정질 실리콘층(120A)의 상부로부터 상기 비정질 실리콘층(120A)에 열(HT)을 가하면, 상기 비정질 실리콘층(120A)에 인가되는 열이 상기 비정질 실리콘층(120A)의 상면으로부터 내부로 전달되어 상기 비정질 실리콘층(120A) 중 상면으로부터 일부 영역이 스트레스 완화(stress relief)되거나 용융되기 시작하여, 상기 비정질 실리콘층(120A)의 일부는 스트레스 완화된 상태 또는 일부 용융된 상태의 실리콘층(120C)으로 될 수 있다.
일부 실시예들에서, 상기 비정질 실리콘층(120A)의 어닐링을 위하여, 상기 비정질 실리콘층(120A)의 상면에 레이저 빔을 소정 시간 동안 인가하거나 소정 시간 동안 RTP (Rapid Thermal Processing) 처리하여, 상기 비정질 실리콘층(120A)에 열(HT)을 가할 수 있다.
일부 실시예들에서, 상기 비정질 실리콘층(120A)의 어닐링을 위하여 레이저 빔을 조사하는 경우, 약 308 nm의 파장 및 약 10 ∼ 30 ns의 펄스 폭을 가지는 XeCl 펄스 엑시머 레이저 빔, 또는 약 100 ∼ 300 ns의 펄스 폭을 가지는 XeCl 엑시머 레이저 빔, 또는 약 515 nm의 파장 및 10 kHz의 펄스 주파수를 가지는 Yb:YAG 레이저 빔 등을 조사할 수 있으나, 이에 한정되는 것은 아니다. 레이저 빔을 조사하는 데 있어서, 에너지 밀도는 약 0.4 ∼ 2.0 J/cm2으로 되도록 할 수 있으나, 이에 한정되는 것은 아니다.
상기 비정질 실리콘층(120A)의 어닐링 공정을 수행하는 데 있어서, 상기 비정질 실리콘층(120A)의 상면으로부터 비교적 먼 거리에 있는 부분인 핀홀(130H)의 저면 부근에 있는 일부는 스트레스가 완화되지 않고 고체 상태로 남아 있을 정도의 시간 및 온도로 열(HT)을 가할 수 있다. 열(HT)을 이용한 어닐링 후, 상기 비정질 실리콘층(120A) 중 소자간 절연막(130)의 상부에 있는 부분과 핀홀(130H) 내부 중 입구에 인접한 영역에 있는 부분은 스트레스 완화된 상태 또는 용융 상태의 실리콘층(120C)으로 존재할 수 있다. 반면, 열(HT)이 인가되는 비정질 실리콘층(120A)의 상면으로부터 비교적 먼 부분, 즉 상기 비정질 실리콘층(120A) 중 핀홀(130H)의 저면 부근에 있는 일부는 고체 상태를 유지하여, 비정질 실리콘 시드(120S)로 남을 수 있다.
일부 실시예들에서, 상기 소자간 절연막(130)이 도 5를 참조하여 소자간 절연막(230)에 대하여 설명한 바와 같은 반사 거울층으로 이루어진 경우, 상기 비정질 실리콘층(120A)의 상면에 레이저 빔을 인가할 때, 상기 비정질 실리콘층(120A)을 통과하여 상기 비정질 실리콘층(120A)에 도달한 레이저 빔 중 적어도 일부가 다시 비정질 실리콘층(120A)을 통해 외부로 반사되어, 상기 비정질 실리콘층(120A) 중 핀홀(130H)의 저부에 있는 부분까지 열이 전달되는 것을 효과적으로 억제할 수 있다. 따라서, 상기 스트레스 완화된 상태 또는 용융된 상태의 실리콘층(120C)을 다시 결정화 (solidification)하는 데 필요한 요소인 비정질 실리콘 시드(120S)가 남도록 하는 데 유리하게 작용할 수 있다.
도 13f를 참조하면, 상기 스트레스 완화된 상태 또는 용융 상태의 실리콘층(120C)에 대한 어닐링이 종료되거나 상기 실리콘층(120C)에 인가되는 열의 온도가 감소하게 되면, 상기 비정질 실리콘 시드(120S)는 상기 실리콘층(120C)의 결정화를 개시하는 시드(seed) 역할을 한다. 이에 따라, 상기 핀홀(130H)의 저부로부터 상기 실리콘층(120C)의 결정화 (solidification) 과정이 진행되고, 비교적 좁은 폭을 가지는 상기 핀홀(130H)이 그레인 필터 (grain-filter) 역할을 하면서, 상기 비정질 실리콘 시드(120S)에 의해 결정화가 개시되어, 결정화되는 그레인들 중 성장 속도가 가장 빠른 그레인만이 선택적으로 성장하고, 상기 그레인 성장 중에 핀홀(130H)의 내벽에서 트랩(trap)되면서 핀홀(130H) 외부까지 그레인 성장이 이루어질 수 있다.
그 결과, 상기 핀홀(130H)의 내부 공간 중 저면 부근에는 비정질 실리콘 시드(120S)가 남아 있고, 상기 비정질 실리콘 시드(120S) 위에는 점선(122C)으로 표시한 결정 입계를 가지는 평탄부(124)와, 상기 평탄부(124)로부터 제1 주변 회로 영역(14)을 향하여 돌출된 핀 형상 돌출부(126)를 포함하는 적어도 하나의 실리콘 단결정(122)을 포함하는 다결정 실리콘 박막(120)이 형성될 수 있다. 또한, 상기 핀홀(130H)의 내부 공간에서 상기 비정질 실리콘 시드(120S)와 상기 핀 형상 돌출부(126)와의 사이에는 다결정 실리콘 플러그(128)가 남아 있을 수 있다. 상기 다결정 실리콘 플러그(128)는 비교적 작은 입경을 가지는 실리콘 그레인들로 이루어질 수 있다. 경우에 따라, 상기 다결정 실리콘 플러그(128)는 형성되지 않을 수도 있다.
상기 다결정 실리콘 박막(120)에서 적어도 하나의 실리콘 단결정(122)은 도 4a, 도 4b, 도 12a 및 도 12b에 예시한 복수의 실리콘 단결정(122A, 122B, 822A, 822B)의 구조들 중 어느 하나의 구조를 가지는 복수의 실리콘 단결정을 구성할 수 있다.
도 13g를 참조하면, 다결정 실리콘 박막(120) 위에 복수의 절연막(176) 및 복수의 예비 게이트층(PL)을 교대로 1 층씩 적층한다.
상기 복수의 절연막(176)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 예비 게이트층(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 상기 예비 게이트층(PL)은 각각 후속 공정에서 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 예비 막 또는 희생층일 수 있다.
도 13h를 참조하면, 상기 복수의 절연막(176) 및 복수의 예비 게이트층(PL)을 관통하며 다결정 실리콘 박막(120)을 구성하는 실리콘 단결정(122)의 평탄부(124)의 연장 방향 (X 방향)에 에 수직인 방향 (Z 방향)으로 연장되는 복수의 채널 홀(180H)을 형성한 후, 상기 복수의 채널 홀(180H)의 측벽 및 저면에 게이트 절연막(184), 채널층(180), 및 매립 절연막(182)을 형성한다.
게이트 절연막(184)은 채널 홀(180H)의 측벽에 차례로 형성된 블로킹 절연막, 전하 저장막, 및 터널 절연막을 포함할 수 있다.
상기 채널층(180)은 채널 홀(180H) 바닥부에 노출된 다결정 실리콘 박막(120)을 구성하는 실리콘 단결정(122)의 평탄부(124)와 접촉하며, 채널층(180)의 외측면은 게이트 절연막(184)과 접촉할 수 있다. 상기 채널층(180)은 불순물이 도핑된 폴리실리콘을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다.
상기 매립 절연막(182)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 등의 절연 물질을 사용하여 CVD 공정, LPCVD 공정, 또는 ALD 공정에 의해 형성될 수 있다.
그 후, 상기 채널층(180), 매립 절연막(182), 및 게이트 절연막(184)의 상면들을 커버하는 절연막(185)을 형성하고, 상기 절연막(185)에 채널층(180) 및 매립 절연막(182)의 상면을 노출시키는 드레인 홀(185H)을 형성한 후, 드레인 홀(185H) 내에 드레인 영역(186)을 형성한다. 상기 절연막(185)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 드레인 영역(186)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 13i를 참조하면, 복수의 절연막(176) 및 복수의 예비 게이트층(PL)을 관통하며 다결정 실리콘 박막(120)을 노출시키는 복수의 워드 라인 컷 영역(WLC)을 형성한다.
상기 복수의 워드 라인 컷 영역(WLC)은 도 4a, 도 4b, 도 12a 및 도 12b를 참조하여 설명한 바와 유사하게, 상기 적어도 하나의 실리콘 단결정(122)의 결정 입계의 일부와 수직으로 오버랩되는 위치에 배치되도록 형성될 수 있다.
그 후, 상기 복수의 워드 라인 컷 영역(WLC)을 통해 상기 적어도 하나의 실리콘 단결정(122)에 불순물 이온을 주입하여 복수의 공통 소스 영역(172)을 형성하고, 복수의 제4 예비 게이트층(PL)을 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)으로 치환한다.
상기 복수의 제4 예비 게이트층(PL)을 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)으로 치환하기 위한 일부 실시예들에서, 상기 복수의 제4 예비 게이트층(PL)이 폴리실리콘으로 이루어지는 경우, 상기 복수의 제4 예비 게이트층(PL)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 복수의 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 예비 게이트층(PL)을 선택적으로 제거한 후, 복수의 절연막(176) 각각의 사이에 마련되는 빈 공간에 도전 물질을 매립하여 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)을 형성할 수 있다. 이 경우, 상기 그라운드 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)은 텅스텐, 탄탈륨, 코발트, 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
도 13j를 참조하면, 복수의 워드 라인 컷 영역(WLC) 내에 각각 절연 스페이서(192) 및 공통 소스 라인(CSL)을 형성한다.
상기 절연 스페이서(192)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물로 이루어질 수 있다. 상기 공통 소스 라인(CSL)은 도전성 물질로 이루어질 수 있다. 예를 들면, 상기 공통 소스 라인(CSL)은 텅스텐(W), 알루미늄(Al), 또는 구리(Cu)로부터 선택되는 적어도 하나의 금속 물질을 포함할 수 있다. 일부 실시예들에서, 상기 공통 소스 영역(172)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드층 (도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드층은 코발트 실리사이드로 이루어질 수 있다.
상기 복수의 공통 소스 라인(CSL) 및 복수의 드레인 영역(186)을 덮는 절연막(193)을 형성한 후, 상기 절연막(176, 193) 및 스트링 선택 라인(SSL)의 일부 영역을 제거하여 스트링 선택 라인 컷 영역(SSLC)을 형성하고, 상기 스트링 선택 라인 컷 영역(SSLC)을 절연막(195)으로 채운다.
도 13k를 참조하면, 절연막(193)의 일부 영역을 제거하여 복수의 드레인 영역(186)을 노출시키는 복수의 비트라인 콘택홀(193H)을 형성하고, 상기 복수의 비트라인 콘택홀(193H) 내에 도전 물질을 매립하여 복수의 비트라인 콘택(194)을 형성한다.
그 후, 상기 절연막(193) 위에 상기 복수의 비트라인 콘택(194)에 연결되는 비트 라인(BL)을 형성한다.
전술한 공정들에 의해 도 2a 내지 도 2c에 예시한 집적회로 소자(100)를 형성할 수 있다.
도 13a 내지 도 13k를 참조하여 설명한 집적회로 소자(100)의 제조 방법에서는, 메모리 셀 어레이 영역(12)을 형성하는 동안 상기 복수의 실리콘 단결정(122)을 포함하는 다결정 실리콘 박막(120)을 활성 영역으로 이용하여 상기 복수의 실리콘 단결정(122B) 위에 메모리 셀 어레이(MCA)가 형성될 수 있다. 상기 메모리 셀 어레이(MCA)를 형성하는 데 있어서, 상기 적어도 하나의 실리콘 단결정(122)을 노출시키는 복수의 워드 라인 컷 영역(WLC)이 형성될 수 있다. 상기 복수의 워드 라인 컷 영역(WLC)은 도 4a, 도 4b, 도 12a 및 도 12b를 참조하여 설명한 바와 유사하게, 상기 적어도 하나의 실리콘 단결정(122)의 결정 입계의 일부와 수직으로 오버랩되는 위치에 배치되도록 형성될 수 있다. 상기 다결정 실리콘 박막(120)은 복수의 메모리 셀 스트링(MS)이 형성되는 단위 영역을 포함하도록 소정 크기의 영역으로 구분되는 활성 영역 내에서 결정 입계를 포함하지 않도록 결정 크기 및 위치가 제어된 복수의 실리콘 단결정(122)을 포함한다. 따라서, 메모리 셀 어레이 영역(12)의 활성 영역에서 다수의 실리콘 홀전자 (unpaired electrons)를 발생시키는 불규칙한 입계가 포함되는 것을 억제할 수 있으며, 상기 활성 영역 위에 형성되는 제2 레벨 반도체 소자의 전기적 특성 열화를 방지할 수 있다. 특히, 상기 활성 영역을 통한 전류 흐름 경로에서 전자가 실리콘 결정 입계를 통과하면서 불규칙적인 충돌을 하여 캐리어의 이동도가 감소되는 전자 산란 (electron scattering)을 방지할 수 있도록 실리콘 결정 크기를 제어함으로써, 상기 활성 영역 내에서 캐리어 이동도를 향상시켜 집적회로 소자의 전기적 특성을 향상시킬 수 있다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 6에 예시한 집적회로 소자(300)의 제조 방법을 예로 들어 설명한다. 도 14a 내지 도 14c에 있어서, 도 13a 내지 도 13k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 도 13a 및 도 13b를 참조하여 절연 박막(140) 및 소자간 절연막(130) 형성 공정에 대하여 설명한 바와 같은 방법으로, 층간절연막(112C) 위에 절연 박막(140) 및 소자간 절연막(330)을 차례로 형성한다. 상기 소자간 절연막(330)에 대한 보다 상세한 사항은 도 13b를 참조하여 소자간 절연막(130)에 대하여 설명한 바와 동일하다.
그 후, 상기 소자간 절연막(330) 위에 상기 소자간 절연막(330)을 노출시키는 적어도 하나의 개구(332H)가 형성된 마스크 패턴(332)을 형성하고, 상기 마스크 패턴(332)을 식각 마스크로 이용하고 상기 절연 박막(140)을 식각 정지층으로 이용하여, 상기 소자간 절연막(330)을 식각하여, 상기 소자간 절연막(330)에 적어도 하나의 홀(330H)을 형성한다.
일부 실시예들에서, 상기 소자간 절연막(330)에 형성되는 적어도 하나의 홀(330H)은 입구측 내경(D6)이 도 13c에 예시한 핀홀(130H)의 입구측 내경(D5)보다 더 클 수 있다. 예를 들면, 상기 적어도 하나의 홀(330H)은 약 200 ∼ 300 nm의 내경(D6)을 가질 수 있으나, 이에 한정되는 것은 아니다.
도 14b를 참조하면, 도 14a의 결과물로부터 마스크 패턴(332)을 제거하여 소자간 절연막(330)의 상면을 노출시킨 후, 상기 소자간 절연막(330)에 형성된 적어도 하나의 홀(330H)의 내벽 및 소자간 절연막(330)의 상면을 균일한 두께로 덮는 절연막(340P)을 형성한다.
상기 절연막(340P)은 상기 소자간 절연막(330)의 구성 물질과 식각 선택비가 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 소자간 절연막(330)이 산화막으로 이루어진 경우, 상기 절연막(340P)은 질화막으로 이루어질 수 있다.
도 14c를 참조하면, 절연막(340P)을 에치백하여 상기 적어도 하나의 홀(330H)의 내부 측벽을 덮는 절연 스페이서(340)를 형성한다.
상기 적어도 하나의 홀(330H) 내에 절연 스페이서(340)가 형성된 후, 상기 적어도 하나의 홀(330H) 내에는 절연 스페이서(340)에 의해 그 폭이 한정되는 핀홀(340H)이 형성된다.
상기 핀홀(340H) 중 상기 절연 박막(140)에 인접한 저부는 도 13f를 참조하여 설명한 바와 같은 결정화 과정에서 효과적인 그레인 필터 효과를 제공하기에 충분히 작은 사이즈의 내경을 가질 수 있다. 일부 실시예들에서, 상기 핀홀(340H)의 저부는 약 100 nm 이하의 내경, 예를 들면, 약 60 ∼ 100 nm의 내경을 가질 수 있다.
상기 핀홀(340H)의 입구측에서는 저부의 내경보다 더 큰 사이즈의 내경을 가질 수 있다. 이와 같이 형성됨으로써, 상기 핀홀(340H) 내에 도 13d를 참조하여 설명하는 비정질 실리콘층(120A) 형성을 위한 퇴적 공정시 상기 핀홀(340H) 내에 보이드 형성을 억제하는 데 유리하게 작용할 수 있다.
그 후, 도 13d 내지 도 13k를 참조하여 설명한 바와 같은 공정들을 수행하여 도 6에 예시한 바와 같은 집적회로 소자(300)를 형성할 수 있다.
도 15a 내지 도 15e는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 11에 예시한 집적회로 소자(700)의 제조 방법을 예로 들어 설명한다. 도 15a 내지 도 15e에 있어서, 도 13a 내지 도 13k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15a를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 같은 공정들을 수행하여, 층간절연막(112C) 위에 소자간 절연막(130)을 형성한다. 단, 본 예에서는 도 13a 내지 도 13c에 예시한 절연 박막(140)의 형성 공정을 생략한다. 따라서, 상기 소자간 절연막(130)은 층간절연막(112C)의 바로 위에 형성될 수 있다.
도 15b를 참조하면, 상기 소자간 절연막(130) 위에 상기 소자간 절연막(130)을 노출시키는 적어도 하나의 개구(132H)가 형성된 마스크 패턴(132)을 형성한다.
도 15c를 참조하면, 상기 마스크 패턴(132)을 식각 마스크로 이용하여 상기 소자간 절연막(130)의 일부를 등방성 식각하여, 상기 소자간 절연막(130)에 그루브(groove)(730G)를 형성한다.
상기 그루브(730G)를 형성하기 위하여 습식 식각 공정을 이용할 수 있다.
도 15d를 참조하면, 상기 마스크 패턴(132)을 식각 마스크로 이용하여 상기 소자간 절연막(130)의 노출 부분을 이방성 식각하여, 상기 그루브(730G)에 연통되는 핀홀(730H)을 형성한다.
상기 핀홀(730H)은 입구측에서 약 100 nm 이하의 내경(D7)을 가지도록 형성될 수 있다. 예를 들면, 상기 적어도 하나의 핀홀(730H)은 약 60 ∼ 100 nm의 내경(D7)을 가질 수 있다.
도 15d에서는 상기 핀홀(730H)의 저면에서 제1 주변 회로 영역(14)에서의 최상부 층간절연막(112C)의 상면이 노출되는 경우를 예시하였으나, 본 발명은 도 15d에 예시된 바에 한정되는 것은 아니다. 예를 들면, 도 9에 예시한 집적회로 소자(500)와 유사하게, 상기 핀홀(730H)이 상기 최상부 층간절연막(112C)을 일부 관통하도록 형성될 수 있다. 다른 예에서, 도 10에 예시한 집적회로 소자(600)와 유사하게, 상기 핀홀(730H)이 상기 소자간 절연막(130)의 일부 만을 관통하는 블라인드 홀 형태로 형성될 수도 있다.
도 15e를 참조하면, 상기 마스크 패턴(132)을 제거하여 소자간 절연막(130)의 상면을 노출시킨 후, 상기 소자간 절연막(130)에 형성된 그루브(730G) 및 핀홀(730H) 내부를 채우면서 상기 소자간 절연막(130)의 상면을 덮는 비정질 실리콘층(120A)을 형성한다.
상기 그루브(730G)는 핀홀(730H)의 내경보다 더 큰 사이즈의 내경을 가지므로, 상기 그루브(730G) 및 핀홀(730H) 내에 비정질 실리콘층(120A) 형성을 위한 퇴적 공정시 상기 그루브(730G) 및 핀홀(730H) 내에 보이드 형성을 억제하는 데 유리하게 작용할 수 있다.
그 후, 도 13e 내지 도 13k를 참조하여 설명한 바와 같은 공정들을 수행하여 도 6에 예시한 바와 같은 집적회로 소자(700)를 형성할 수 있다.
이상과 같이, 도 13a 내지 도 13k, 도 14a 내지 도 14c, 및 도 15a 내지 도 15e를 참조하여 도 2a 내지 도 2c, 도 6 및 도 11에 예시한 집적회로 소자(100, 300, 700)의 예시적인 제조 방법 및 효과에 대하여 설명하였으나, 전술한 제조 방법들로부터, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 5, 도 6, 도 8 내지 도 11에 예시한 집적회로 소자(200, 300, 400, 500, 600, 700), 또는 이들로부터 변형 및 변경된 다양한 구조들을 제조할 수 있다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 불휘발성 메모리 소자(900)에 적용한 구성을 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 불휘발성 메모리 소자(900)에서 NAND 셀 어레이(910)는 코어 회로 유니트(920)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(910)는 전술한 도 1 내지 도 15e를 참조하여 설명한 집적회로 소자(10, 100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다. 코어 회로 유니트(920)는 제어 로직(922), 로우 디코더(924), 칼럼 디코더(932), 감지 증폭기(934) 및 페이지 버퍼(936)를 포함할 수 있다.
제어 로직(922)은 로우 디코더(924), 칼럼 디코더(932) 및 페이지 버퍼(936)와 통신할 수 있다. 로우 디코더(924)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(910)와 통신할 수 있다. 칼럼 디코더(932)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(910)와 통신할 수 있다. 감지 증폭기(934)는 NAND 셀 어레이(910)로부터 신호가 출력될 때 칼럼 디코더(932)와 연결되고, NAND 셀 어레이(910)로 신호가 전달될 때는 칼럼 디코더(932)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(922)은 로우 어드레스 신호를 로우 디코더(924)에 전달하고, 로우 디코더(924)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(910)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(922)은 칼럼 어드레스 신호를 칼럼 디코더(932) 또는 페이지 버퍼(936)에 전달하고, 칼럼 디코더(932)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(910)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(910)의 신호는 칼럼 디코더(932)를 통해서 감지 증폭기(934)에 전달되고, 여기에서 증폭되어 페이지 버퍼(936)를 거쳐서 제어 로직(922)에 전달될 수 있다.
도 17은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 메모리 시스템(1000)에 응용한 예를 나타내는 블록도이다.
도 17을 참조하면, 메모리 시스템(1000)은 복수의 접속 핀(1010), 메모리 컨트롤러(1020) 및 불휘발성 메모리 소자(1030)를 포함한다.
호스트(미도시)와 메모리 시스템(1000) 사이의 신호들이 송수신되도록 복수의 접속 핀(1010)은 호스트에 연결될 수 있다. 복수의 접속 핀(1010)은 클록 핀, 커맨드 핀, 데이터 핀 및/또는 리셋 핀을 포함할 수 있다.
상기 메모리 컨트롤러(1020)는, 상기 호스트로부터 데이터를 수신하고, 상기 수신된 데이터를 불휘발성 메모리 소자(1030)에 저장할 수 있다.
상기 불휘발성 메모리 소자(1030)는 전술한 도 1 내지 도 15e를 참조하여 설명한 집적회로 소자(10, 100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다.
일부 실시예들에서, 상기 메모리 시스템(1000)은 메모리 카드일 수 있다. 예를 들면, 메모리 시스템(1000)은 멀티미디어 카드(MultiMedia Card: MMC), 임베디드 멀티미디어 카드(embedded MultiMedia Card: eMMC), 하이브리드 임베디드 멀티미디어 카드(hybrid embedded MultiMedia Card: hybrid eMMC), SD(Secure Digital) 카드, 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card)등과 같은 메모리 카드일 수 있다.
다른 일부 실시예들에서, 메모리 시스템(1000)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 솔리드 스테이트 드라이브 (Solid State Drive: SSD) 형태의 메모리 시스템(1100)에 응용한 예를 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(1100)은 메모리 컨트롤러(1110) 및 복수의 불휘발성 메모리 소자(1120)을 포함한다.
상기 메모리 컨트롤러(1110)는, 호스트(미도시)로부터 데이터를 수신하고, 상기 수신된 데이터를 복수의 불휘발성 메모리 소자(1120)에 저장할 수 있다.
상기 복수의 불휘발성 메모리 소자(1120)는 전술한 도 1 내지 도 15e를 참조하여 설명한 집적회로 소자(10, 100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다.
상기 메모리 시스템(1100)은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants: PDA), 피엠피(Portable Multimedia Player: PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 호스트에 장착될 수 있다.
도 19는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 모바일 시스템(1200)에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1200)은 어플리케이션 프로세서(1210), 통신(Connectivity)부(1220), 휘발성 메모리 소자(1230), 불휘발성 메모리 시스템(1240), 사용자 인터페이스(1250), 및 파워 서플라이(1260)를 포함한다.
상기 모바일 시스템(1200)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
상기 어플리케이션 프로세서(1210)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, 어플리케이션 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들면, 어플리케이션 프로세서(1210)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 상기 어플리케이션 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
상기 통신부(1220)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들면, 통신부(1220)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication: NFC), 무선 식별(Radio Frequency Identification: RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus: USB) 통신 등을 수행할 수 있다. 예를 들면, 통신부(1220)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
상기 휘발성 메모리 소자(1230)는 어플리케이션 프로세서(1210)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들면, 휘발성 메모리 소자(1230)는 DRAM (Dynamic Random Access Memory), SRAM (Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.
상기 불휘발성 메모리 시스템(1240)은 메모리 컨트롤러(1241) 및 불휘발성 메모리 소자(1243)를 포함하고, 모바일 시스템(1200)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들면, 불휘발성 메모리 소자(1143)는 EEPROM (Electrically Erasable Programmable Read-Only Memory), 플래시 메모리 (Flash Memory), PRAM (Phase Change Random Access Memory), RRAM (Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM (Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM (Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다. 상기 불휘발성 메모리 소자(1243)는 전술한 도 1 내지 도 15e를 참조하여 설명한 집적회로 소자(10, 100, 200, 300, 400, 500, 600, 700)를 포함할 수 있다.
상기 사용자 인터페이스(1250)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다.
상기 파워 서플라이(1260)는 모바일 시스템(1200)의 동작 전압을 공급할 수 있다. 또한, 상기 모바일 시스템(1200)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive: SSD), 하드 디스크 드라이브(Hard Disk Drive: HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
상기 모바일 시스템(1200)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, PoP (Package on Package), BGAs (Ball grid arrays), CSPs (Chip scale packages), PLCC (Plastic Leaded Chip Carrier), PDIP (Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB (Chip On Board), CERDIP (Ceramic Dual In-Line Package), MQFP (Plastic Metric Quad Flat Pack), TQFP (Thin Quad Flat-Pack), SOIC (Small Outline Integrated Circuit), SSOP (Shrink Small Outline Package), TSOP (Thin Small Outline Package), TQFP (Thin Quad Flat-Pack), SIP (System In Package), MCP (Multi Chip Package), WFP (Wafer-level Fabricated Package), WSP (Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
10, 100, 200, 300, 400, 500, 600, 700: 집적회로 소자, 12: 메모리 셀 어레이 영역, 14: 제1 주변 회로 영역, 16: 제2 주변 회로 영역, 18: 본딩 패드 영역, 120, 다결정 실리콘 박막, 122: 실리콘 단결정, 124: 평탄부, 126: 핀 형상 돌출부.

Claims (20)

  1. 기판상에 형성된 제1 레벨 반도체 소자와,
    상기 제1 레벨 반도체 소자 위에 형성된 제2 레벨 반도체 소자와,
    상기 제1 레벨 반도체 소자와 상기 제2 레벨 반도체 소자와의 사이에 개재된 다결정 실리콘 박막을 포함하고,
    상기 다결정 실리콘 박막은 적어도 하나의 실리콘 단결정을 포함하고, 상기 적어도 하나의 실리콘 단결정은 상기 제2 레벨 반도체 소자의 활성 영역을 제공하는 평탄부와, 상기 평탄부로부터 상기 제1 레벨 반도체 소자를 향하여 돌출된 핀 형상 돌출부를 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제1 레벨 반도체 소자와 상기 다결정 실리콘 박막과의 사이에 개재되고 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 소자간 절연막은 반사 거울층 (reflective mirror layer)을 포함하는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 레벨 반도체 소자와 상기 활성 영역과의 사이에서 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)과,
    상기 핀홀 내에서 상기 실리콘 단결정의 핀 형상 돌출부와 상기 제1 레벨 반도체 소자와의 사이에 있는 비정질 실리콘 시드(seed)를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 핀홀 내에서 상기 핀 형상 돌출부를 포위하는 절연 스페이서를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  6. 제4항에 있어서,
    상기 제1 레벨 반도체 소자는 최상부 배선층과 상기 최상부 배선층을 덮는 층간절연막을 포함하고,
    상기 핀 형상 돌출부는 상기 층간절연막을 사이에 두고 상기 최상부 배선층과 이격되어 있는 것을 특징으로 하는 집적회로 소자.
  7. 제6항에 있어서,
    상기 층간절연막과 상기 소자간 절연막과의 사이에 상기 기판과 평행하게 연장되고 상기 핀홀의 저면에서 노출되는 절연 박막을 더 포함하고,
    상기 절연 박막은 상기 소자간 절연막을 구성하는 물질과 다른 물질로 구성된 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 제2 레벨 반도체 소자는 메모리 셀 어레이 영역을 포함하고,
    상기 제1 레벨 반도체 소자는 상기 메모리 셀 어레이 영역으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함하는 것을 특징으로 하는 집적회로 소자.
  9. 기판상에 형성된 주변 회로와,
    상기 주변회로 위에 형성된 다결정 실리콘 박막과,
    상기 다결정 실리콘 박막 위에서 상기 주변 회로와 수직으로 오버랩되도록 배치된 복수의 메모리 셀 스트링 (memory cell string)을 포함하는 메모리 셀 어레이를 포함하고,
    상기 다결정 실리콘 박막은 복수의 실리콘 단결정을 포함하고, 상기 복수의 실리콘 단결정 중에서 선택되는 적어도 하나의 실리콘 단결정은 상기 복수의 메모리 셀 스트링의 활성 영역을 제공하는 평탄부와, 상기 평탄부로부터 상기 주변 회로를 향하여 돌출된 핀 형상 돌출부를 포함하는 것을 특징으로 하는 집적회로 소자.
  10. 제9항에 있어서,
    상기 주변 회로와 상기 다결정 실리콘 박막과의 사이에 개재되고 상기 핀 형상 돌출부를 수용하는 핀홀(pinhole)이 형성된 소자간 절연막 (inter-device dielectric layer)과,
    상기 핀홀 내에서 상기 핀 형상 돌출부의 일단부에 접해 있는 비정질 실리콘 시드(seed)를 더 포함하는 것을 특징으로 하는 집적회로 소자.
  11. 제9항에 있어서,
    상기 메모리 셀 어레이는
    기판의 주면 연장 방향과 평행하게 연장되는 복수의 워드 라인과,
    상기 기판의 주면 연장 방향과 평행한 제1 방향을 따라 상기 복수의 워드 라인의 폭을 한정하도록 상기 기판의 주면 연장 방향에 평행하면서 상기 제1 방향에 수직인 제2 방향으로 상호 평행하게 연장되는 복수의 워드 라인 컷 영역을 포함하고,
    상기 복수의 실리콘 단결정은 규칙적으로 배열된 복수의 평탄부를 포함하고,
    상기 복수의 평탄부는 각각 상기 제1 방향에서 상기 복수의 워드 라인 컷 영역 중 서로 이웃하는 2 개의 워드 라인 컷 영역 사이의 최단 거리보다 더 큰 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 복수의 워드 라인 컷 영역은 상기 복수의 실리콘 단결정의 결정 입계의 일부와 수직으로 오버랩되는 위치에 형성된 것을 특징으로 하는 집적회로 소자.
  13. 제11항에 있어서,
    상기 복수의 워드 라인을 관통하여 상기 기판에 수직한 방향으로 연장되는 복수의 채널 영역을 더 포함하고,
    상기 복수의 채널 영역은 상기 적어도 하나의 실리콘 단결정 위에서 상기 적어도 하나의 실리콘 단결정의 결정 입계로부터 이격된 위치에 배치되어 있는 것을 특징으로 하는 집적회로 소자.
  14. 제11항에 있어서,
    상기 복수의 실리콘 단결정은 매트릭스(matrix) 형태 또는 허니콤(honeycomb) 구조를 이루도록 배열된 복수의 핀 형상 돌출부를 포함하는 것을 특징으로 하는 집적회로 소자.
  15. 기판상에 제1 레벨 반도체 소자를 형성하는 단계와,
    상기 제1 레벨 반도체 소자를 덮는 소자간 절연막을 형성하는 단계와,
    상기 소자간 절연막의 적어도 일부를 관통하는 핀홀을 형성하는 단계와,
    상기 핀홀 내부로부터 상기 소자간 절연막의 상면까지 연장되는 형상을 가지는 적어도 하나의 실리콘 단결정을 포함하는 다결정 실리콘 박막을 형성하는 단계와,
    상기 적어도 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 다결정 실리콘 박막 위에 제2 레벨 반도체 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 다결정 실리콘 박막을 형성하는 단계는
    상기 핀홀 내부를 채우면서 상기 소자간 절연막의 상면을 덮는 비정질 실리콘층을 형성하는 단계와,
    상기 비정질 실리콘층의 상면으로부터 상기 비정질 실리콘층에 열을 가하여 상기 비정질 실리콘층의 일부 영역에서의 스트레스를 완화시키는 단계와,
    상기 비정질 실리콘층 중 핀홀 내부에서 고체 상태로 남아 있는 부분을 시드로 이용하여 상기 비정질 실리콘층의 용융된 부분을 결정화 (solidification)하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 다결정 실리콘 박막을 형성하는 단계는 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 소자간 절연막을 형성하는 단계는 서로 다른 굴절률을 갖는 복수의 절연막을 포함하는 반사 거울층을 형성하는 단계를 포함하고,
    상기 다결정 실리콘 박막을 형성하는 단계는
    상기 비정질 실리콘층의 상면으로부터 상기 비정질 실리콘층에 레이저 빔을 조사하는 단계와,
    상기 반사 거울층을 이용하여 상기 조사되는 레이저 빔을 반사시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 기판상에 주변 회로를 형성하는 단계와,
    상기 주변 회로 위에 상기 주변 회로를 덮는 소자간 절연막을 형성하는 단계와,
    상기 소자간 절연막의 적어도 일부를 관통하는 핀홀을 형성하는 단계와,
    상기 핀홀 내부로부터 상기 소자간 절연막의 상면까지 연장되는 형상을 가지는 적어도 하나의 실리콘 단결정을 포함하는 다결정 실리콘 박막을 형성하는 단계와,
    상기 적어도 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 다결정 실리콘 박막 위에 상기 주변 회로와 수직으로 오버랩되도록 배치된 복수의 메모리 셀 스트링을 포함하는 메모리 셀 어레이를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 메모리 셀 어레이를 형성하는 단계는
    상기 다결정 실리콘 박막을 구성하는 하나의 실리콘 단결정을 활성 영역으로 이용하여 상기 하나의 실리콘 단결정 위에 복수의 메모리 셀 스트링을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
KR1020140109041A 2014-08-21 2014-08-21 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법 KR102171263B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140109041A KR102171263B1 (ko) 2014-08-21 2014-08-21 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US14/804,338 US9391090B2 (en) 2014-08-21 2015-07-21 Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same
US15/185,020 US9576969B2 (en) 2014-08-21 2016-06-17 Integrated circuit device including polycrystalline semiconductor film and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140109041A KR102171263B1 (ko) 2014-08-21 2014-08-21 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160023152A KR20160023152A (ko) 2016-03-03
KR102171263B1 true KR102171263B1 (ko) 2020-10-28

Family

ID=55348947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140109041A KR102171263B1 (ko) 2014-08-21 2014-08-21 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US9391090B2 (ko)
KR (1) KR102171263B1 (ko)

Families Citing this family (142)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
KR102342549B1 (ko) * 2015-06-05 2021-12-24 삼성전자주식회사 메모리 장치 및 그 제조 방법
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US9739939B1 (en) * 2016-02-18 2017-08-22 Micron Technology, Inc. Apparatuses and methods for photonic communication and photonic addressing
KR102635843B1 (ko) * 2016-02-26 2024-02-15 삼성전자주식회사 반도체 장치
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
KR102601214B1 (ko) * 2016-05-16 2023-11-10 삼성전자주식회사 수직형 구조를 가지는 메모리 장치 및 이를 포함하는 메모리 시스템
US9960074B2 (en) * 2016-06-30 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated bi-layer STI deposition
WO2018055704A1 (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体装置およびその製造方法
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
KR102442933B1 (ko) * 2017-08-21 2022-09-15 삼성전자주식회사 3차원 반도체 장치
JP2019041054A (ja) 2017-08-28 2019-03-14 東芝メモリ株式会社 半導体装置
KR102344895B1 (ko) 2017-11-13 2021-12-29 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치
KR102633483B1 (ko) 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
JP2019165135A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
FR3084962B1 (fr) * 2018-08-08 2021-12-10 Commissariat Energie Atomique Element de memorisation
CN109155319B (zh) * 2018-08-08 2019-09-10 长江存储科技有限责任公司 存储器件以及形成存储器件的方法
KR20200026336A (ko) 2018-08-29 2020-03-11 삼성전자주식회사 3차원 반도체 소자
JP2020035932A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR102460073B1 (ko) * 2018-12-11 2022-10-28 삼성전자주식회사 채널 홀을 갖는 반도체 소자
KR20200079145A (ko) * 2018-12-24 2020-07-02 삼성전자주식회사 워드라인 컷을 포함하는 반도체 장치
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
KR20200124828A (ko) 2019-04-25 2020-11-04 삼성전자주식회사 수직형 반도체 소자
KR20200145872A (ko) 2019-06-11 2020-12-31 삼성전자주식회사 수직형 메모리 소자를 구비한 집적회로 소자
US11289467B2 (en) * 2019-09-04 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210028438A (ko) * 2019-09-04 2021-03-12 삼성전자주식회사 메모리 장치
US11569260B2 (en) 2020-02-26 2023-01-31 Sandisk Technologies Llc Three-dimensional memory device including discrete memory elements and method of making the same
US11244953B2 (en) 2020-02-26 2022-02-08 Sandisk Technologies Llc Three-dimensional memory device including molybdenum word lines and metal oxide spacers and method of making the same
KR20210125152A (ko) 2020-04-07 2021-10-18 삼성전자주식회사 반도체 소자
KR102438303B1 (ko) 2021-04-01 2022-09-05 대한민국 압전소자가 구비된 안전신발
WO2023272591A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104675A (ja) 2010-11-10 2012-05-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP4994703B2 (ja) 2005-05-02 2012-08-08 シャープ株式会社 クロスポイント型抵抗メモリアレイ積載体の製造方法
US20130234101A1 (en) 2010-11-22 2013-09-12 Hitachi, Ltd. Non-volatile memory device and production method thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429484B1 (en) 2000-08-07 2002-08-06 Advanced Micro Devices, Inc. Multiple active layer structure and a method of making such a structure
JP2002280603A (ja) 2001-03-22 2002-09-27 Matsushita Electric Ind Co Ltd 光機能素子及びその製造方法
KR100460209B1 (ko) 2002-11-08 2004-12-04 엘지.필립스 엘시디 주식회사 비정질 실리콘층의 결정화 방법
JP4019377B2 (ja) 2004-04-01 2007-12-12 セイコーエプソン株式会社 半導体装置の製造方法および半導体装置
JP2005340466A (ja) 2004-05-26 2005-12-08 Seiko Epson Corp 半導体装置、電気光学装置、集積回路及び電子機器
KR100611766B1 (ko) 2004-08-24 2006-08-10 삼성에스디아이 주식회사 박막트랜지스터 제조 방법
KR100580640B1 (ko) 2004-12-17 2006-05-16 삼성전자주식회사 다결정 실리콘 필름의 제조방법 및 이를 이용한 적층형트랜지스터의 제조방법
KR20060095160A (ko) * 2005-02-28 2006-08-31 삼성전자주식회사 고집적화된 반도체 장치 및 그 제조 방법
KR100676201B1 (ko) 2005-05-24 2007-01-30 삼성전자주식회사 원자층 적층법을 이용한 반도체 디바이스 제조방법
KR100634260B1 (ko) * 2005-07-29 2006-10-13 삼성전자주식회사 박막 형성 방법 및 이를 이용하는 반도체 소자 형성 방법
KR101223417B1 (ko) * 2007-12-18 2013-01-17 삼성전자주식회사 반도체 소자 및 이의 제조방법
US8404600B2 (en) * 2008-06-17 2013-03-26 Micron Technology, Inc. Method for forming fine pitch structures
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
JP2010192569A (ja) * 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR20100103213A (ko) 2009-03-13 2010-09-27 삼성전자주식회사 콘택 마진 확보용 패턴들을 갖는 적층형 반도체 소자
JP2011003833A (ja) 2009-06-22 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101688598B1 (ko) 2010-05-25 2017-01-02 삼성전자주식회사 3차원 반도체 메모리 장치
JP2013197537A (ja) 2012-03-22 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
KR102240024B1 (ko) * 2014-08-22 2021-04-15 삼성전자주식회사 반도체 장치, 반도체 장치의 제조방법 및 에피택시얼층의 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4994703B2 (ja) 2005-05-02 2012-08-08 シャープ株式会社 クロスポイント型抵抗メモリアレイ積載体の製造方法
JP2012104675A (ja) 2010-11-10 2012-05-31 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20130234101A1 (en) 2010-11-22 2013-09-12 Hitachi, Ltd. Non-volatile memory device and production method thereof

Also Published As

Publication number Publication date
US9391090B2 (en) 2016-07-12
US20160300847A1 (en) 2016-10-13
US9576969B2 (en) 2017-02-21
KR20160023152A (ko) 2016-03-03
US20160056171A1 (en) 2016-02-25

Similar Documents

Publication Publication Date Title
KR102171263B1 (ko) 제어된 다결정 반도체 박막을 포함하는 집적회로 소자 및 그 제조 방법
US11398493B2 (en) Arrays of memory cells including pairs of memory cells having respective charge storage nodes between respective access lines
US10522545B2 (en) Integrated circuit device and method of manufacturing the same
KR102217246B1 (ko) 집적회로 소자 및 그 제조 방법
US10147739B2 (en) Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device
US9865541B2 (en) Memory device having cell over periphery structure and memory package including the same
KR101906406B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조방법
US20160329340A1 (en) Nonvolatile memory device
US20180166462A1 (en) Semiconductor Memory Devices Including Protrusion Pads
KR20090079694A (ko) 비휘발성 메모리 소자 및 그 제조 방법
KR20170089378A (ko) 반도체 장치 및 그 제조 방법
US8754395B1 (en) Semiconductor device and method of manufacturing the same
KR101458957B1 (ko) 선택 트랜지스터 및 그의 제조 방법
KR101660243B1 (ko) 비휘발성 메모리 장치 및 그 제조방법
US20220399366A1 (en) Semiconductor memory device and method of manufacturing the same
JP7376628B2 (ja) 半導体素子及びその製造方法
KR20220153867A (ko) 반도체 메모리 장치 및 이의 제조 방법
US20150171097A1 (en) Nonvolatile memory devices and methods of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant