KR20210125152A - 반도체 소자 - Google Patents

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KR20210125152A
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wiring structure
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강상민
양한빛
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삼성전자주식회사
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    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal

Abstract

반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상의 하부 구조물, 상기 하부 구조물은 제1 배선 구조물, 제2 배선 구조물, 및 상기 제1 및 제2 배선 구조물들을 덮는 하부 절연 구조물을 포함하고; 플레이트 부 및 비아 부를 포함하는 제1 패턴 층, 상기 제1 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 제1 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 제1 배선 구조물과 중첩하고; 상기 제1 패턴 층의 상기 비아 부와 상기 제1 배선 구조물 사이에서, 상기 비아 부 및 상기 제1 배선 구조물과 접촉하는 그래핀 계열 탄소 물질 층; 상기 제1 패턴 층 상에서, 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 게이트 층들; 및 상기 수직 방향으로 상기 게이트 층들을 관통하는 메모리 수직 구조물을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다.
반도체 소자에 대한 고성능, 고속화 및/또는 다기능화 등에 대한 요구가 증가되면서, 반도체 소자의 집적도가 증가되고 있다. 반도체 소자의 집적도를 증가시키기 위하여, 게이트들을 2차원 평면에 배치하는 대신에, 게이트들을 수직 방향으로 배치하는 방안이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상의 하부 구조물, 상기 하부 구조물은 제1 배선 구조물, 제2 배선 구조물, 및 상기 제1 및 제2 배선 구조물들을 덮는 하부 절연 구조물을 포함하고; 플레이트 부 및 비아 부를 포함하는 제1 패턴 층, 상기 제1 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 제1 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 제1 배선 구조물과 중첩하고; 상기 제1 패턴 층의 상기 비아 부와 상기 제1 배선 구조물 사이에서, 상기 비아 부 및 상기 제1 배선 구조물과 접촉하는 그래핀 계열 탄소 물질 층; 상기 제1 패턴 층 상에서, 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 게이트 층들; 및 상기 수직 방향으로 상기 게이트 층들을 관통하는 메모리 수직 구조물을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상에서, 제1 배선 구조물, 제2 배선 구조물, 및 상기 제1 및 제2 배선 구조물들을 덮는 하부 절연 구조물을 포함하는 하부 구조물; 플레이트 부 및 비아 부를 포함하는 제1 패턴 층, 상기 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 패턴 구조물의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 제1 배선 구조물과 중첩하고; 상기 패턴 구조물의 상기 비아 부와 상기 제1 배선 구조물 사이에 개재되어, 상기 비아 부 및 상기 제1 배선 구조물과 접촉하는 버퍼 도전 층; 상기 패턴 구조물 상의 메모리 셀 어레이 영역; 및 상기 제2 배선 구조물 상에서, 상기 제2 배선 구조물과 접촉하는 콘택 플러그를 포함한다. 상기 제1 배선 구조물과 접촉하는 상기 버퍼 도전 층은 상기 제2 배선 구조물과 접촉하는 상기 콘택 플러그와 다른 물질을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 기판; 상기 기판 상의 접지 불순물 영역; 상기 기판 상에서, 제1 회로 트랜지스터를 포함하는 회로 소자들; 상기 기판 상에서, 상기 접지 불순물 영역과 전기적으로 연결되는 접지 배선 구조물; 상기 기판 상에서, 상기 제1 회로 트랜지스터와 전기적으로 연결되는 제1 회로 배선 구조물; 상기 기판 상에서, 상기 회로 소자들, 상기 접지 배선 구조물 및 상기 제1 회로 배선 구조물을 덮는 하부 절연 구조물; 제1 패턴 층을 포함하는 패턴 구조물, 상기 제1 패턴 층은 플레이트 부 및 비아 부를 포함하고, 상기 제1 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 제1 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 접지 배선 구조물과 중첩하고; 상기 제1 패턴 층의 상기 비아 부와 상기 접지 배선 구조물 사이에 개재되어, 상기 비아 부 및 상기 접지 배선 구조물과 접촉하는 버퍼 도전 층; 상기 패턴 구조물 상에서, 수직 방향으로 서로 이격되면서 적층되는 게이트 층들; 상기 수직 방향으로 상기 게이트 층들과 관통하는 메모리 수직 구조물; 및 상기 패턴 구조물과 상기 제1 회로 배선 구조물을 전기적으로 연결하는 회로 연결 배선 구조물을 포함한다.
본 발명의 기술적 사상의 실시 예들에 따르면, 기판, 기판 상의 배선 구조물, 상기 배선 구조물 상의 패턴 층, 상기 배선 구조물과 상기 패턴 층 사이의 버퍼 도전 층을 포함하는 반도체 소자를 제공할 수 있다. 상기 버퍼 도전 층은 그래핀 계열 탄소 물질 층일 수 있다. 상기 패턴 층은 플레이트 부 및 상기 플레이트 부로부터 연장된 비아 부를 포함할 수 있다. 상기 패턴 층은 폴리 실리콘 층으로 형성될 수 있다. 상기 패턴 층의 상기 폴리 실리콘 층은 상기 그래핀 계열 탄소 물질 층에 의해 상기 배선 구조물과 이격될 수 있다. 따라서, 상기 패턴 층의 상기 폴리 실리콘 층이 상기 배선 구조물의 금속 물질에 의해 오염되거나, 또는 상기 배선 구조물의 금속 물질에 의해 상기 폴리 실리콘 층 내부에 결함(defects)이 발생되는 것을 방지할 수 있다. 따라서, 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 개략적으로 나타낸 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 일부를 확대한 부분 확대도이다.
도 3a, 도 3b, 도 3c 및 도 3d는 본 발명의 일 실시예에 따른 반도체 소자의 일부의 변형 예를 개략적으로 나타낸 부분 확대도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 반도체 소자의 일부를 확대한 부분 확대도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일부를 확대한 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 단면도이다.
도 8은 도 7의 일부를 확대한 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 개략적으로 나타낸 단면도이다.
도 10a 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 개략적인 단면도들이다.
본 출원에서 사용하는 "제1", "제2" 및 "제3" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용하거나, 또는 어느 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, "제1", "제2" 및 "제3" 등과 같은 용어는 다른 용어로 대체되어 명세서의 구성요소들을 설명하기 위해 사용될 수 있다. 또한, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
이하에서, 첨부된 도면을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그 형성 방법에 대하여 설명하기로 한다.
우선, 도 1a, 도 1b 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 나타낸 단면도들이다. 도 1a는 본 발명의 일 실시예에 따른 반도체 소자에서, 메모리 셀 어레이 영역(MCA) 및 상기 메모리 셀 어레이 영역(MCA)과 인접하는 연장 영역(EA)을 제1 방향(X)을 따라 절단한 영역을 나타낸 개략적인 단면도이고, 도 1b는 본 발명의 일 실시예에 따른 반도체 소자에서, 메모리 셀 어레이 영역(MCA)을 상기 제1 방향(X)과 수직한 제2 방향(Y)을 따라 절단한 영역을 나타낸 개략적인 단면도이다. 도 2는 도 1a의 "A"로 표시된 부분을 확대한 부분 확대도이다.
도 1a, 도 1b 및 도 2를 참조하면, 일 실시예에 따른 반도체 소자(1)는 기판(3) 및 하부 구조물(6)을 포함할 수 있다. 상기 기판(3)은 반도체 기판일 수 있다. 상기 하부 구조물(6)은 상기 기판(3) 상에서 활성 영역들(9)을 한정하는 소자분리 층(12)을 포함할 수 있다. 상기 활성 영역들(9)은 상기 기판(3)으로부터 수직 방향(Z)으로 돌출될 수 있다. 상기 수직 방향(Z)은 상기 기판(3)의 상부면과 수직한 방향일 수 있다. 상기 소자분리 층(9s)은 얕은 트렌치 소자분리막(shallow trench isolation)일 수 있다. 상기 활성 영역들(9)은 접지 활성 영역(9g), 제1 회로 활성 영역(9a), 제2 회로 활성 영역(9b) 및 제3 회로 활성 영역(9c)을 포함할 수 있다.
일 예에서, 상기 하부 구조물(6)은 상기 접지 활성 영역(9g) 내의 접지 불순물 영역(12g)을 더 포함할 수 있다. 일 예에서, 상기 접지 불순물 영역(15g)은 N 형의 도전형을 가질 수 있다.
일 예에서, 상기 하부 구조물(6)은 복수의 회로 소자들(TR1~TR3)을 더 포함할 수 있다. 상기 회로 소자들(TR1~TR3)은 제1 회로 트랜지스터(TR1), 제2 회로 트랜지스터(TR3) 및 제3 회로 트랜지스터(TR3)를 포함할 수 있다.
상기 제1 회로 트랜지스터(TR1)는 상기 제1 회로 활성 영역(9a) 상의 제1 회로 게이트(TR1_G) 및 상기 제1 회로 게이트(TR1_G) 옆의 상기 제1 회로 활성 영역(9a) 내의 제1 회로 소스/드레인 영역(TR1_SD)을 포함할 수 있다. 상기 제2 회로 트랜지스터(TR2)는 상기 제2 회로 활성 영역(9b) 상의 제2 회로 게이트(TR2_G) 및 상기 제2 회로 게이트(TR2_G) 옆의 상기 제2 회로 활성 영역(9b) 내의 제2 회로 소스/드레인 영역(TR2_SD)을 포함할 수 있다. 상기 제3 회로 트랜지스터(TR3)는 상기 제3 활성 영역(9c) 상의 제3 회로 게이트(TR3_G) 및 상기 제3 회로 게이트(TR3_G) 옆의 상기 제3 회로 활성 영역(9c) 내의 제3 회로 소스/드레인 영역(TR3_SD)을 포함할 수 있다.
일 예에서, 상기 하부 구조물(6)은 소자 배선 구조물(21) 및 상기 소자 배선 구조물(21)을 덮는 하부 절연 구조물(30)을 더 포함할 수 있다.
상기 소자 배선 구조물(21)은 접지 배선 구조물(21g), 제1 내지 제3 회로 배선 구조물들(21a~21c)을 포함할 수 있다. 상기 접지 배선 구조물(21g)은 상기 접지 불순물 영역(15g)과 전기적으로 연결되는 접지 하부 배선 구조물(23g) 및 상기 접지 하부 배선 구조물(23g) 상에서 상기 접지 하부 배선 구조물(23g)과 전기적으로 연결되는 접지 상부 배선 구조물(26g)을 포함할 수 있다.
일 예에서, 상기 접지 하부 배선 구조물(23g)은 접지 하부 갭필 층(도 2의 24b) 및 상기 접지 하부 갭필 층(24b)의 측면 및 바닥면을 덮는 접지 하부 배리어 층(도 2의 24a)을 포함할 수 있다.
일 예에서, 상기 접지 상부 배선 구조물(26g)은 접지 패드 부(도 2의 26Pg) 및 상기 접지 패드 부(도 2의 26Pg)의 하부로부터 연장되어 상기 접지 하부 배선 구조물(23g)과 접촉하는 접지 비아 부(도 2의 26Vg)를 포함할 수 있다.
일 예에서, 상기 접지 상부 배선 구조물(26g)은 접지 상부 갭필 층(도 2의 27b) 및 상기 접지 상부 갭필 층(27b)의 측면 및 바닥면을 덮는 접지 상부 배리어 층(도 2의 27a)을 포함할 수 있다.
상기 접지 상부 갭필 층(도 2의 27b)은 상기 접지 패드 부(도 2의 26Pg) 및 상기 접지 비아 부(도 2의 26Vg) 내에서 일체로 형성될 수 있고, 상기 상부 배리어 층(도 2의 27a)은 상기 접지 상부 갭필 층(27b)의 측면 및 바닥면을 콘포멀하게 덮을 수 있다.
일 예에서, 상기 하부 배선 배리어 층(도 2의 24a) 및 상기 상부 배선 배리어 층(도 2의 27a)은 금속 질화물을 포함할 수 있다. 예를 들어, 상기 하부 배선 배리어 층(도 2의 24a) 및 상기 상부 배선 배리어 층(도 2의 27a)의 각각은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 이들의 조합 물질을 포함할 수 있다.
일 예에서, 상기 하부 배선 갭필 층(도 2의 24b) 및 상기 상부 배선 갭필 층(도 2의 27b)의 각각은 금속 물질로 형성될 수 있다. 예를 들어, 상기 하부 배선 갭필 층(도 2의 24b) 및 상기 상부 배선 갭필 층(도 2의 27b)의 각각은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 루비듐(Rb) 또는 이들의 조합 물질을 포함할 수 있다.
상기 제1 회로 배선 구조물(21a)은 상기 제1 트랜지스터(TR1)와 전기적으로 연결되는 제1 회로 하부 배선 구조물(23a) 및 상기 제1 회로 하부 배선 구조물(23a) 상에서 상기 제1 회로 하부 배선 구조물(23a)과 전기적으로 연결되는 제1 회로 상부 배선 구조물(26a)을 포함할 수 있다. 상기 제2 회로 배선 구조물(21b)은 상기 제2 트랜지스터(TR2)과 전기적으로 연결되는 제2 회로 하부 배선 구조물(23b) 및 상기 제2 회로 하부 배선 구조물(23b) 상에서 상기 제2 회로 하부 배선 구조물(23b)과 전기적으로 연결되는 제2 회로 상부 배선 구조물(26b)을 포함할 수 있다. 상기 제2 회로 배선 구조물(21b)은 복수개가 배치될 수 있다. 상기 제3 회로 배선 구조물(21c)은 상기 제3 트랜지스터(TR3)과 전기적으로 연결되는 제3 회로 하부 배선 구조물(23c) 및 상기 제3 회로 하부 배선 구조물(23c) 상에서 상기 제3 회로 하부 배선 구조물(23c)과 전기적으로 연결되는 제3 회로 상부 배선 구조물(26c)을 포함할 수 있다. 상기 제3 회로 배선 구조물(21c)은 복수개가 배치될 수 있다.
상기 하부 절연 구조물(30)은 상기 소자 배선 구조물(21)을 덮으며 상기 소자 배선 구조물(21)의 최상위 층의 상부면을 노출시키는 제1 하부 절연 층(30a), 상기 제1 하부 절연 층(30a) 상의 식각 정지 층(30b) 및 상기 식각 정지 층(30b) 상의 제2 하부 절연 층(30c)을 포함할 수 있다.
상기 식각 정지 층(30b)은 상기 식각 정지 층(30b)과 인접하는 상기 제1 및 제2 하부 절연 층들(30a, 30c)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 식각 정지 층(30b)은 실리콘 질화물, 실리콘 산질화물 또는 고유전체(예, AlO 등)로 형성될 수 있고, 상기 식각 정지 층(30b)과 인접하는 상기 제1 및 제2 하부 절연 층들(30a, 30c)은 실리콘 산화물로 형성될 수 있다.
일 실시예에 따른 반도체 소자(1)는 패턴 구조물(42)을 더 포함할 수 있다.
상기 패턴 구조물(42)은 제1 내측 개구부(42a) 및 제2 내측 개구부(42b)를 포함할 수 있다.
일 예에서, 상기 패턴 구조물(42)은 제1 패턴 층(45), 상기 제1 패턴 층(45) 상에서 개구부(42a)를 갖는 제2 패턴 층(48), 상기 하부 패턴 층(45) 상에서 상기 제2 패턴 층(48)을 덮는 상부 패턴 층(51)을 포함할 수 있다.
일 예에서, 상기 제1 패턴 층(45)은 제1 폴리 실리콘을 포함할 수 있고, 상기 제2 패턴 층(48)은 제2 폴리 실리콘을 포함할 수 있고, 상기 제3 패턴 층(51)은 제3 폴리 실리콘을 포함할 수 있다. 예를 들어, 상기 제1 패턴 층(45), 상기 제2 패턴 층(48) 및 상기 제3 패턴 층(51)은 N형의 도전형을 갖는 폴리 실리콘을 포함할 수 있다.
일 예에서, 상기 패턴 구조물(42)은 상기 제1 패턴 층(45)과 상기 제3 패턴 층(51)이 직접적으로 접촉하는 제1 부분, 및 상기 제1 패턴 층(45)과 상기 제3 패턴 층(51) 사이에 상기 제2 패턴 층(48)이 개재된 제2 부분을 포함할 수 있다. 상기 패턴 구조물(42)에서, 상기 제1 패턴 층(45)과 상기 제3 패턴 층(51)이 직접적으로 접촉하는 상기 제1 부분은 서로 이격되면서 배열되는 복수개일 수 있다.
일 예에서, 상기 제1 패턴 층(45)은 상기 제2 하부 절연 층(30c) 상에 형성되는 플레이트 부분(도 2의 45P) 및 상기 플레이트 부분(도 2의 45P)으로부터 아래로 연장되어 상기 접지 상부 배선 구조물(26g)과 중첩하는 비아 부(도 2의 45V)를 포함할 수 있다. 상기 비아 부(도 2의 45V)는 상기 접지 패드 부(도 2의 26Pg)의 일부를 노출시키는 상기 하부 절연 구조물(30)의 비아 홀(36) 내에 배치될 수 있다. 상기 비아 부(도 2의 45V)의 측면은 상기 하부 절연 구조물(30)과 접촉할 수 있다.
일 예에서, 상기 제1 패턴 층(45)에서, 상기 플레이트 부분(도 2의 45P) 및 상기 비아 부(도 2의 45V)는 일체로 형성될 수 있다. 예를 들어, 상기 제1 패턴 층(45)에서, 상기 플레이트 부분(도 2의 45P) 및 상기 비아 부(도 2의 45V)는 연속적으로 연장되는 하나의 폴리 실리콘으로 형성될 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제1 패턴 층(45)의 상기 비아 부(도 2의 45V)와 상기 접지 상부 배선 구조물(26g)의 상기 접지 패드 부(도 2의 26Pg) 사이에 개재된 버퍼 도전 층(40)을 더 포함할 수 있다. 상기 버퍼 도전 층(40)은 그래핀 계열 탄소 물질 층(grapheme like carbon material layer)일 수 있다. 이하에서, 상기 버퍼 도전 층(40)은 그래핀 계열 탄소 물질 층으로 지칭하여 설명하기로 한다.
상기 식각 정지 층(30b)은 상기 접지 배선 구조물(21g)의 상부면의 일부를 덮으면서 상기 버퍼 도전 층, 즉 상기 그래핀 계열 탄소 물질 층(40)의 측면의 적어도 일부를 덮을 수 있다.
상기 그래핀 계열 탄소 물질 층(40)은 상기 접지 상부 갭필 층(27b)의 상부면 및 상기 비아 부(도 2의 45V)의 하부면과 접촉할 수 있다. 상기 그래핀 계열 탄소 물질 층(40)은 상기 접지 상부 배리어 층(27a)과 이격될 수 있다. 상기 그래핀 계열 탄소 물질 층(40)과 상기 접지 상부 배리어 층(27a) 사이의 이격 거리는 상기 접지 상부 배리어 층(27a)의 두께 보다 클 수 있다. 상기 그래핀 계열 탄소 물질 층(40)과 상기 접지 상부 배리어 층(27a) 사이의 이격 거리는 상기 접지 상부 배리어 층(27a)의 두께의 2 배 보다 클 수 있다.
상기 그래핀 계열 탄소 물질 층(40)은 단일 층 그래핀(single layer graphene), 다중 층 그래핀(multiple layer graphene), 흑연질 탄소(graphitic carbon) 또는 그래파이트(graphite)일 수 있다.
일 실시예에 따른 반도체 소자(1)는 더미 패턴(42d)을 더 포함할 수 있다. 상기 더미 패턴(42d)은 상기 패턴 구조물(42)과 실질적으로 동일한 두께를 가질 수 있다. 상기 더미 패턴(42d)은 상기 패턴 구조물(42)의 상부면과 공면을 이루는 상부면을 가질 수 있다.
일 실시예에 따른 반도체 소자(1)는 중간 절연 구조물(54)을 더 포함할 수 있다. 상기 중간 절연 구조물(54)은 상기 패턴 구조물(42)의 상기 제1 내측 개구부(42a) 내의 제1 중간 절연 층(54a), 상기 패턴 구조물(42)의 상기 제2 내측 개구부(42b) 내의 제2 중간 절연 층(54b), 및 상기 패턴 구조물(42)의 외측면을 둘러싸며 상기 더미 패턴(42d)의 측면을 둘러싸는 제3 중간 절연 층(54c)을 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 패턴 구조물(42) 상의 하부 적층 구조물(57), 상기 하부 적층 구조물(57) 상의 하부 캐핑 절연 층(63), 상기 하부 캐핑 절연 층(63) 상의 상부 적층 구조물(65), 상기 상부 적층 구조물(65) 상의 상부 캐핑 절연 층(71)을 더 포함할 수 있다.
상기 하부 적층 구조물(57)은 교대로 반복적으로 적층된 하부 층간 절연 층들(59) 및 하부 게이트 층들(89)을 포함할 수 있다.
상기 하부 적층 구조물(57)은 상기 제1 내측 중간 절연 층(54a)과 중첩하는 제1 하부 몰드 층들(61a), 및 상기 제2 내측 중간 절연 층(54b)과 중첩하는 제2 하부 몰드 층들(61b)을 더 포함할 수 있다. 상기 제1 및 제2 하부 몰드 층들(54a, 54)은 상기 하부 게이트 층들(89)과 동일한 높이 레벨에 위치할 수 있다. 상기 상부 적층 구조물(65)은 교대로 반복적으로 적층된 상부 층간 절연 층들(67) 및 상부 게이트 층들(91)을 포함할 수 있다. 상기 상부 적층 구조물(65)은 상기 제2 내측 중간 절연 층(54b)과 중첩하는 상부 몰드 층들(69a)을 더 포함할 수 있다.
일 예에서, 상기 하부 및 상부 게이트 층들(59, 91)은 메모리 셀 어레이 영역(MCA) 내에서 상기 기판(3)의 상부면과 수직한 수직 방향(Z)으로 차례로 배치될 수 있으며, 상기 메모리 셀 어레이 영역(MCA)과 인접하는 연장 영역(EA) 내에서, 계단 모양으로 배열되는 게이트 패드들(GP)을 가질 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 상부 캐핑 절연 층(71), 상기 예비 상부 적층 구조물(64), 상기 하부 캐핑 절연 층(63) 및 상기 예비 하부 적층 구조물(56)을 차례로 관통하며 상기 패턴 구조물(42) 내로 연장되는 메모리 수직 구조물(74)을 더 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 상부 캐핑 절연 층(71) 상에 차례로 적층되는 제1 상부 절연 층(85), 제2 상부 절연 층(95) 및 제3 상부 절연 층(106)을 더 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제1 상부 절연 층(85), 상기 상부 캐핑 절연 층(71), 상기 상부 적층 구조물(65), 상기 하부 캐핑 절연 층(63), 상기 하부 적층 구조물(57)을 차례로 관통하며 상기 패턴 구조물(42) 내로 연장되는 분리 구조물들(93)을 더 포함할 수 있다.
상기 분리 구조물들(93)은 상기 상부 적층 구조물(65)의 상기 상부 게이트 층들(91) 및 상기 하부 적층 구조물(57)의 상기 하부 게이트 층들(59)을 관통할 수 있다. 상기 분리 구조물들(93)은 상기 제1 및 제2 하부 몰드 층들(61a, 61b) 및 상기 상부 몰드 층들(69a)과 이격될 수 있다.
일 예에서, 상기 분리 구조물들(93)은 절연성 물질(예, 실리콘 산화물 등)을 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 콘택 플러그들(103g1, 103g2, 103s1, 103s2, 103b) 및 연결 플러그들(109g1, 109g2, 109s1, 109s2, 109b1, 109b2)을 더 포함할 수 있다.
상기 콘택 플러그들(103g1, 103g2, 103s1, 103s2, 103b)은 제1 게이트 콘택 플러그들(103g1), 제2 게이트 콘택 플러그들(103g2), 제1 소스 콘택 플러그(103s1), 제2 소스 콘택 플러그(103s2), 및 비트라인 콘택 플러그(103b)를 포함할 수 있다.
상기 제1 게이트 콘택 플러그들(103g1)은 상기 게이트 패드들(GP) 상에서 상기 게이트 패드들(GP)과 전기적으로 연결될 수 있다. 상기 제2 게이트 콘택 플러그들(103g2)은 상기 제2 회로 상부 배선 구조물들(26b) 상에서 상기 제2 회로 상부 배선 구조물들(26b)과 전기적으로 연결될 수 있다. 상기 제1 소스 콘택 플러그(103s1)는 상기 패턴 구조물(42) 상에서 상기 패턴 구조물(42)과 전기적으로 연결될 수 있다. 상기 제2 소스 콘택 플러그(103s2)는 상기 제1 회로 상부 배선 구조물(26a) 상에서 상기 제1 회로 상부 배선 구조물(26a)과 전기적으로 연결될 수 있다. 상기 비트라인 콘택 플러그(103b)는 상기 제3 회로 상부 배선 구조물(26c) 상에서, 상기 제3 회로 상부 배선 구조물(26c)과 전기적으로 연결될 수 있다.
상기 제1 게이트 콘택 플러그들(103g1)은 상기 제1 및 제2 상부 절연 층들(85, 95)을 관통하며 아래로 연장되어, 상기 하부 및 상부 게이트 층들(89, 91)의 상기 게이트 패드들(GP)과 접촉할 수 있다.
각각의 상기 제2 게이트 콘택 플러그들(103g2)은 상기 제1 및 제2 상부 절연 층들(85, 95)을 관통하며 아래로 연장되어, 각각의 상기 제2 회로 상부 배선 구조물들(26b)과 접촉할 수 있다. 상기 제2 게이트 콘택 플러그들(103g2)은 상기 식각 정지 층(30b), 상기 제2 하부 절연 층(30c), 상기 제1 중간 절연 층(54a) 및 상기 하부 적층 구조물(57)의 상기 제1 하부 몰드 층들(61a)을 관통할 수 있다.
상기 제1 소스 콘택 플러그(103s1)는 상기 제1 및 제2 상부 절연 층들(85, 95), 및 상기 하부 및 상부 캐핑 절연 층들(63, 71)을 관통하면서, 상기 패턴 구조물(42)과 접촉할 수 있다. 상기 제1 소스 콘택 플러그(103s1)은 상기 제1 패턴 층(45)과 적접적 또는 간접적으로 전기적으로 연결될 수 있다.
일 예에서, 상기 제1 소스 콘택 플러그(103s1)은 상기 제3 패턴 층(51) 및 상기 제2 패턴 층(48)을 차례로 관통하며 상기 제1 패턴 층(45)과 접촉하면서, 상기 패턴 구조물(42)과 전기적으로 연결될 수 있다.
다른 예에서, 상기 제1 소스 콘택 플러그(103s1)은 상기 제3 패턴 층(51)을 관통하면서 상기 제2 패턴 층(48)과 접촉하고, 상기 제1 패턴 층(45)과 이격되면서, 상기 패턴 구조물(42)과 전기적으로 연결될 수 있다.
또 다른 예에서, 상기 제1 소스 콘택 플러그(103s1)은 상기 제3 패턴 층(51)과 접촉하고, 상기 제1 및 제2 패턴 층들(45, 48)과 이격되면서, 상기 패턴 구조물(42)과 전기적으로 연결될 수 있다.
상기 제2 소스 콘택 플러그(103s2)는 상기 제1 및 제2 상부 절연 층들(85, 95), 상기 하부 및 상부 캐핑 절연 층들(63, 71), 상기 제3 중간 절연 층(54c), 상기 제2 하부 절연 층(30c) 및 상기 식각 정지 층(30b)을 관통하면서, 상기 제1 회로 상부 배선 구조물(26a)과 접촉할 수 있다.
상기 비트라인 콘택 플러그(103b)는 상기 제1 및 제2 상부 절연 층들(85, 95)을 관통하며 아래로 연장되어, 상기 상부 몰드 층들(69a), 상기 제2 하부 몰드 층들(61b), 상기 제2 중간 절연 층(54b), 상기 제2 하부 절연 층(30c) 및 상기 식각 정지 층(30b)을 관통하면서, 상기 제3 회로 상부 배선 구조물(26c)과 접촉할 수 있다.
상기 연결 플러그들(109g1, 109g2, 109s1, 109s2, 109b1, 109b2)은 상기 제1 게이트 콘택 플러그(103g1) 상에서 상기 제1 게이트 콘택 플러그(103g1)과 전기적으로 연결되는 제1 게이트 연결 플러그(109g1), 상기 제2 게이트 콘택 플러그(103g2) 상에서 상기 제2 게이트 콘택 플러그(103g2)과 전기적으로 연결되는 제2 게이트 연결 플러그(109g2), 상기 제1 소스 콘택 플러그(103s1) 상에서 상기 제1 소스 콘택 플러그(103s1)과 전기적으로 연결되는 제1 소스 연결 플러그(109s1), 상기 제2 소스 콘택 플러그(103s2) 상에서 상기 제2 소스 콘택 플러그(103s2)과 전기적으로 연결되는 제2 소스 연결 플러그(109s2), 상기 메모리 수직 구조물(74) 상에서 상기 메모리 수직 구조물(74)과 전기적으로 연결되는 제1 비트라인 연결 플러그(109b1), 및 상기 비트라인 콘택 플러그(103b) 상에서 상기 비트라인 콘택 플러그(103b)과 전기적으로 연결되는 제2 비트라인 연결 플러그(109b2)를 포함할 수 있다.
일 실시예에 따른 반도체 소자(1)는 상기 제3 상부 층간 절연 층(106) 상에서 상기 제1 및 제2 비트라인 연결 플러그들(109b1, 109b2)과 전기적으로 연결되는 비트라인(112b), 상기 제3 상부 층간 절연 층(106) 상에서 상기 제1 및 제2 소스 연결 플러그들(109s1, 109s2)과 전기적으로 연결되는 소스 연결 배선(112s), 및 상기 제3 상부 층간 절연 층(106) 상에서 상기 제1 및 제2 게이트 연결 플러그들(109g1, 109g2)과 전기적으로 연결되는 게이트 연결 배선(112g)을 포함할 수 있다.
실시예에서, 상기 패턴 구조물(42)은 N형의 도전형을 갖는 폴리 실리콘으로 형성되는 공통 소스 라인(common source line)일 수 있다. 상기 패턴 구조물(42)은 상기 접지 배선 구조물(21g)을 통하여 상기 기판(3) 상의 상기 접지 불순물 영역(15g)에 접지될 수 있다. 상기 패턴 구조물(42)은 상기 제1 및 제2 소스 콘택 플러그들(103s1, 103s2), 및 상기 소스 연결 배선(112s)을 통하여, 상기 제1 회로 트랜지스터(TR1)에 전기적으로 연결될 수 있다.
상기 패턴 구조물(42)과 상기 제1 회로 배선 구조물(21a)을 전기적으로 연결하는 회로 연결 배선 구조물이 제공될 수 있다. 상기 회로 연결 배선 구조물은 상기 패턴 구조물(42) 상의 상기 제1 소스 콘택 플러그(103s1), 상기 제1 회로 배선 구조물(21a) 상의 제2 소스 콘택 플러그(103s2) 및 상기 제1 및 제2 소스 콘택 플러그들(103s1, 103s2) 상에서 상기 제1 및 제2 소스 콘택 플러그들(103s1, 103s2)을 전기적으로 연결하는 소스 연결 배선(112s)을 포함할 수 있다.
실시예에 따르면, 공통 소스 라인일 수 있는 상기 패턴 구조물(42)을 상기 기판(3) 상의 상기 접지 불순물 영역(15g)에 접지시키면서, 상기 제1 회로 트랜지스터(TR1)에 전기적으로 연결할 수 있다.
일 실시예에서, 상기 그래핀 계열 탄소 물질 층(40)은 상기 식각 정지 층(30b)의 두께 보다 얇은 두께를 가질 수 있다. 그렇지만, 실시예는 이에 제한되지 않는다. 이하에서, 도 3a, 도 3b, 도 3c 및 도 3d를 각각 참조하여, 상기 그래핀 계열 탄소 물질 층(40)의 변형 예를 설명하기로 한다. 도 3a, 도 3b, 도 3c 및 도 3d는 각각 도 2에 대응하는 부분 확대도이다.
변형 예에서, 도 3a를 참조하면, 도 2의 상기 그래핀 계열 탄소 물질 층(도 2의 40)은 도 3a에서와 같은 상기 식각 정지 층(30b)과 실질적으로 동일한 두께를 갖는 그래핀 계열 탄소 물질 층(40a)으로 대체될 수 있다.
변형 예에서, 도 3b를 참조하면, 도 2의 상기 그래핀 계열 탄소 물질 층(도 2의 40)은 도 3b에서와 같은 상기 식각 정지 층(30b)의 두께 보다 큰 두께를 갖는 그래핀 계열 탄소 물질 층(40b)으로 대체될 수 있다. 일 예에서, 상기 그래핀 계열 탄소 물질 층(40b)은 상기 식각 정지 층(30b)의 두께 보다 약 2배 이상의 두께를 가질 수 있다.
변형 예에서, 도 3c를 참조하면, 도 2의 상기 그래핀 계열 탄소 물질 층(도 2의 40)은 도 3c에서와 같은 상기 접지 패드 부(26Pg) 내부로 연장되는 그래핀 계열 탄소 물질 층(140a)로 대체될 수 있다. 예를 들어, 상기 그래핀 계열 탄소 물질 층(140a)은 상기 접지 패드 부(26Pg)의 상부면으로부터 상기 접지 패드 부(26Pg)의 내부로 연장된 부분을 포함할 수 있다. 상기 접지 패드 부(26Pg)의 상단(21s1)은 상기 그래핀 계열 탄소 물질 층(140a)의 하단(21s2) 보다 높은 높이 레벨에 위치할 수 있다. 상기 그래핀 계열 탄소 물질 층(140a)의 상부면은 상기 접지 패드 부(26Pg)의 상단(21s1) 보다 높은 높이 레벨에 위치할 수 있다. 상기 식각 정지 층(30b)와 상기 접지 패드 부(26Pg) 사이의 경계면은 상기 그래핀 계열 탄소 물질 층(140a)의 측면과 접촉할 수 있다. 상기 그래핀 계열 탄소 물질 층(140a)의 상부면은 상기 식각 정지 층(30b)의 상부면 보다 낮은 높이 레벨에 위치할 수 있다.
변형 예에서, 도 3d를 참조하면, 도 2의 상기 그래핀 계열 탄소 물질 층(도 2의 40)은 도 3d에서와 같은 상기 접지 패드 부(26Pg) 내부로 연장되는 그래핀 계열 탄소 물질 층(140b)로 대체될 수 있다. 상기 식각 정지 층(30b)와 상기 접지 패드 부(26Pg) 사이의 경계면은 상기 그래핀 계열 탄소 물질 층(140a)의 측면과 접촉할 수 있고, 상기 그래핀 계열 탄소 물질 층(140b)의 상부면은 상기 그래핀 계열 탄소 물질 층(140a)의 상부면 보다 높은 높이 레벨에 위치할 수 있다. 다른 예에서, 상기 그래핀 계열 탄소 물질 층(140b)의 상부면은 상기 그래핀 계열 탄소 물질 층(140a)의 상부면과 실질적으로 동일한 높이 레벨에 위치할 수 있다.
다음으로, 도 4a를 참조하여, 상기 제2 소스 콘택 플러그(103s2) 및 상기 제1 회로 배선 구조물(21a)의 일 예를 설명하기로 한다. 도 4a는 도 1a의 "B"로 표시한 부분을 확대한 부분 확대도이다.
도 1a, 도 1b 및 도 4a를 참조하면, 상기 제2 소스 콘택 플러그(103s2)는 콘택 갭필 층(102b) 및 상기 콘택 갭필 층(102b)의 하부면 및 측면을 덮는 콘택 배리어 층(102a)을 포함할 수 있다. 상기 콘택 갭필 층(102b)은 금속 물질로 형성될 수 있고, 상기 콘택 배리어 층(102a)은 금속 질화물로 형성될 수 있다. 예를 들어, 상기 콘택 갭필 층(102b)은 텅스텐(W), 몰리브덴(Mo), 티타늄(Ti), 루비듐(Rb) 또는 이들의 조합 물질을 포함할 수 있고, 상기 콘택 배리어 층(102a)은 티타늄 질화물(TiN), 티타늄 실리콘 질화물(TiSiN), 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 또는 이들의 조합 물질을 포함할 수 있다.
상기 제1 회로 배선 구조물(21a)의 상기 제1 회로 하부 배선 구조물(23a)은 회로 하부 갭필 층(24b') 및 상기 회로 하부 갭필 층(24b')의 측면 및 바닥면을 덮는 회로 하부 배리어 층(24a')을 포함할 수 있다. 상기 제1 회로 배선 구조물(21a)의 상기 제1 회로 상부 배선 구조물(26a)은 회로 상부 갭필 층(27b') 및 상기 회로 상부 갭필 층(27b')의 측면 및 바닥면을 덮는 회로 상부 배리어 층(27a')을 포함할 수 있다. 상기 제1 회로 배선 구조물(21a)은 상기 접지 배선 구조물(21g)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 회로 상부 갭필 층(27b')은 상기 접지 상부 갭필 층(27b)과 동일한 물질로 형성될 수 있고, 상기 회로 상부 배리어 층(27a')은 상기 접지 상부 배리어 층(27a)과 동일한 물질로 형성될 수 있다.
상기 제1 회로 상부 배선 구조물(26a)은 회로 패드 부(26Pa) 및 상기 회로 패드 부(26Pa)의 하부로부터 연장되는 회로 비아 부(26Va)를 포함할 수 있다. 상기 회로 상부 갭필 층(27b')은 상기 회로 패드 부(26Pa) 및 상기 회로 비아 부(26Va) 내에서 일체로 형성될 수 있고, 상기 회로 상부 배리어 층(27a')은 상기 회로 상부 갭필 층(27b')의 측면 및 바닥면을 콘포멀하게 덮을 수 있다.
상기 회로 패드 부(26Pa)의 상부면(21s1') 및 상기 접지 패드 부(26Pg)의 상부면과 공면을 이룰 수 있다. 상기 회로 패드 부(26Pa)의 상부면(21s1') 및 상기 접지 패드 부(26Pg)의 상부면은 동일한 높이 레벨에 위치할 수 있다.
상기 제2 소스 콘택 플러그(103s2)의 하부면(21s2')은 상기 그래핀 계열 탄소 물질 층(40)의 하부면 보다 낮은 높이 레벨에 위치할 수 있다.
실시 예들에서, "높이 레벨" 용어는 상기 기판(도 1a의 3)의 상부면을 기준으로 한 높이 레벨일 수 있다.
일 예에서, 상기 제2 소스 콘택 플러그(103s2)의 하부면(21s2')과 상기 회로 패드 부(26Pa)의 상부면(21s1') 사이의 거리는, 도 3c에서 설명한 상기 그래핀 계열 탄소 물질 층(도 3c의 140a)의 하부면(21s2)과 상기 접지 패드 부(26Pg)의 상부면(21s1) 사이의 거리 보다 클 수 있다.
일 예에서, 상기 제2 소스 콘택 플러그(103s2)의 하부면(21s2')과 상기 회로 패드 부(26Pa)의 상부면(21s1') 사이의 거리는, 도 3d에서 설명한 상기 그래핀 계열 탄소 물질 층(도 3d의 140b)의 하부면(21s2)과 상기 접지 패드 부(26Pg)의 상부면(21s1) 사이의 거리 보다 클 수 있다.
일 예에서, 상기 제1 게이트 콘택 플러그들(103g1), 상기 제2 게이트 콘택 플러그들(103g2), 상기 제1 소스 콘택 플러그(103s1), 및 상기 비트라인 콘택 플러그(103b)의 각각은 상기 제2 소스 콘택 플러그(103s2)와 동일한 상기 콘택 갭필 층(102b) 및 상기 콘택 배리어 층(102a)을 포함할 수 있다.
일 예에서, 상기 제1 게이트 콘택 플러그들(103g1), 상기 제2 게이트 콘택 플러그들(103g2), 상기 제1 소스 콘택 플러그(103s1), 및 상기 비트라인 콘택 플러그(103b)의 각각은 상기 제2 소스 콘택 플러그(103s2)의 단면 구조와 동일한 단면 구조를 가질 수 있다.
일 예에서, 상기 제2 및 제3 회로 상부 배선 구조물들(26b, 26c)은 상기 제1 회로 상부 배선 구조물(26a)과 동일한 단면 구조를 가질 수 있다. 따라서, 상기 제2 및 제3 회로 상부 배선 구조물들(26b, 26c)의 각각은 상기 회로 패드 부(26Pa) 및 상기 회로 비아 부(26Va)를 포함할 수 있다. 상기 제2 및 제3 회로 상부 배선 구조물들(26b, 26c)의 각각은 상기 회로 상부 갭필 층(27b') 및 상기 회로 상부 배리어 층(27a')을 포함할 수 있다.
다음으로, 도 4b를 참조하여, 상기 더미 패턴(도 1a의 42d)의 일 예를 설명하기로 한다. 도 4a는 도 1a의 "C"로 표시한 부분을 확대한 부분 확대도이다.
도 1a 및 도 4b를 참조하면, 상기 더미 패턴(42d)은 차례로 적층되며 수직 정렬되는 측면을 갖는 하부 더미 패턴 층(45d), 중간 더미 패턴 층(48d) 및 상부 더미 패턴 층(51d)을 포함할 수 있다.
상기 하부 더미 패턴 층(45d)은 상기 제1 패턴 층(45)과 동일한 물질 및/또는 동일한 두께로 형성될 수 있다. 상기 중간 더미 패턴 층(48d)은 상기 제2 패턴 층(48)과 다른 물질을 포함하면서 상기 제2 패턴 층(48)과 동일한 두께로 형성될 수 있다. 상기 상부 더미 패턴 층(51d)은 상기 제3 패턴 층(51)과 동일한 물질 및/또는 동일한 두께로 형성될 수 있다.
상기 중간 더미 패턴 층(48d)은 차례로 적층된 제1 층(49a), 제2 층(49b) 및 제3 층(49c)을 포함할 수 있다.
일 예에서, 상기 제1 층(49a) 및 상기 제3 층(49c)은 동일한 물질을 포함할 수 있고, 상기 제2 층(49b)은 상기 제1 및 제3 층들(49a, 49c)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 층(49a) 및 상기 제3 층(49c)은 실리콘 산화물로 형성될 수 있고, 상기 제2 층(49b)은 실리콘 질화물 또는 폴리 실리콘으로 형성될 수 있다.
다음으로, 도 5를 참조하여, 도 1a 및 도 1b에서 설명한 상기 메모리 수직 구조물(74)의 일 예를 설명하기로 한다. 도 5는 도 1b의 "D"로 표시한 부분을 확대한 부분 확대도이다.
도 1a, 도 1b 및 도 5를 참조하면, 상기 메모리 수직 구조물(74)은 상기 상부 캐핑 절연 층(71), 상기 상부 적층 구조물(65), 상기 하부 캐핑 절연 층(63) 및 상기 하부 적층 구조물(57)을 차례로 관통하며 상기 패턴 구조물(42) 내로 연장될 수 있다.
상기 메모리 수직 구조물(74)은 상기 제3 패턴 층(51) 및 상기 제2 패턴 층(48)을 차례로 관통하며 상기 제1 패턴 층(45) 내부로 연장될 수 있다. 상기 메모리 수직 구조물(74)은 코어 영역(80), 채널 층(78), 채널 패드(82) 및 정보 저장 구조물(76)을 포함할 수 있다.
상기 채널 층(78)은 상기 코어 영역(80)의 측면 및 바닥면을 덮을 수 있다. 상기 채널 층(78)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 채널 패드(75)는 상기 코어 영역(80) 상에 배치되고 상기 채널 층(78)과 접촉할 수 있다. 상기 코어 영역(80)은 실리콘 산화물 등과 같은 절연성 물질 또는 내부에 보이드(void)가 형성된 절연성 물질로 형성될 수 있다. 상기 채널 패드(82)는 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
상기 정보 저장 구조물(76)은 상기 채널 층(78)의 외측면 상에 배치될 수 있다. 상기 정보 저장 구조물(76)의 일부는 상기 채널 층(78)과 상기 제1 패턴 층(45) 사이에 개재될 수 있다. 상기 제2 패턴 층(48)은 상기 정보 저장 구조물(76)을 관통하며 상기 채널 층(78)과 접촉할 수 있다. 상기 정보 저장 구조물(76)의 일부는 상기 제3 패턴 층(51)과 상기 채널 층(78) 사이에 개재될 수 있다.
상기 정보 저장 구조물(76)은 제1 유전체 층(76a), 제2 유전체 층(76c) 및 상기 제1 유전체 층(76a)과 상기 제2 유전체 층(76c) 사이의 정보 저장 층(76b)을 포함할 수 있다. 상기 제1 및 제2 유전체 층들(76a, 76c) 중 적어도 하나는 실리콘 산화물 및/또는 고유전체(high-k dielectric)을 포함할 수 있다.
일 예에서, 상기 정보 저장 층(76b)은 낸드 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(76b)은 상기 하부 및 상부 게이트 층들(89, 91) 중에서 워드라인일 수 있는 게이트 층들과 상기 채널 층(78) 사이에서 정보를 저장할 수 있는 영역들을 포함할 수 있다. 상기 정보 저장 층(76b)은 전하를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다. 상기 하부 및 상부 게이트 층들(89, 91) 중에서 워드라인일 수 있는 게이트 층들과 상기 채널 층(78) 사이에서 정보를 저장할 수 있는 상기 정보 저장 층(76b)의 영역들은 메모리 셀들(memory cells)을 구성할 수 있다. 하나의 상기 메모리 수직 구조물(74) 내에 수직 방향으로 차례로 배열되는 복수의 메모리 셀들이 배치될 수 있다. 이와 같은 상기 메모리 수직 구조물(74)은 상기 메모리 셀 어레이 영역(MCA) 내에서 복수개가 배치될 수 있다. 따라서, 상기 패턴 구조물(42) 상에 3차원적으로 배열되는 메모리 셀들을 포함하는 상기 메모리 셀 어레이 영역(MCA)이 배치될 수 있다.
상기 하부 게이트 층들(89)의 각각은 제1 하부 게이트 층(89a) 및 제2 하부 게이트 층(89b)을 포함할 수 있다. 상기 제1 하부 게이트 층(89a)은 상기 제2 하부 게이트 층(89b)의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물(74)과 상기 제2 하부 게이트 층(89b)의 측면 사이로 연장될 수 있다. 상기 상부 게이트 층들(91)의 각각은 제1 상부 게이트 층(91a) 및 제2 상부 게이트 층(91b)을 포함할 수 있다. 상기 제1 상부 게이트 층(91a)은 상기 제2 상부 게이트 층(91b)의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물(74)과 상기 제2 상부 게이트 층(91b)의 측면 사이로 연장될 수 있다.
일 예에서, 상기 제1 하부 게이트 층(89a) 및 제1 상부 게이트 층(91a)은 유전체 물질을 포함할 수 있고, 상기 제2 하부 게이트 층(89b) 및 상기 제2 상부 게이트 층(91b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 하부 게이트 층(89a) 및 제1 상부 게이트 층(91a)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 하부 게이트 층(89b) 및 상기 제2 상부 게이트 층(91b)은 TiN, WN, Ti, W, 도우프트 폴리 실리콘, 금속-반도체 화합물 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 하부 게이트 층(89a) 및 제1 상부 게이트 층들(91a)은 제1 도전성 물질(e.g., TiN 또는 WN 등)을 포함할 수 있고, 상기 제2 하부 게이트 층(89b) 및 상기 제2 상부 게이트 층(91b)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 하부 및 상부 게이트 층들(89, 91)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
상기 메모리 수직 구조물(74)은 상기 제1 적층 구조물(57)의 상기 하부 게이트 층들(89)을 관통하는 하부 수직 부분(74L), 상기 제2 적층 구조물(65)의 상기 상부 게이트 층들(91)을 관통하는 상부 수직 부분(74U), 및 상기 하부 수직 부분(74L)과 상기 상부 수직 부분(74U) 사이의 중간 부분(74V)을 포함할 수 있다.
상기 메모리 수직 구조물(74)에서, 상기 중간 부분(74V)은 폭 변화 부분, 단차 부분 또는 변곡 부분일 수 있다. 예를 들어, 상기 메모리 수직 구조물(74)에서, 상기 중간 부분(74V)은 적어도 하나의 변곡 부를 갖는 측면을 포함하는 부분일 수 있다.
다시, 도 1a를 참조하면, 상기 접지 배선 구조물(21g)는 하나가 배치되는 것으로 도시하고 있지만, 실시예는 이에 제한되지 않는다. 이하에서, 도 6을 참조하여 상기 접지 배선 구조물(도 1a의 21g)이 복수개가 배치되는 예를 설명하기로 한다. 도 6은 도 1a에 도시된 영역에 대응되는 영역을 나타낸 개략적인 단면도이다.
도 6을 참조하면, 상기 기판(3) 상에서 도 1a에서 설명한 상기 접지 배선 구조물(도 1a의 21g)은 복수개의 접지 배선 구조물들(도 6의 21g')로 대체될 수 있다. 따라서, 상기 그래핀 계열 탄소 물질 층(40)은 각각의 상기 복수개의 접지 배선 구조물들(도 6의 21g') 상에 형성되므로, 복수개가 배치될 수 있다. 따라서, 상기 제1 패턴 층(45)은 복수개의 상기 그래핀 계열 탄소 물질 층들(40)을 통하여, 상기 복수개의 접지 배선 구조물들(도 6의 21g')과 접지될 수 있다. 상기 제1 패턴 층(45)은, 상기 복수개의 상기 그래핀 계열 탄소 물질 층들(40)과 접촉하기 위하여, 도 2에서 설명한 것과 같은 상기 비아 부(도 2의 45V)를 복수개 포함할 수 있다.
다시, 도 1a를 참조하면, 상기 패턴 구조물(42)은 상기 제1 내지 제3 패턴 층들(45, 48, 51)을 포함할 수 있지만, 실시예는 이에 한정되지 않는다. 이하에서, 도 7 및 도 8을 참조하여, 상기 패턴 구조물(도 1a의 42), 상기 메모리 수직 구조물(도 5의 74), 및 상기 더미 패턴(도 1a 및 도 4b의 42d)의 변형 예를 설명하기로 한다. 도 7은 도 1a에 도시된 영역에 대응되는 영역을 나타낸 개략적인 단면도이고, 도 8은 도 7의 "E"로 표시된 영역을 나타낸 부분 확대도이다.
도 7 및 도 8을 참조하면, 앞에서 설명한 상기 제1 내지 제3 패턴 층들(도 1a 및 도 1b의 45, 48, 51)을 포함하는 상기 패턴 구조물(도 1a 및 도 1b의 42)는 도 7에서와 같은 단일 층의 패턴 구조물(142)로 대체될 수 있다. 앞에서 설명한 상기 더미 패턴(도 1a 및 도 4b의 42d)은 단일 층의 더미 패턴(142d)로 대체될 수 있다.
앞에서 설명한 상기 메모리 수직 구조물(도 5의 74)의 하부 부분은 도 8에서와 같은 메모리 수직 구조물(74')의 하부 부분으로 대체될 수 있다. 예를 들어, 상기 메모리 수직 구조물(74')의 하부 부분은 상기 패턴 구조물(142)과 접촉하면서 상기 수직 방향(Z)으로 연장되는 상기 하부 반도체 층(175), 상기 하부 반도체 층(175) 상에서 상기 하부 반도체 층(175)과 이격되는 코어 영역(180), 상기 코어 영역(180)과 상기 하부 반도체 층(175) 사이에 개재되며 상기 코어 영역(180)의 측면 상으로 연장되는 채널 층(178), 및 상기 채널 층(178)의 외측면을 덮는 정보 저장 구조물(176)을 포함할 수 있다. 상기 정보 저장 구조물(176)은, 도 3에서의 상기 정보 저장 구조물(도 5의 76)과 마찬가지로, 제1 유전체 층(176a), 정보 저장 층(176b) 및 제2 유전체 층(176c)을 포함할 수 있다. 상기 하부 게이트 층들(89) 중 최하위의 하부 게이트 층과 상기 메모리 수직 구조물(74')의 상기 하부 반도체 층(175) 사이에 게이트 절연 층(173)이 배치될 수 있다.
다음으로, 도 9를 참조하여, 앞에서 설명한 상기 접지 배선 구조물(도 1a의 21g)의 변형 예를 설명하기로 한다. 도 9는 도 1a에 도시된 영역에 대응되는 영역을 나타낸 개략적인 단면도이다.
도 9를 참조하면, 앞에서 설명한 상기 접지 하부 배선 구조물(도 1a의 23g) 및 상기 접지 상부 배선 구조물(도 1a의 26g)을 포함하는 상기 접지 배선 구조물(도 1a의 21g)는 도 9에서와 같이 상기 접지 상부 배선 구조물(도 1a의 26g)이 생략된 접지 배선 구조물(23g')로 대체될 수 있다. 상기 접지 배선 구조물(23g')은 접지 패드 부(23g2) 및 상기 접지 패드 부(23g2) 하부에 배치되며 상기 접지 불순물 영역(15g)과 전기적으로 연결되는 접지 비아 부(23g1)을 포함할 수 있다.
상기 접지 배선 구조물(23g')은 도 1a에서 설명한 상기 접지 하부 배선 구조물(도 1a의 23g)과 실질적으로 동일한 높이 레벨에 위치할 수 있다. 따라서, 상기 접지 배선 구조물(23g')의 상기 접지 패드 부(23g2)는 상기 제1 내지 제3 회로 배선 구조물들(21a, 21b, 21c)의 상기 회로 패드 부(도 4a의 26Pa) 보다 낮은 높이 레벨에 위치할 수 있다.
상기 접지 배선 구조물(23g')의 상기 접지 패드 부(23g2)는 도 2에서 설명한 것과 같은 상기 접지 하부 갭필 층(도 2의 24b) 및 상기 접지 하부 갭필 층(도 2의 24b)의 하부 및 측면을 덮는 상기 접지 하부 배리어 층(도 2의 24a)을 포함할 수 있다.
상기 접지 배선 구조물(23g') 상에 도 2에서 설명한 상기 그래핀 계열 탄소 물질 층(도 2의 40)에 대응하는 그래핀 계열 탄소 물질 층(40')이 배치될 수 있다. 상기 그래핀 계열 탄소 물질 층(40')은 상기 접지 하부 갭필 층(도 2의 24b)과 접촉할 수 있고, 상기 접지 하부 배리어 층(도 2의 24a)과 이격될 수 있다. 상기 그래핀 계열 탄소 물질 층(40')은 상기 제1 내지 제3 회로 배선 구조물들(21a, 21b, 21c)의 상기 회로 패드 부(도 4a의 26Pa) 보다 낮은 높이 레벨에 위치할 수 있다. 상기 제1 패턴 층(45)은 상기 제2 하부 절연 층(30c) 및 상기 식각 정지 층(30b)을 차례로 관통하며 상기 제1 하부 절연 층(30a) 내로 연장되어 상기 그래핀 계열 탄소 물질 층(40')과 접촉하는 비아 부(45V')를 포함할 수 있다.
다음으로, 도 10a 내지 도 16b를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다. 도 10a 내지 도 16b에서, 도 10a, 도 11a, 도 12, 도 13, 도 14a, 도 15a 및 도 15a는 도 1a에 대응하는 영역의 형성 방법을 개략적으로 나타낸 단면도들이고, 도 10b, 도 11b, 도 14b, 도 15b 및 도 16b는 도 1b에 대응하는 영역의 형성 방법을 개략적으로 나타낸 단면도들이다.
도 10a 및 도 10b를 참조하면, 기판(3)을 준비할 수 있다. 상기 기판(3) 상에 활성 영역들(9)을 한정하는 소자분리 층(12)을 형성할 수 있다. 상기 활성 영역들(9)은 접지 활성 영역(9g) 및 회로 활성 영역들(9a~9c)을 포함할 수 있다.
상기 기판(3) 상에 복수의 회로 소자들(TR1~TR3)을 형성할 수 있다. 상기 복수의 회로 소자들(TR1~TR3)을 형성하는 것을 회로 게이트들(TR1_G, TR2_G, TR2_G) 및 회로 소스/드레인 영역들(TR1_SD, TR2_SD, TR3_SD)을 형성하는 것을 포함할 수 있다. 상기 회로 게이트들(TR1_G, TR2_G, TR2_G)은 상기 회로 활성 영역들(9a~9c) 상에 형성될 수 있고, 상기 회로 소스/드레인 영역들(TR1_SD, TR2_SD, TR3_SD)은 상기 회로 활성 영역들(9a~9c)과 인접하는 상기 회로 활성 영역들(9a~9c) 내에 형성될 수 있다.
상기 접지 활성 영역(9g) 내에 접지 불순물 영역(12g)을 형성할 수 있다. 상기 접지 불순물 영역(12g)은 N형의 도전형을 가질 수 있다. 상기 접지 불순물 영역(12g)은 상기 회로 소스/드레인 영역들(TR1_SD, TR2_SD, TR3_SD) 중 N형의 도전형을 갖는 회로 소스/드레인 영역과 같이 형성될 수 있다.
상기 복수의 회로 소자들(TR1~TR3)이 형성된 상기 기판(3) 상에 소자 배선 구조물(21) 및 제1 하부 절연 층(30a)을 형성할 수 있다. 상기 소자 배선 구조물(21)은 접지 배선 구조물(21g) 및 회로 배선 구조물들(21a, 21b, 21c)을 포함할 수 있다. 상기 소자 배선 구조물(21) 및 제1 하부 절연 층(30a)을 형성하는 것은 다마신 공정을 반복 진행하는 것을 포함할 수 있다. 상기 다마신 공정은 절연 층을 형성하고, 상기 절연 층을 관통하는 다마신 개구부를 형성하고, 상기 절연층 및 상기 다마신 개구부를 콘포멀하게 덮는 배리어 층을 형성하고, 상기 배리어 층 상에 갭필 층을 형성하고, 상기 절연 층의 상부면이 노출될 때까지 상기 갭필 층 및 상기 배리어 층을 평탄화하는 것을 포함할 수 있다. 상기 접지 배선 구조물(21g)은 다마신 공정에 의해 형성된 접지 하부 배선 구조물(23g) 및 다마신 공정에 의해 형성된 접지 상부 배선 구조물(26g)로 형성될 수 있다. 상기 회로 배선 구조물들(21a, 21b, 21c)은 다마신 공정에 의해 형성된 회로 하부 배선 구조물(23a, 23b, 23c) 및 다마신 공정에 의해 형성된 상부 배선 구조물(26a, 26b, 26c)을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 배선 구조물(21) 및 상기 제1 하부 절연 층(30a)을 덮는 식각 정지 층(30b)을 형성하고, 상기 식각 정지 층(30b) 상에 제2 하부 절연 층(30c)을 형성할 수 있다. 상기 식각 정지 층(30b)은 상기 제2 하부 절연 층(30c)과 식각 선택성을 갖는 절연성 물질로 형성될 수 있다.
상기 제2 하부 절연 층(30c) 및 상기 식각 정지 층(30b)을 패터닝하여, 상기 접지 배선 구조물(21g)의 상기 접지 상부 배선 구조물(26g)의 접지 패드 부(26Pg)의 일부를 노출시키는 비아 홀(36)를 형성할 수 있다.
상기 접지 패드 부(26Pg)는 접지 상부 갭필 층(27b) 및 적어도 상기 접지 상부 갭필 층(27b)의 측면을 덮는 접지 상부 배리어 층(27a)을 포함할 수 있다.
상기 비아 홀(36)는 상기 접지 상부 갭필 층(27b)의 상부면의 일부를 노출시킬 수 있다. 상기 비아 홀(36)는 상기 접지 상부 배리어 층(27a)을 노출시키지 않을 수 있다.
도 12를 참조하면, 상기 비아 홀(36)에 의해 노출된 상기 접지 상부 갭필 층(27b) 상에 버퍼 도전 층(40)을 형성할 수 있다. 상기 버퍼 도전 층(40)은 그래핀 계열 탄소 물질 층으로 형성될 수 있다. 이하에서, 상기 버퍼 도전 층(40)은 그래핀 계열 탄소 물질 층으로 지칭하여 설명하기로 한다.
상기 그래핀 계열 탄소 물질 층(40)은 상기 접지 상부 갭필 층(27b)의 표면으로부터 성장되어 형성될 수 있다. 상기 그래핀 계열 탄소 물질 층(40)은 상기 접지 상부 배리어 층(27a)과 이격될 수 있다.
상기 그래핀 계열 탄소 물질 층(40)은 탄소(carbon)을 포함하는 전구체를 이용하는 CVD 공정(38)을 이용하여 형성할 수 있다. 예를 들어, 상기 그래핀 계열 탄소 물질 층(40)을 형성하는 것은 탄소계의 전구체와 함께, Ar 가스 및 H2 가스를 포함하는 공정 분위기에서 상기 CVD 공정(38)을 진행하는 것을 포함할 수 있다. 일 예에서, 상기 탄소계의 전구체는 CH4(C2H4) 일 수 있지만, 실시예는 이에 제한되지 않는다.
일 예에서, 상기 그래핀 계열 탄소 물질 층(40)은 상기 식각 정지 층(30b) 보다 얇은 두께로 형성할 수 있다.
다른 예에서, 상기 그래핀 계열 탄소 물질 층(40)은 상기 식각 정지 층(30b) 과 실질적으로 동일한 두께로 형성할 수 있다.
다른 예에서, 상기 그래핀 계열 탄소 물질 층(40)은 상기 식각 정지 층(30b) 보다 두꺼운 두께로 형성할 수 있다.
도 13을 참조하면, 상기 비아 홀(36)를 채우며 상기 제2 하부 절연 층(30c)을 덮는 제1 예비 패턴 층(44)을 형성할 수 있다. 상기 제1 예비 패턴 층(44)은 상기 그래핀 계열 탄소 물질 층(40)과 접촉할 수 있다. 상기 제1 예비 패턴 층(44)은 폴리 실리콘 층으로 형성할 수 있다. 상기 제1 예비 패턴 층(44)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 상기 제1 예비 패턴 층(도 13의 44) 상에 개구부(48a)를 갖는 예비 희생 패턴 층을 형성하고, 상기 예비 희생 패턴 층 상에 제3 예비 패턴 층을 형성할 수 있다. 이어서, 상기 제1 예비 패턴 층(도 13의 44), 상기 예비 희생 패턴 층 및 상기 제3 예비 패턴 층을 패터닝하여, 제1 내측 개구부(42a) 및 제2 내측 개구부(42b)를 갖는 예비 패턴 구조물(41) 및 더미 패턴(42d)을 동시에 형성할 수 있다.
상기 예비 패턴 구조물(41)은 차례로 적층된 제1 패턴 층(45), 희생 패턴 층(47) 및 제3 패턴 층(51)으로 형성될 수 있다. 상기 제3 패턴 층(51)은 폴리 실리콘으로 형성될 수 있다. 상기 희생 패턴 층(47)은 차례로 적층된 제1 층(47a), 제2 층(47b) 및 제3 층(47c)을 포함할 수 있다. 상기 제1 층(47a) 및 상기 제3 층(47c)은 실리콘 산화물로 형성될 수 있고, 상기 제2 층(47b)은 실리콘 질화물 또는 폴리 실리콘으로 형성될 수 있다.
상기 더미 패턴(42d)은 차례로 적층된 하부 더미 패턴 층(45d), 중간 더미 패턴 층(48d) 및 상부 더미 패턴 층(51d)을 포함할 수 있다. 상기 중간 더미 패턴 층(48d)은 상기 제1 층(47a), 상기 제2 층(47b) 및 상기 제3 층(47c)에 각각 대응하는 제1 층(49a), 제2 층(49b) 및 제3 층(49c)으로 형성될 수 있다.
중간 절연 구조물(54)을 형성할 수 있다. 상기 중간 절연 구조물(54)을 형성하는 것은 중간 절연 층을 형성하고, 상기 패턴 구조물(42) 및 상기 더미 패턴(42d)의 상부면이 노출될 때까지 상기 중간 절연 층을 평탄화하는 것을 포함할 수 있다. 상기 중간 절연 구조물(54)에서, 상기 패턴 구조물(42)의 상기 제1 내측 개구부(42a) 내에 형성되는 중간 절연 층은 제1 중간 절연 층(54a)으로 지칭될 수 있고, 상기 패턴 구조물(42)의 상기 제2 내측 개구부(42b) 내에 형성되는 중간 절연 층은 제2 중간 절연 층(54b)으로 지칭될 수 있고, 상기 패턴 구조물(42)의 외측면을 둘러싸며 상기 더미 패턴(42d)의 측면을 둘러싸는 중간 절연 층은 제3 중간 절연 층(54c)으로 지칭될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 패턴 구조물(42) 상에 예비 하부 적층 구조물(56)을 형성할 수 있다. 상기 예비 하부 적층 구조물(56)을 형성하는 것은 교대로 반복적으로 적층된 하부 층간 절연 층들(59) 및 제1 몰드 층들(61)을 형성하고, 상기 하부 층간 절연 층들(59) 및 상기 제1 몰드 층들(61)을 패터닝하여, 계단 구조를 형성하는 것을 포함할 수 있다. 상기 하부 층간 절연 층들(59)은 실리콘 산화물로 형성될 수 있고, 상기 제1 몰드 층들(61)은 실리콘 질화물로 형성될 수 있다. 상기 예비 하부 적층 구조물(56) 상에 하부 캐핑 절연 층(63)을 형성할 수 있다. 상기 하부 캐핑 절연 층(63)은 실리콘 산화물로 형성될 수 있다.
상기 하부 캐핑 절연 층(63) 상에 예비 상부 적층 구조물(64)을 형성할 수 있다. 상기 예비 상부 적층 구조물(64)을 형성하는 것은 교대로 반복적으로 적층된 상부 층간 절연 층들(67) 및 제2 몰드 층들(69)을 형성하고, 상기 상부 층간 절연 층들(67) 및 상기 제2 몰드 층들(69)을 패터닝하여, 계단 구조를 형성하는 것을 포함할 수 있다. 상기 상부 층간 절연 층들(67)은 실리콘 산화물로 형성될 수 있고, 상기 제2 몰드 층들(69)은 실리콘 질화물로 형성될 수 있다. 상기 예비 상부 적층 구조물(64) 상에 상부 캐핑 절연 층(71)을 형성할 수 있다. 상기 상부 캐핑 절연 층(71)은 실리콘 산화물로 형성될 수 있다.
상기 상부 캐핑 절연 층(71), 상기 예비 상부 적층 구조물(64), 상기 하부 캐핑 절연 층(63) 및 상기 예비 하부 적층 구조물(56)을 차례로 관통하며 상기 패턴 구조물(42) 내로 연장되는 메모리 수직 구조물(74)을 형성할 수 있다. 예를 들어, 상기 예비 상부 적층 구조물(64)을 형성하기 전에, 상기 하부 캐핑 절연 층(63) 및 상기 예비 하부 적층 구조물(56)을 관통하는 하부 희생 수직 구조물을 형성하고, 상기 상부 캐핑 절연 층(71) 및 상기 예비 상부 적층 구조물(64)을 차례로 관통하며 상기 하부 희생 수직 구조물을 노출시키는 상부 메모리 홀을 형성하고, 상기 노출된 상기 하부 희생 수직 구조물을 제거하여 하부 메모리 홀을 형성하고, 상기 하부 및 상부 메모리 홀들을 채우는 상기 메모리 수직 구조물(74)을 형성할 수 있다.
일 예에서, 상기 메모리 수직 구조물(74)은 반도체 물질로 형성될 수 있는 채널 층(도 5의 78) 및 정보를 저장할 수 있는 정보 저장 층(도 5의 76b)을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 상부 절연 층(85)을 형성할 수 있다. 상기 제1 상부 절연 층(85), 상기 상부 캐핑 절연 층(71), 상기 예비 상부 적층 구조물(64), 상기 하부 캐핑 절연 층(63), 상기 예비 하부 적층 구조물(56)을 차례로 관통하며 상기 제1 예비 패턴 층(44) 내로 연장되는 분리 트렌치들(87)을 형성할 수 있다. 상기 분리 트렌치들(87) 중 적어도 일부는 상기 희생 패턴 층(47)을 노출시킬 수 있다.
상기 분리 트렌치들(87)에 의해 노출된 상기 희생 패턴 층(47)을 제거하여 빈 공간을 형성하고, 상기 빈 공간 내에 제2 패턴 층(48)을 형성할 수 있다. 상기 제2 패턴 층(48)은 N형의 도전형을 갖는 폴리 실리콘으로 형성할 수 있다.
상기 분리 트렌치들(87)에 의해 노출된 상기 희생 패턴 층(47)을 제거하기 전에, 상기 분리 트렌치들(87)의 측벽들을 덮는 희생 스페이서를 형성하고, 상기 제2 패턴 층(48)을 형성한 후에, 상기 희생 스페이서를 제거하여, 상기 하부 및 제2 몰드 층들(61, 69)을 노출시킬 수 있다.
상기 분리 트렌치들(87)에 의해 노출되는 상기 제1 및 제2 몰드 층들(61, 69)을 부분적으로 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 게이트 층들(89, 91)을 형성할 수 있다. 상기 제1 몰드 층들(61) 중 일부는 잔존하여 제1 하부 몰드 층들(61a) 및 제2 하부 몰드 층들(61b)로 형성될 수 있고, 상기 제2 몰드 층들(69) 중 일부는 잔존하여 상부 몰드 층들(69a)으로 형성될 수 있다.
상기 분리 트렌치들(87)을 채우는 분리 구조물들(93)을 형성할 수 있다. 상기 제1 상부 절연 층(85) 상에 제2 상부 절연 층(95)을 형성할 수 있다. 상기 제2 상부 절연 층(95) 및 상기 제1 상부 절연 층(85)을 차례로 관통하며 아래로 연장되어, 상기 게이트 층들(89, 91)의 게이트 패드들과 전기적으로 연결되는 제1 게이트 콘택 플러그들(103g1)을 형성할 수 있다. 상기 제2 상부 절연 층(95) 및 상기 제1 상부 절연 층(85)을 차례로 관통하며 아래로 연장되어, 상기 패턴 구조물(42)과 전기적으로 연결되는 제1 소스 콘택 플러그(103s1)을 형성할 수 있다. 상기 제2 상부 절연 층(95) 및 상기 제1 상부 절연 층(85)을 차례로 관통하며 아래로 연장되어, 상기 제1 회로 상부 배선 구조물(26a)과 접촉하는 제2 소스 콘택 플러그(103s2), 상기 제2 회로 상부 배선 구조물(26b)과 접촉하는 제2 게이트 콘택 플러그(103g2), 상기 제3 회로 상부 배선 구조물(26c)과 접촉하는 비트라인 콘택 플러그(103b)를 형성할 수 있다.
다시, 도 1a 및 도 1b를 참조하면, 상기 제2 상부 절연 층(95) 상에 제3 상부 절연 층(106)을 형성할 수 있다.
상기 제1 내지 제3 상부 절연 층들(85, 95, 106)을 관통하며 상기 메모리 수직 구조물(74)과 전기적으로 연결되는 제1 비트라인 연결 플러그(109b1)을 형성할 수 있다.
상기 제3 상부 절연 층(106)을 관통하면서, 상기 제1 게이트 콘택 플러그(103g1)과 전기적으로 연결되는 제1 게이트 연결 플러그(109g1), 상기 제2 게이트 콘택 플러그(103g2)과 전기적으로 연결되는 제2 게이트 연결 플러그(109g2), 상기 제1 소스 콘택 플러그(103s1)과 전기적으로 연결되는 제1 소스 연결 플러그(109s1), 상기 제2 소스 콘택 플러그(103s2)과 전기적으로 연결되는 제2 소스 연결 플러그(109s2), 상기 비트라인 콘택 플러그(103b)과 전기적으로 연결되는 제2 비트라인 연결 플러그(109b2)를 형성할 수 있다.
상기 제1 및 제2 비트라인 연결 플러그들(109b1, 109b2)과 전기적으로 연결되는 비트라인(112b), 상기 제1 및 제2 소스 연결 플러그들(109s1, 109s2)과 전기적으로 연결되는 소스 연결 배선(112s), 및 상기 제1 및 제2 게이트 연결 플러그들(109g1, 109g2)과 전기적으로 연결되는 게이트 연결 배선(112g)을 형성할 수 있다.
실시 예들에 따르면, 폴리 실리콘으로 형성될 수 있는 상기 제1 예비 패턴 층(도 13의 44)을 형성하기 전에, 상기 비아 홀(도 11a의 36)에 의해 노출되는 상기 접지 상부 갭필 층(도 11a의 27b)의 표면에 상기 그래핀 계열 탄소 물질 층(도 12의 40)을 형성함으로써, 상기 제1 예비 패턴 층(도 13의 44)의 오염 또는 상기 제1 예비 패턴 층(도 13의 44)의 불량(defects)을 방지할 수 있다. 따라서, 상기 제1 예비 패턴 층(도 13의 44)을 이용하여 형성하는 상기 제1 패턴 층(45)을 신뢰성 있게 형성할 수 있다. 따라서, 신뢰성이 향상된 반도체 소자를 제공할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경과 실시예들의 조합이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 반도체 소자 3: 기판
6: 하부 구조물 9: 활성 영역들
9g: 접지 활성 영역 9a~9c: 회로 활성 영역
12: 소자분리 층 15g: 접지 불순물 영역
TR1, TR2, TR3: 회로 소자 (회로 트랜지스터)
21: 소자 배선 구조물 21g: 접지 배선 구조물
23g: 접지 하부 배선 구조물 26g: 접지 상부 배선 구조물
26Pg: 접지 패드 부 26Vg: 접지 비아 부
21a: 제1 회로 배선 구조물
23a: 제1 회로 하부 배선 구조물
26a: 제1 회로 상부 배선 구조물 26Pa: 회로 배선 패드 부
26Va: 회로 배선 비아 부 21b: 제2 회로 배선 구조물
23b: 제2 회로 하부 배선 구조물 26b: 제2 회로 상부 배선 구조물
21c: 제3 회로 배선 구조물 23c: 제3 회로 하부 배선 구조물
26c: 제3 회로 상부 배선 구조물 24a, 27a: 배리어 층
24b, 27b: 갭필 층 30: 하부 절연 구조물
30a: 제1 하부 절연 층 30b: 식각 정지 층
30c: 제2 하부 절연 층 36: 비아 홀
40: 버퍼 도전 층(그래핀 계열 탄소 물질 층)
41: 예비 패턴 구조물 42: 패턴 구조물
44: 제1 예비 패턴 층 45: 제1 패턴 층
45P : 플레이트 부 45V: 비아 부
47: 희생 패턴 층 48: 제2 패턴 층
51: 제3 패턴 층 42d: 더미 패턴
45d: 하부 더미 패턴 층 48d: 중간 더미 패턴 층
51d: 상부 더미 패턴 층 54: 중간 절연 층
54a: 제1 중간 절연 층 54b: 제2 중간 절연 층
54c: 제3 중간 절연 층 56: 예비 하부 적층 구조물
57: 하부 적층 구조물 59: 하부 층간 절연 층
61, 61a, 61b: 몰드 층 63: 하부 캐핑 절연 층
64: 예비 상부 적층 구조물 65: 상부 적층 구조물
67: 상부 층간 절연 층 69, 69a: 몰드 층
71: 상부 캐핑 절연 층 74: 메모리 수직 구조물
76: 정보 저장 구조물 76a: 제1 유전체 층
76b: 정보 저장 층 76c: 제2 유전체 층
78: 채널 층 80: 코어 영역
82: 채널 패드 85: 제1 상부 절연 층
87: 분리 트렌치 89: 하부 게이트 층들
91: 상부 게이트 층들 93: 분리 구조물들
95: 제2 상부 절연 층 103g1: 제1 게이트 콘택 플러그
103g2: 제2 게이트 콘택 플러그 103s1: 제1 소스 콘택 플러그
103s2: 제2 소스 콘택 플러그 103b: 제1 비트라인 콘택 플러그
106: 제3 상부 절연 층 109g1: 제1 게이트 연결 플러그
109g2: 제2 게이트 연결 플러그 109s1: 제1 소스 연결 플러그
109s2: 제2 소스 연결 플러그 109b1: 제1 비트라인 연결 플러그
109b2: 제2 비트라인 연결 플러그 112b: 비트라인
112g: 게이트 연결 배선 112s: 소스 연결 배선

Claims (20)

  1. 기판;
    상기 기판 상의 하부 구조물, 상기 하부 구조물은 제1 배선 구조물, 제2 배선 구조물, 및 상기 제1 및 제2 배선 구조물들을 덮는 하부 절연 구조물을 포함하고;
    플레이트 부 및 비아 부를 포함하는 제1 패턴 층, 상기 제1 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 제1 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 제1 배선 구조물과 중첩하고;
    상기 제1 패턴 층의 상기 비아 부와 상기 제1 배선 구조물 사이에서, 상기 비아 부 및 상기 제1 배선 구조물과 접촉하는 그래핀 계열 탄소 물질 층;
    상기 제1 패턴 층 상에서, 상기 기판의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되는 게이트 층들; 및
    상기 수직 방향으로 상기 게이트 층들을 관통하는 메모리 수직 구조물을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 비아 부는 폴리 실리콘 층을 포함하고,
    상기 비아 부의 상기 폴리 실리콘 층은 상기 그래핀 계열 탄소 물질 층과 접촉하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 배선 구조물은 갭필 층 및 상기 갭필 층의 측면 및 바닥면을 덮는 배리어 층을 포함하되,
    상기 그래핀 계열 탄소 물질 층은 상기 갭필 층과 접촉하고 상기 배리어 층과 이격되는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 그래핀 계열 탄소 물질 층과 상기 배리어 층 사이의 이격 거리는 상기 배리어 층의 두께 보다 큰 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 배선 구조물은 패드 부 및 상기 패드 부의 하부로부터 아래로 연장되는 패드 비아 부를 포함하고,
    상기 패드 부의 폭은 상기 패드 부와 인접하는 상기 제1 패턴 층의 상기 비아 부의 폭 보다 크고,
    상기 갭필 층은 상기 패드 부 및 상기 패드 비아 부 내에 배치되고,
    상기 배리어 층은 상기 갭필 층의 측면 및 바닥면을 덮는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 그래핀 계열 탄소 물질 층은 단일 층 그래핀(single layer graphene), 다중 층 그래핀(multiple layer graphene), 흑연질 탄소(graphitic carbon) 또는 그래파이트(graphite)인 반도체 소자.
  7. 제 1 항에 있어서,
    상기 제1 패턴 층 상에서 개구부를 갖는 제2 패턴 층; 및
    상기 제1 패턴 층 상에서 상기 제2 패턴 층을 덮는 제3 패턴 층을 더 포함하되,
    상기 제3 패턴 층은 상기 제2 패턴 층의 상기 개구부를 통하여 상기 제1 패턴 층과 접촉하고,
    상기 게이트 층들은 상기 제3 패턴 층 상에 배치되고,
    상기 제1, 제2 및 제3 패턴 층들의 각각은 폴리 실리콘 층을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 하부 절연 구조물 상의 더미 패턴을 더 포함하되,
    상기 더미 패턴은 차례로 적층된 하부 더미 패턴 층, 중간 더미 패턴 층 및 상부 더미 패턴 층을 포함하고,
    상기 하부 더미 패턴 층 및 상기 상부 더미 패턴 층은 폴리 실리콘 층을 포함하고,
    상기 중간 더미 패턴 층은 차례로 적층된 제1 층, 제2 층 및 제3 층을 포함하고,
    상기 제1 층 및 상기 제3 층은 동일한 물질을 포함하고,
    상기 제2 층은 상기 제1 및 제3 층들과 다른 물질을 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트 층들은 하부 게이트 층들 및 상기 하부 게이트 층들 상의 상부 게이트 층들을 포함하고,
    상기 메모리 수직 구조물은 상기 하부 게이트 층들을 관통하는 하부 수직 부분 및 상기 상부 게이트 층들을 관통하는 상부 수직 부분, 상기 하부 수직 부분과 상기 상부 수직 부분 사이의 중간 부분을 포함하고,
    상기 메모리 수직 구조물의 상기 중간 부분은 적어도 하나의 변곡 부를 갖는 측면을 포함하는 반도체 소자.
  10. 기판;
    상기 기판 상에서, 제1 배선 구조물, 제2 배선 구조물, 및 상기 제1 및 제2 배선 구조물들을 덮는 하부 절연 구조물을 포함하는 하부 구조물;
    플레이트 부 및 비아 부를 포함하는 패턴 층, 상기 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 제1 배선 구조물과 중첩하고;
    상기 패턴 층의 상기 비아 부와 상기 제1 배선 구조물 사이에 개재되어, 상기 비아 부 및 상기 제1 배선 구조물과 접촉하는 버퍼 도전 층;
    상기 패턴 층 상의 메모리 셀 어레이 영역; 및
    상기 제2 배선 구조물 상에서, 상기 제2 배선 구조물과 접촉하는 콘택 플러그를 포함하되,
    상기 제1 배선 구조물과 접촉하는 상기 버퍼 도전 층은 상기 제2 배선 구조물과 접촉하는 상기 콘택 플러그와 다른 물질을 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 비아 부의 하부면은 상기 버퍼 도전 층과 접촉하고,
    상기 비아 부의 측면은 상기 하부 절연 구조물과 접촉하는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 버퍼 도전 층은 그래핀 계열 탄소 물질 층인 반도체 소자.
  13. 제 10 항에 있어서,
    상기 제1 배선 구조물은 제1 패드 구조물을 포함하고,
    상기 제2 배선 구조물은 제2 패드 구조물을 포함하고,
    상기 제1 패드 구조물은 제1 갭필 층 및 상기 제1 갭필 층의 측면 및 바닥면을 덮는 제1 배리어 층을 포함하고,
    상기 제2 패드 구조물은 제2 갭필 층 및 상기 제2 갭필 층의 측면 및 바닥면을 덮는 제2 배리어 층을 포함하고,
    상기 제1 및 제2 배리어 층들은 서로 동일한 물질로 형성되고,
    상기 제1 및 제2 갭필 층들은 서로 동일한 물질로 형성되고,
    상기 버퍼 도전 층은 상기 제1 갭필 층과 접촉하며 상기 제1 배리어 층과 이격되는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 콘택 플러그는 상기 제2 패드 구조물 내부로 연장되고,
    상기 버퍼 도전 층의 하부면은 상기 콘택 플러그의 하부면 보다 높은 높이 레벨에 위치하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 버퍼 도전 층은 상기 제1 갭필 층 내부로 연장되고,
    상기 패턴 층의 상기 비아 부는 상기 제1 갭필 층과 이격되는 반도체 소자.
  16. 기판;
    상기 기판 상의 접지 불순물 영역;
    상기 기판 상에서, 제1 회로 트랜지스터를 포함하는 회로 소자들;
    상기 기판 상에서, 상기 접지 불순물 영역과 전기적으로 연결되는 접지 배선 구조물;
    상기 기판 상에서, 상기 제1 회로 트랜지스터와 전기적으로 연결되는 제1 회로 배선 구조물;
    상기 기판 상에서, 상기 회로 소자들, 상기 접지 배선 구조물 및 상기 제1 회로 배선 구조물을 덮는 하부 절연 구조물;
    제1 패턴 층을 포함하는 패턴 구조물, 상기 제1 패턴 층은 플레이트 부 및 비아 부를 포함하고, 상기 제1 패턴 층의 상기 플레이트 부는 상기 하부 절연 구조물 상에 배치되고, 상기 제1 패턴 층의 상기 비아 부는 상기 플레이트 부의 하부로부터 상기 하부 절연 구조물 내로 연장되면서 상기 접지 배선 구조물과 중첩하고;
    상기 제1 패턴 층의 상기 비아 부와 상기 접지 배선 구조물 사이에 개재되어, 상기 비아 부 및 상기 접지 배선 구조물과 접촉하는 버퍼 도전 층;
    상기 패턴 구조물 상에서, 수직 방향으로 서로 이격되면서 적층되는 게이트 층들;
    상기 수직 방향으로 상기 게이트 층들과 관통하는 메모리 수직 구조물; 및
    상기 패턴 구조물과 상기 제1 회로 배선 구조물을 전기적으로 연결하는 회로 연결 배선 구조물을 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 회로 연결 배선 구조물은,
    상기 패턴 구조물 상의 제1 소스 콘택 플러그;
    상기 제1 회로 배선 구조물 상의 제2 소스 콘택 플러그; 및
    상기 제1 및 제2 소스 콘택 플러그들 상에서 상기 제1 및 제2 소스 콘택 플러그들을 전기적으로 연결하는 소스 연결 배선을 포함하는 반도체 소자.
  18. 제 17 항에 있어서,
    상기 버퍼 도전 층은 그래핀 계열 탄소 물질 층을 포함하고,
    상기 제1 패턴 층의 상기 플레이트 부 및 상기 비아 부는 일체로 형성되는 폴리 실리콘 층을 포함하고,
    상기 제1 소스 콘택 플러그는 상기 제1 패턴 층과 직접적 또는 간접적으로 전기적으로 연결되고,
    상기 메모리 수직 구조물은 채널 층, 정보 저장 구조물, 및 채널 패드를 포함하고,
    상기 채널 층의 하부 영역은 상기 패턴 구조물과 접촉하고,
    상기 채널 층의 상부 영역은 상기 채널 패드와 접촉하고,
    상기 정보 저장 구조물은 상기 채널 층과 상기 게이트 층들 사이에 배치되는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 하부 절연 구조물은,
    제1 하부 절연 층;
    상기 제1 하부 절연 층 상의 식각 정지 층; 및
    상기 식각 정지 층 상의 제2 하부 절연 층을 포함하고,
    상기 제1 하부 절연 층은 상기 접지 배선 구조물의 측면 및 상기 제1 회로 배선 구조물의 측면을 둘러싸고,
    상기 식각 정지 층은 상기 접지 배선 구조물의 상부면의 일부를 덮으면서 상기 버퍼 도전 층의 측면의 적어도 일부를 덮는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 기판 상의 제2 회로 배선 구조물;
    상기 제2 회로 배선 구조물 상에서, 상기 제2 회로 배선 구조물과 전기적으로 연결되는 제2 콘택 플러그;
    상기 패턴 구조물의 개구부 내에 배치되는 중간 절연 층;
    상기 중간 절연 층 상에서 상기 중간 절연 층과 중첩하는 몰드 층들; 및
    상기 수직 방향으로 상기 게이트 층들을 관통하는 분리 구조물들을 포함하되,
    상기 몰드 층들은 상기 게이트 층들과 수평적으로 인접하고,
    상기 몰드 층들은 상기 분리 구조물들 사이에 배치되고,
    상기 제2 콘택 플러그는 상기 몰드 층들 및 상기 중간 절연 층을 관통하며 상기 하부 절연 구조물 내로 연장되어, 상기 제2 회로 배선 구조물과 접촉하는 반도체 소자.
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