CN113496997A - 半导体器件 - Google Patents

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杨韩光
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Abstract

一种半导体器件包括：衬底；在衬底上的下结构，下结构包括第一布线结构、第二布线结构以及覆盖第一布线结构和第二布线结构的下绝缘结构；第一图案层，包括板部分和通路部分，板部分在下绝缘结构上，通路部分从板部分的下部延伸到下绝缘结构中并与第一布线结构重叠；石墨烯装碳材料层，在通路部分与第一布线结构之间与通路部分和第一布线结构接触；栅极层，在第一图案层上在垂直于衬底的上表面的垂直方向上堆叠并彼此间隔开；以及存储垂直结构，在垂直方向上贯穿栅极层。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件。
背景技术
随着对具有高性能、高速度和/或多功能的半导体器件的需求增加，半导体器件的集成度已经增大。为了增大半导体器件的集成度，已经提出了在垂直方向上布置栅极而不是在二维平面上布置栅极的方法。
发明内容
本公开的示例实施方式可以提供具有提高的可靠性的半导体器件。
根据一些示例实施方式，半导体器件包括：衬底；在衬底上的下结构，下结构包括第一布线结构、第二布线结构以及覆盖第一布线结构和第二布线结构的下绝缘结构；第一图案层，包括板部分和通路部分，其中第一图案层的板部分在下绝缘结构上，并且第一图案层的通路部分从板部分的下部延伸到下绝缘结构中并与第一布线结构重叠；石墨烯状碳材料层，在通路部分与第一布线结构之间与通路部分和第一布线结构接触；栅极层，在第一图案层上在垂直于衬底的上表面的垂直方向上堆叠并彼此间隔开；以及存储垂直结构，在垂直方向上穿透栅极层。
根据一些示例实施方式，半导体器件包括：衬底；下结构，在衬底上包括第一布线结构、第二布线结构以及覆盖第一布线结构和第二布线结构的下绝缘结构；图案层，包括板部分和通路部分，其中图案层的板部分在下绝缘结构上，并且图案层的通路部分从板部分的下部延伸到下绝缘结构中并与第一布线结构重叠；缓冲导电层，插置在图案结构的通路部分与第一布线结构之间并与通路部分和第一布线结构接触；在图案层上的存储单元阵列区域；以及接触插塞，在第二布线结构上与第二布线结构接触，其中与第一布线结构接触的缓冲导电层包括不同于与第二布线结构接触的接触插塞的材料。
根据一些示例实施方式，半导体器件可以包括：衬底；在衬底上的接地杂质区域；电路元件，在衬底上包括第一电路晶体管；接地布线结构，在衬底上电连接到接地杂质区域；第一电路布线结构，在衬底上电连接到第一电路晶体管；下绝缘结构，在衬底上覆盖电路元件、接地布线结构和第一电路布线结构；包括第一图案层的图案结构，其中第一图案层包括板部分和通路部分，第一图案层的板部分在下绝缘结构上，并且第一图案层的通路部分从板部分的下部延伸到下绝缘结构中并与接地布线结构重叠；缓冲导电层，插置在第一图案层的通路部分与接地布线结构之间以与通路部分和接地布线结构接触，并与通路部分和接地布线结构接触；栅极层，在图案结构上在垂直方向堆叠并彼此间隔开；存储垂直结构，在垂直方向上穿透栅极层；以及电路连接布线结构，电连接图案结构和第一电路布线结构。
附图说明
本公开的以上及其他方面、特征和其他优点将由以下结合附图的详细描述被更清楚地理解，附图中：
图1A和图1B是示意性示出根据一些示例实施方式的半导体器件的示例的截面图。
图2是根据一些示例实施方式的半导体器件的一部分的局部放大图。
图3A、图3B、图3C和图3D是示意性示出根据一些示例实施方式的半导体器件的一部分的变型的局部放大图。
图4A和图4B是根据一些示例实施方式的半导体器件的一部分的局部放大图。
图5是根据一些示例实施方式的半导体器件的一部分的局部放大图。
图6是示意性示出根据一些示例实施方式的半导体器件的变型的截面图。
图7是示意性示出根据一些示例实施方式的半导体器件的变型的截面图。
图8是图7的一部分的局部放大图。
图9是示意性示出根据一些示例实施方式的半导体器件的变型的截面图。
图10A至图16B是示出根据一些示例实施方式的形成半导体器件的方法的示例的示意性截面图。
具体实施方式
本公开中的诸如“第一”、“第二”和“第三”的术语用于区分元件之间的相对位置或用于将一个元件与其他部件区分开，并且本公开的技术思想不限于这些术语。因此，诸如“第一”、“第二”和“第三”的术语可以用其他术语代替并用于描述本公开的元件。此外，“第一元件”可以被称为“第二元件”而不脱离本公开的范围。
在下文中，将参照附图描述根据一些示例实施方式的半导体器件和形成该半导体器件的方法。
首先，将参照图1A、图1B和图2描述根据一些示例实施方式的半导体器件的示例。图1A和图1B是示意性示出根据一些示例实施方式的半导体器件的截面图。图1A是根据一些示例实施方式的半导体器件中的存储单元阵列区域MCA以及与存储单元阵列区域MCA相邻的延伸区域EA的沿第一方向X截取的示意性截面图，图1B是根据一些示例实施方式的存储单元阵列区域MCA的沿垂直于第一方向X的第二方向Y截取的示意性截面图。图2是图1A中由“A”指出的部分的局部放大图。
参照图1A、图1B和图2，根据一些示例实施方式的半导体器件1可以包括衬底3和下结构6。衬底3可以是半导体衬底。下结构6可以包括限定衬底3上的有源区域9的隔离层12。有源区域9可以在垂直方向Z上从衬底3突出。垂直方向Z可以是垂直于衬底3的上表面的方向。隔离层12可以是浅沟槽隔离层。有源区域9可以包括接地有源区域9g、第一电路有源区域9a、第二电路有源区域9b和第三电路有源区域9c。
在一些示例实施方式中，下结构6可以进一步包括在接地有源区域9g中的接地杂质区域15g。在一些示例实施方式中，接地杂质区域15g可以具有N型导电类型。
在一些示例实施方式中，下结构6可以进一步包括多个电路元件TR1至TR3。电路元件TR1至TR3可以包括第一电路晶体管TR1、第二电路晶体管TR2和第三电路晶体管TR3。
第一电路晶体管TR1可以包括在第一电路有源区域9a上的第一电路栅极TRl_G和在第一电路有源区域9a中邻近第一电路栅极TR1_G的第一电路源极/漏极区域TR1_SD。第二电路晶体管TR2可以包括在第二电路有源区域9b上的第二电路栅极TR2_G和在第二电路有源区域9b中邻近第二电路栅极TR2_G的第二电路源极/漏极区域TR2_SD。第三电路晶体管TR3可以包括在第三电路有源区域9c上的第三电路栅极TR3_G和在第三电路有源区域9c中邻近第三电路栅极TR3_G的第三电路源极/漏极区域TR3_SD。
在一些示例实施方式中，下结构6可以进一步包括器件布线(或线)结构21和覆盖器件布线结构21的下绝缘结构30。
器件布线结构21可以包括接地布线结构21g和第一电路布线结构21a至第三电路布线结构21c。接地布线结构21g可以包括电连接到接地杂质区域15g的接地下布线结构23g和在接地下布线结构23g上电连接到接地下布线结构23g的接地上布线结构26g。
在一些示例实施方式中，接地下布线结构23g可以包括接地下间隙填充层(图2中的24b)和覆盖接地下间隙填充层24b的侧表面和底表面的接地下阻挡层(图2中的24a)。
在一些示例实施方式中，接地上布线结构26g可以包括接地垫部分(图2中的26Pg)和从接地垫部分(图2中的26Pg)的下部延伸并设置为与接地下布线结构23g接触的接地通路部分(图2中的26Vg)。
在一些示例实施方式中，接地上布线结构26g可以包括接地上间隙填充层(图2中的27b)和覆盖接地上间隙填充层27b的侧表面和底表面的接地上阻挡层(图2中的27a)。
接地上间隙填充层(图2中的27b)可以一体地形成在接地垫部分(图2中的26Pg)和接地通路部分(图2中的26Vg)内，并且接地上阻挡层(图2中的27a)可以共形地覆盖接地上间隙填充层27b的侧表面和底表面。
在一些示例实施方式中，接地下阻挡层(图2中的24a)和接地上阻挡层(图2中的27a)可以包括金属氮化物。例如，接地下阻挡层(图2中的24a)和接地上阻挡层(图2中的27a)中的每个可以包括钛氮化物(TiN)、钛硅氮化物(TiSiN)、钨氮化物(WN)、钽氮化物(TaN)或其组合。
在一些示例实施方式中，接地下间隙填充层(图2中的24b)和接地上间隙填充层(图2中的27b)中的每个可以由金属性材料形成。例如，接地下间隙填充层(图2中的24b)和接地上间隙填充层(图2中的27b)中的每个可以包括钨(W)、钼(Mo)、钛(Ti)、铷(Rb)或其组合。
第一电路布线结构21a可以包括电连接到第一晶体管TRl的第一电路下布线结构23a和在第一电路下布线结构23a上电连接到第一下布线结构23a的第一电路上布线结构26a。第二电路布线结构21b可以包括电连接到第二晶体管TR2的第二电路下布线结构23b和在第二电路下布线结构23b上电连接到第二电路下布线结构23b的第二电路上布线结构26b。第二电路布线结构21b可以被提供为多个。第三电路布线结构21c可以包括电连接到第三晶体管TR3的第三电路下布线结构23c和在第三电路下布线结构23c上电连接到第三电路下布线结构23c的第三电路上布线结构26c。第三电路布线结构21c可以被提供为多个。
下绝缘结构30可以包括覆盖器件布线结构21并暴露器件布线结构21的最上层的上表面的第一下绝缘层30a、在第一下绝缘层30a上的蚀刻停止层30b和在蚀刻停止层30b上的第二下绝缘层30c。
蚀刻停止层30b可以由相对于与蚀刻停止层30b相邻的第一下绝缘层30a和第二下绝缘层30c具有蚀刻选择性的材料形成。例如，蚀刻停止层30b可以由硅氮化物、硅氮氧化物或高k电介质(例如，AlO)形成，与蚀刻停止层30b相邻的第一下绝缘层30a和第二下绝缘层30c可以由硅氧化物形成。
根据一些示例实施方式的半导体器件1可以进一步包括图案结构42。
图案结构42可以包括第一内部开口42a和第二内部开口42b。
在一些示例实施方式中，图案结构42可以包括第一图案层45、在第一图案层45上具有开口48a的第二图案层48、以及提供在第一图案层45上并覆盖第二图案层48的第三图案层51。
在一些示例实施方式中，第一图案层45可以包括第一多晶硅，第二图案层48可以包括第二多晶硅，第三图案层51可以包括第三多晶硅。例如，第一图案层45、第二图案层48和第三图案层51可以包括具有N型导电类型的多晶硅。
在一些示例实施方式中，图案结构42可以包括第一部分和第二部分，在第一部分中，第一图案层45和第三图案层51彼此直接接触，在第二部分中，第二图案层48插置在第一图案层45与第三图案层51之间。在图案结构42中，第一图案层45和第三图案层51在其中彼此直接接触的第一部分可以被提供为多个并彼此间隔开。
在一些示例实施方式中，第一图案层45可以包括形成在第二下绝缘层30c上的板部分(图2中的45P)和从板部分(图2中的45P)向下延伸并与接地上布线结构26g重叠的通路部分(图2中的45V)。通路部分(图2中的45V)可以设置在下绝缘结构30的通路孔36中，该通路孔36暴露接地垫部分(图2中的26Pg)的一部分。通路部分(图2中的45V)的侧表面可以与下绝缘结构30接触。接地垫部分(图2中的26Pg)的宽度大于第一图案层45的与接地垫部分(图2中的26Pg)相邻的通路部分(图2中的45V)的宽度。
在一些示例实施方式中，在第一图案层45中，板部分(图2中的45P)和通路部分(图2中的45V)可以一体地形成。例如，在第一图案层45中，板部分(图2中的45P)和通路部分(图2中的45V)可以由一个连续延伸的多晶硅形成。
根据一些示例实施方式的半导体器件1可以进一步包括插置在第一图案层45的通路部分(图2中的45V)与接地上布线结构26g的接地垫部分(图2中的26Pg)之间的缓冲导电层40。缓冲导电层40可以是石墨烯状碳材料层。在下文中，缓冲导电层40将被称为石墨烯状碳材料层。
蚀刻停止层30b可以在覆盖接地布线结构21g的上表面的一部分的同时覆盖缓冲导电层即石墨烯状碳材料层40的侧表面的至少一部分。
石墨烯状碳材料层40可以与接地上间隙填充层27b的上表面和通路部分(图2中的45V)的下表面接触。石墨烯状碳材料层40可以与接地上阻挡层27a间隔开。石墨烯状碳材料层40与接地上阻挡层27a之间的分隔距离可以大于接地上阻挡层27a的厚度。石墨烯状碳材料层40与接地上阻挡层27a之间的分隔距离可以大于接地上阻挡层27a的厚度的两倍。
石墨烯状碳材料层40可以是单层石墨烯、多层石墨烯、石墨碳或石墨。
根据一些示例实施方式的半导体器件1可以进一步包括虚设图案42d。虚设图案42d可以具有与图案结构42基本相同的厚度。虚设图案42d可以具有与图案结构42的上表面共面的上表面。
根据一些示例实施方式的半导体器件1可以进一步包括中间绝缘结构54。中间绝缘结构54可以包括在图案结构42的第一内部开口42a中的第一中间绝缘层54a、在图案结构42的第二内部开口42b中的第二中间绝缘层54b和围绕图案结构42的外表面并围绕虚设图案42d的侧表面的第三中间绝缘层54c。
根据一些示例实施方式的半导体器件1可以进一步包括在图案结构42上的下堆叠结构57、在下堆叠结构57上的下覆盖绝缘层63、在下覆盖绝缘层63上的上堆叠结构65和在上堆叠结构65上的上覆盖绝缘层71。
下堆叠结构57可以包括交替地重复堆叠的下层间绝缘层59和下栅极层89。
下堆叠结构57可以进一步包括与第一内部中间绝缘层54a重叠的第一下模制层61a以及与第二内部中间绝缘层54b重叠的第二下模制层61b。第一下模制层61a和第二下模制层61b可以位于与下栅极层89相同的高度水平。上堆叠结构65可以包括交替地重复堆叠的上层间绝缘层67和上栅极层91。上堆叠结构65可以进一步包括与第二内部中间绝缘层54b重叠的上模制层69a。
在一些示例实施方式中，下栅极层89和上栅极层91可以在存储单元阵列区域MCA中在垂直于衬底3的上表面的垂直方向Z上依次布置，并且可以在与存储单元阵列区域MCA相邻的延伸区域EA中具有布置成台阶形状的栅极垫GP。
根据一些示例实施方式的半导体器件1可以进一步包括存储垂直结构74，该存储垂直结构74依次穿过上覆盖绝缘层71、上堆叠结构65、下覆盖绝缘层63和下堆叠结构57延伸到图案结构42中。
根据一些示例实施方式的半导体器件1可以进一步包括依次堆叠在上覆盖绝缘层71上的第一上绝缘层85、第二上绝缘层95和第三上绝缘层106。
根据一些示例实施方式的半导体器件1可以进一步包括分隔结构93，该分隔结构93依次穿过第一上绝缘层85、上覆盖绝缘层71、上堆叠结构65、下覆盖绝缘层63和下堆叠结构57延伸到图案结构42中。
分隔结构93可以穿透上堆叠结构65的上栅极层91和下堆叠结构57的下栅极层89。分隔结构93可以与第一和第二下模制层61a和61b以及上模制层69a间隔开。
在一些示例实施方式中，分隔结构93可以包括绝缘材料(例如，硅氧化物等)。
根据一些示例实施方式的半导体器件1可以进一步包括接触插塞103g1、103g2、103s1、103s2和103b以及连接插塞109g1、109g2、109s1、109s2、109b1和109b2。
接触插塞103g1、103g2、103s1、103s2和103b可以包括第一栅极接触插塞103g1、第二栅极接触插塞103g2、第一源极接触插塞103s1、第二源极接触插塞103s2和位线接触插塞103b。
第一栅极接触插塞103g1可以在栅极垫GP上电连接到栅极垫GP。第二栅极接触插塞103g2可以在第二电路上布线结构26b上电连接到第二电路上布线结构26b。第一源极接触插塞103s1可以在图案结构42上电连接到图案结构42。第二源极接触插塞103s2可以在第一电路上布线结构26a上电连接到第一电路上布线结构26a。位线接触插塞103b可以在第三电路上布线结构26c上电连接到第三电路上布线结构26c。
第一栅极接触插塞103gl可以向下延伸穿过第一上绝缘层85和第二上绝缘层95，以与下栅极层89和上栅极层91的栅极垫GP接触。
第二栅极接触插塞103g2可以向下延伸穿过第一上绝缘层85和第二上绝缘层95，以分别与第二电路上布线结构26b接触。第二栅极接触插塞103g2可以穿透蚀刻停止层30b、第二下绝缘层30c、第一中间绝缘层54a和下堆叠结构57的第一下模制层61a。
第一源极接触插塞103s1可以穿透第一上绝缘层85和第二上绝缘层95以及下覆盖绝缘层63和上覆盖绝缘层71，以与图案结构42接触。第一源极接触插塞103s1可以直接或间接地电连接到第一图案层45。
在一些示例实施方式中，第一源极接触插塞103s1可以依次穿透第三图案层51和第二图案层48以与第一图案层45接触，并且可以电连接到图案结构42。
在一些示例实施方式中，第一源极接触插塞103s1可以穿透第三图案层51以与第二图案层48接触，可以与第一图案层45间隔开，并且可以电连接到图案结构42。
在一些示例实施方式中，第一源极接触插塞103s1可以与第三图案层51接触，可以与第一图案层45和第二图案层48间隔开，并且可以电连接到图案结构42。
第二源极接触插塞103s2可以穿透第一上绝缘层85和第二上绝缘层95、下覆盖绝缘层63和上覆盖绝缘层71、第三中间绝缘层54c、第二下绝缘层30c以及蚀刻阻挡层30b，以与第一电路上布线结构26a接触。
位线接触插塞103b可以向下延伸穿过第一上绝缘层85和第二上绝缘层95，并贯穿上模制层69a、第二下模制层61b、第二中间绝缘层54b、第二下绝缘层30c和蚀刻停止层30b以与第三电路上布线结构26c接触。
连接插塞109g1、109g2、109s1、109s2、109b1和109b2可以包括在第一栅极接触插塞103g1上电连接到第一栅极接触插塞103g1的第一栅极连接插塞109g1、在第二栅极接触插塞103g2上电连接到第二栅极接触插塞103g2的第二栅极连接插塞109g2、在第一源极接触插塞103s1上电连接到第一源极接触插塞103s1的第一源极连接插塞109s1、在第二源极接触插塞103s2上电连接到第二源极接触插塞103s2的第二源极连接插塞109s2、在存储垂直结构74上电连接到存储垂直结构74的第一位线连接插塞109b1和在位线接触插塞103b上电连接到位线接触插塞103b的第二位线连接插塞109b2。
根据一些示例实施方式的半导体器件1可以包括在第三上绝缘层106上电连接到第一位线连接插塞109b1和第二位线连接插塞109b2的位线112b、在第三上绝缘层106上电连接到第一源极连接插塞109s1和第二源极连接插塞109s2的源极连接布线112s、以及在第三上绝缘层106上电连接到第一栅极连接插塞109g1和第二栅极连接插塞109g2的栅极连接布线112g。
在示例实施方式中，图案结构42可以是由具有N型导电类型的多晶硅形成的公共源极线。图案结构42可以通过接地布线结构21g被接地到衬底3上的接地杂质区域15g。图案结构42可以通过第一源极接触插塞103s1和第二源极接触插塞103s2以及源极连接布线112s电连接到第一电路晶体管TR1。
可以提供电连接图案结构42和第一电路布线结构21a的电路连接布线结构。电路连接布线结构可以包括在图案结构42上的第一源极接触插塞103s1、在第一电路布线结构21a上的第二源极接触插塞103s2、以及在第一源极接触插塞103s1和第二源极接触插塞103s2上电连接第一源极接触插塞103s1和第二源极接触插塞103s2的源极连接布线112s。
根据一些示例实施方式，可以是公共源极线的图案结构42可以在被接地到衬底3上的接地杂质区域15g的同时电连接到第一电路晶体管TRl。
在示例实施方式中，石墨烯状碳材料层40可以具有比蚀刻停止层30b的厚度小的厚度。然而，示例实施方式不限于此。在下文中，将分别参照图3A、图3B、图3C和图3D描述石墨烯状碳材料层40的变型。图3A、图3B、图3C和图3D是对应于图2的局部放大图。
在一变型中，参照图3A，图2的石墨烯状碳材料层(图2的40)可以用如图3A所示的具有与蚀刻停止层30b的厚度基本相等的厚度的石墨烯状碳材料层40a代替。
在一变型中，参照图3B，图2的石墨烯状碳材料层(图2的40)可以用如图3B所示的具有比蚀刻停止层30b的厚度大的厚度的石墨烯状碳材料层40a代替。在一些示例实施方式中，石墨烯状碳材料层40b可以具有蚀刻停止层30b的厚度的约两倍或更大的厚度。
在一变型中，参照图3C，图2的石墨烯状碳材料层(图2的40)可以由如图3C所示的延伸到接地垫部分26Pg中的石墨烯状碳材料层140a代替。例如，石墨烯状碳材料层140a可以包括从接地垫部分26Pg的上表面延伸到接地垫部分26Pg中的部分。接地垫部分26Pg的上端21s1可以位于比石墨烯状碳材料层140a的下端21s2高的高度水平。石墨烯状碳材料层140a的上表面可以位于比接地垫部分26Pg的上端21s1高的高度水平。蚀刻停止层30b与接地垫部分26Pg之间的界面可以与石墨烯状碳材料层140a的侧表面接触。石墨烯状碳材料层140a的上表面可以位于比蚀刻停止层30b的上表面低的高度水平。
在一变型中，参照图3D，图2的石墨烯状碳材料层(图2的40)可以用如图3D所示的延伸到接地垫部分26Pg中的石墨烯状碳材料层140b代替。蚀刻停止层30b与接地垫部分26Pg之间的界面可以与石墨烯状碳材料层140a的侧表面接触，并且石墨烯状碳材料层140b的上表面可以位于比石墨烯状碳材料层140a的上表面高的高度水平。在一些示例实施方式中，石墨烯状碳材料层140b的上表面可以位于与石墨烯状碳材料层140a的上表面基本相同的高度水平。
接下来，将参照图4A描述第二源极接触插塞103s2和第一电路布线结构21a的示例。图4A是图1A中由“B”指出的部分的局部放大图。
参照图1A、图1B和图4A，第二源极接触插塞103s2可以包括接触间隙填充层102b以及覆盖接触间隙填充层102b的下表面和侧表面的接触阻挡层102a。接触间隙填充层102b可以由金属材料形成，接触阻挡层102a可以由金属氮化物形成。例如，接触间隙填充层102b可以包括钨(W)、钼(Mo)、钛(Ti)、铷(Rb)或其组合材料，接触阻挡层102a可以包括钛氮化物(TiN)、钛硅氮化物(TiSiN)、钨氮化物(WN)、钽氮化物(TaN)或其组合。
第一电路布线结构21a的第一电路下布线结构23a可以包括电路下间隙填充层24b'以及覆盖电路下间隙填充层24b'的侧表面和底表面的电路下阻挡层24a'。第一电路布线结构21a的第一电路上布线结构26a可以包括电路上间隙填充层27b'以及覆盖电路上间隙填充层27b'的侧表面和底表面的电路上阻挡层27a'。第一电路布线结构21a可以由与接地布线结构21g相同的材料形成。例如，电路上间隙填充层27b'可以由与接地上间隙填充层27b相同的材料形成，电路上阻挡层27a'可以由与接地上阻挡层27a相同的材料形成。
第一电路上布线结构26a可以包括电路垫部分26Pa和从电路垫部分26Pa的下部延伸的电路通路部分26Va。电路上间隙填充层27b'可以一体地形成在电路垫部分26Pa和电路通路部分26Va中，电路上阻挡层27a'可以共形地覆盖电路上间隙填充层27b'的侧表面和底表面。
电路垫部分26Pa的上表面21s1'和接地垫部分26Pg的上表面可以共面。电路垫部分26Pa的上表面21s1'和接地垫部分26Pg的上表面可以位于相同的高度水平。
第二源极接触插塞103s2的下表面21s2'可以位于比石墨烯状碳材料层40的下表面低的高度水平。
在示例实施方式中，术语“高度水平”可以是基于衬底(图1A中的3)的上表面的高度水平。
在一些示例实施方式中，第二源极接触插塞103s2的下表面21s2'与电路垫部分26Pa的上表面21s1'之间的距离可以大于以上参照图3C描述的石墨烯状碳材料层(图3C中的140a)的下表面21s2与接地垫部分26Pg的上表面21s1之间的距离。
在一些示例实施方式中，第二源极接触插塞103s2的下表面21s2'与电路垫部分26Pa的上表面21s1'之间的距离可以大于石墨烯状碳材料层(图3D中的140b)的下表面21s2与接地垫部分26Pg的上表面21s1之间的距离。
在一些示例实施方式中，与第二源极接触插塞103s2相同的第一栅极接触插塞103g1、第二栅极接触插塞103g2、第一源极接触插塞103sl和位线接触插塞103b中的每个可以包括接触间隙填充层102b和接触阻挡层102a。
在一些示例实施方式中，第一栅极接触插塞103g1、第二栅极接触插塞103g2、第一源极接触插塞103sl和位线接触插塞103b中的每个可以具有与第二源极接触插塞103s2的截面结构相同的截面结构。
在一些示例实施方式中，第二电路上布线结构26b和第三电路上布线结构26c可以具有与第一电路上布线结构26a相同的截面结构。因此，第二电路上布线结构26b和第三电路上布线结构26c中的每个可以包括电路垫部分26Pa和电路通路部分26Va。第二电路上布线结构26b和第三电路上布线结构26c中的每个可以包括电路上间隙填充层27b'和电路上阻挡层27a'。
接下来，将参照图4B描述虚设图案(图1A中的42d)的示例。图4A是图1A中由“C”指出的部分的局部放大图。
参照图1A和图4B，虚设图案42d可以包括依次堆叠并具有垂直对准的侧表面的下虚设图案层45d、中间虚设图案层48d和上部虚设图案层51d。
下虚设图案层45d可以由与第一图案层45相同的材料形成和/或具有与第一图案层45相同的厚度。中间虚设图案层48d可以由与第二图案层48不同的材料形成，并具有与第二图案层48相同的厚度。上虚设图案层51d可以由与第三图案层51相同的材料形成和/或具有与第三图案层51相同的厚度。
中间虚设图案层48d可以包括依次堆叠的第一层49a、第二层49b和第三层49c。
在一些示例实施方式中，第一层49a和第三层49c可以包括相同的材料，第二层49b可以包括与第一层49a和第三层49c不同的材料。例如，第一层49a和第三层49c可以由硅氧化物形成，第二层49b可以由硅氮化物或多晶硅形成。
接下来，将参照图5描述以上参照图1A和图1B描述的存储垂直结构74的示例。图5是图1B中由“D”指出的部分的放大图。
参照图1A、图1B和图5，存储垂直结构74可以依次穿过上覆盖绝缘层71、上堆叠结构65、下覆盖绝缘层63和下堆叠结构57延伸到图案结构42中。
存储垂直结构74可以依次穿过第三图案层51和第二图案层48延伸到第一图案层45中。存储垂直结构74可以包括芯区域80、沟道层78、沟道垫82和数据存储结构76。
沟道层78可以覆盖芯区域80的侧表面和底表面。沟道层78可以由诸如硅的半导体材料形成。沟道垫75可以设置在芯区域80上，并且可以与沟道层78接触。芯区域80可以由诸如硅氧化物的绝缘材料或其中形成有空隙的绝缘材料形成。沟道垫82可以由具有N型导电类型的多晶硅形成。
数据存储结构76可以设置在沟道层78的外表面上。数据存储结构76的一部分可以插置在沟道层78与第一图案层45之间。第二图案层48可以通过数据存储结构76与沟道层78接触。数据存储结构76的一部分可以插置在第三图案层51与沟道层78之间。
数据存储结构76可以包括第一电介质层76a、第二电介质层76c以及在第一电介质层76a与第二电介质层76c之间的数据存储层76b。第一电介质层76a和第二电介质层76c中的至少一个可以包括硅氧化物和/或高k电介质。
在一些示例实施方式中，数据存储层76b可以包括能够在诸如NAND闪存器件的半导体器件中存储信息的区域。例如，数据存储层76b可以包括能够在下栅极层89和上栅极层91之中可以是字线的栅极层与沟道层78之间存储信息的区域。数据存储层76b可以包括能够捕获电荷的材料，例如硅氮化物。数据存储层76b的能够在下栅极层89和上栅极层91之中可以是字线的栅极层与沟道层78之间存储信息的区域可以构造存储单元。可以在一个存储垂直结构74中设置在垂直方向上依次布置的多个存储单元。这样的存储垂直结构74可以在存储单元阵列区域MCA中被提供为多个。因此，可以设置包括在图案结构42上三维布置的存储单元的存储单元阵列区域MCA。
每个下栅极层89可以包括第一下栅极层89a和第二下栅极层89b。第一下栅极层89a可以覆盖第二下栅极层89b的上表面和下表面，并在第二下栅极层89b的侧表面与存储垂直结构74之间延伸。每个上栅极层91可以包括第一上栅极层91a和第二上栅极层91b。第一上栅极层91a可以覆盖第二上栅极层91b的上表面和下表面，并在第二上栅极层91b的侧表面与存储垂直结构74之间延伸。
在一些示例实施方式中，第一下栅极层89a和第一上栅极层91a可以包括电介质材料，第二下栅极层89b和第二上栅极层91b可以包括导电材料。例如，第一下栅极层89a和第一上栅极层91a可以包括诸如AlO的高k电介质，第二下栅极层89b和第二上栅极层91b可以包括诸如TiN、WN、Ti、W、掺杂的多晶硅和金属-半导体化合物的导电材料。
在一些示例实施方式中，第一下栅极层89a和第一上栅极层91a可以包括第一导电材料(例如，TiN、WN等)，第二下栅极层89b和第二上栅极层91b可以包括与第一导电材料不同的第二导电材料(例如，Ti、W等)。
在一些示例实施方式中，下栅极层89和上栅极层91中的每个可以由掺杂的多晶硅、金属-半导体化合物(例如，TiSi、TaSi、CoSi、NiSi或WSi)、金属氮化物(例如，TiN、TaN或WN)或金属(例如，Ti或W)形成。
存储垂直结构74可以包括穿透第一堆叠结构57的下栅极层89的下垂直部分74L、穿透第二堆叠结构65的上栅极层的上垂直部分74U以及在下垂直部分74L与上垂直部分74U之间的中间部分74V。
在存储垂直结构74中，中间部分74V可以是宽度改变部分、台阶部分、拐折部分或弯曲部分。例如，在存储垂直结构74中，中间部分74V可以是包括具有至少一个弯曲部分的侧表面的部分。
参照回图1A，示出了一个接地布线结构21g，但是示例实施方式不限于此。在下文中，将参照图6描述其中设置多个接地布线结构(图1A中的21g)的一些示例实施方式。图6是示出与图1A所示的区域对应的区域的示意性截面图。
参照图6，以上参照图1A描述的在衬底3上的接地布线结构(图1A中的21g)可以用多个接地布线结构(图6的21g')代替。因此，由于石墨烯状碳材料层40形成在所述多个接地布线结构(图6中的21g')的每个上，所以可以设置多个层。因此，第一图案层45可以通过多个石墨烯状碳材料层40与所述多个接地布线结构(图6中的21g')接地。第一图案层45可以包括多个如以上参照图2描述的与多个石墨烯状碳材料层40接触的通路部分(图2中的45V)。
再次参照图1A，图案结构42可以包括第一至第三图案层45、48和51，但是示例实施方式不限于此。在下文中，将参照图7和图8描述图案结构(图1A中的42)、存储垂直结构(图5中的74)和虚设图案(图1A和图4B中的42d)的变型。图7是示出与图1A所示的区域对应的区域的示意性截面图，图8是图7中由“E”指出的区域的局部放大图。
参照图7和图8，包括上述第一至第三图案层(图1A和图1B中的45、48和51)的图案结构(图1A和图1B中的42)可以用如图7所示的单层图案结构142代替。上述虚设图案(图1A和图4B中的42d)可以用单层虚设图案142d代替。
上述存储垂直结构(图5中的74)的下部可以用如图8所示的存储垂直结构74'的下部代替。例如，存储垂直结构74'的下部可以包括设置为与图案结构142接触并在垂直方向Z上延伸的下半导体层175、在下半导体层175上与下半导体层175间隔开的芯区域180、插置在芯区域180与下半导体层175之间并延伸到芯区域180的侧表面的沟道层178、以及覆盖沟道层178的外表面的数据存储结构176。数据存储结构176可以包括第一电介质层176a、数据存储层176b和第二电介质层176c，与图3中的数据存储结构(图5中的76)类似。栅极绝缘层173可以设置在下栅极层89之中最下面的下栅极层与存储垂直结构74'的下半导体层175之间。
接下来，将参照图9描述上述接地布线结构(图1A中的21g)的变型。图9是示出与图1A所示的区域对应的区域的示意性截面图。
参照图9，上述包括接地下布线结构(图1A中的23g)和接地上布线结构(图1A中的26g)的接地布线结构(图1A中的21g)可以用接地布线结构23g'代替而没有接地上布线结构(图1A中的26g)。接地布线结构23g'可以包括接地垫部分23g2和设置在接地垫部分23g2下方并电连接到接地杂质区域15g的接地通路部分23g1。
接地布线结构23g'可以位于与以上参照图1A描述的接地下布线结构(图1A中的23g)基本相同的高度水平。因此，接地布线结构23g'的接地垫部分23g2可以位于比第一至第三电路布线结构21a、21b和21c的电路垫部分(图4A中的26Pa)低的高度水平。
接地布线结构23g'的接地垫部分23g2可以包括以上参照图2描述的接地下间隙填充层(图2中的24b)和覆盖接地下间隙填充层(图2中的24b)的下表面和侧表面的接地下阻挡层(图2中的24a)。
与以上参照图2描述的石墨烯状碳材料层(图2中的40)对应的石墨烯状碳材料层40'可以设置在接地布线结构23g'上。石墨烯状碳材料层40'可以与接地下间隙填充层(图2中的24b)接触，并且可以与接地下阻挡层(图2中的24a)间隔开。石墨烯状碳材料层40'可以位于比第一至第三电路布线结构21a、21b和21c的电路垫部分(图4A中的26Pa)低的高度水平。第一图案层45可以包括通路部分45V'，该通路部分45V'依次穿过第二下绝缘层30c和蚀刻停止层30b延伸到第一下绝缘层30a中以与石墨烯状碳材料层40'接触。
接下来，将参照图10A至图16B描述根据一些示例实施方式的形成半导体器件的方法的示例。在图10A至图16B中，图10A、图11A、图12、图13、图14A、图15A和图16A是示意性示出形成对应于图1A的区域的方法的截面图，图10B、图11B、图14B、图15B和图16B是示意性示出形成对应于图1B的区域的方法的截面图。
参照图10A和图10B，可以准备衬底3。可以在衬底3上形成限定有源区域9的隔离层12。有源区域9可以包括接地有源区域9g和电路有源区域9a至9c。
可以在衬底3上形成多个电路元件TR1至TR3。多个电路元件TR1至TR3的形成可以包括形成电路栅极TR1_G、TR2_G和TR2_G以及电路源极/漏极区域TR1_SD、TR2_SD和TR3_SD。电路栅极TR1_G、TR2_G和TR3_G可以形成在电路有源区域9a至9c上，电路源极/漏极区域TR1_SD、TR2_SD和TR3_SD可以形成在电路有源区域9a至9c中。
可以在接地有源区域9g中形成接地杂质区域15g。接地杂质区域15g可以具有N型导电类型。接地杂质区域15g可以与电路源极/漏极区域TR1_SD、TR2_SD和TR3_SD之中具有N型导电类型的电路源极/漏极区域一起形成。
可以在其上形成多个电路元件TR1至TR3的衬底3上形成器件布线结构21和第一下绝缘层30a。器件布线结构21可以包括接地布线结构21g以及电路布线结构21a、21b和21c。器件布线结构21和第一下绝缘层30a的形成可以包括重复镶嵌工艺。镶嵌工艺可以包括形成绝缘层、形成穿透绝缘层的镶嵌开口、形成共形地覆盖绝缘层和镶嵌开口的阻挡层、在阻挡层上形成间隙填充层以及平坦化间隙填充层和阻挡层直到暴露绝缘层的上表面。接地布线结构21g可以由通过镶嵌工艺形成的接地下布线结构23g和通过镶嵌工艺形成的接地上布线结构26g形成。电路布线结构21a、21b和21c可以包括通过镶嵌工艺形成的电路下布线结构23a、23b和23c以及通过镶嵌工艺形成的上布线结构26a、26b和26c。
参照图11A和图11B，可以形成覆盖布线结构21和第一下绝缘层30a的蚀刻停止层30b，并且可以在蚀刻停止层30b上形成第二下绝缘层30c。蚀刻停止层30b可以由相对于第二下绝缘层30c具有蚀刻选择性的绝缘材料形成。
通过图案化第二下绝缘层30c和蚀刻停止层30b，可以形成通路孔36，其暴露接地布线结构21g的接地上布线结构26g的接地垫部分26Pg的一部分。
接地垫部分26Pg可以包括接地上间隙填充层27b和至少覆盖接地上间隙填充层27b的侧表面的接地上阻挡层27a。
通路孔36可以暴露接地上间隙填充层27b的上表面的一部分。通路孔36可以不暴露接地上阻挡层27a。
参照图12，可以在由通路孔36暴露的接地上间隙填充层27b上形成缓冲导电层40。缓冲导电层40可以由石墨烯状碳材料层形成。在下文中，缓冲导电层40将被称为石墨烯状碳材料层。
石墨烯状碳材料层40可以从接地上间隙填充层27b的表面生长。石墨烯状碳材料层40可以与接地上阻挡层27a间隔开。
石墨烯状碳材料层40可以使用利用包含碳的前体的CVD工艺38来形成。例如，石墨烯状碳材料层40的形成可以包括在包括Ar气体和H2气体以及碳基前体的工艺气氛中执行CVD工艺38。在一些示例实施方式中，碳基前体可以是CH4(C2H4)，但是示例实施方式不限于此。
在一些示例实施方式中，石墨烯状碳材料层40可以具有比蚀刻停止层30b小的厚度。
在一些示例实施方式中，石墨烯状碳材料层40可以具有与蚀刻停止层30b基本相同的厚度。
在一些示例实施方式中，石墨烯状碳材料层40可以具有比蚀刻停止层30b大的厚度。
参照图13，可以形成填充通路孔36并覆盖第二下绝缘层30c的第一初步图案层44。第一初步图案层44可以与石墨烯状碳材料层40接触。第一初步图案层44可以由多晶硅层形成。第一初步图案层44可以由具有N型导电类型的多晶硅形成。
参照图14A和图14B，可以在第一初步图案层(图13中的44)上形成具有开口48a的初步牺牲图案层，并且可以在初步牺牲图案层上形成第三初步图案层。随后，可以图案化第一初步图案层(图13中的44)、初步牺牲图案层和第三初步图案层，以同时形成具有第一内部开口42a和第二内部开口42b的初步图案结构41以及虚设图案42d。
初步图案结构41可以由依次堆叠的第一图案层45、牺牲图案层47和第三图案层51形成。第三图案层51可以由多晶硅形成。牺牲图案层47可以包括依次堆叠的第一层47a、第二层47b和第三层47c。第一层47a和第三层47c可以由硅氧化物形成，第二层47b可以由硅氮化物或多晶硅形成。
虚设图案42d可以包括依次堆叠的下虚设图案层45d、中间虚设图案层48d和上虚设图案层51d。中间虚设图案层48d可以包括分别对应于第一层47a、第二层47b和第三层47c的第一层49a、第二层49b和第三层49c。
可以形成中间绝缘结构54。中间绝缘结构54的形成可以包括形成中间绝缘层以及平坦化该中间绝缘层直到暴露图案结构42和虚设图案42d的上表面。在中间绝缘结构54中，形成在图案结构42的第一内部开口42a中的中间绝缘层可以被称为第一中间绝缘层54a，形成在图案结构42的第二内部开口42b中的中间绝缘层可以被称为第二中间绝缘层54b，围绕图案结构42的外表面并围绕虚设图案42d的侧表面的中间绝缘层可以被称为第三中间绝缘层54c。
参照图15A和图15B，可以在图案结构42上形成初步下堆叠结构56。初步下堆叠结构56的形成可以包括形成交替地重复堆叠的下层间绝缘层59和第一模制层61以及图案化下层间绝缘层59和第一模制层61以形成台阶结构。下层间绝缘层59可以由硅氧化物形成，第一模制层61可以由硅氮化物形成。可以在初步下堆叠结构56上形成下覆盖绝缘层63。下覆盖绝缘层63可以由硅氧化物形成。
可以在下覆盖绝缘层63上形成初步上堆叠结构64。初步上堆叠结构64的形成可以包括形成交替地重复堆叠的上层间绝缘层67和第二模制层69以及图案化上层间绝缘层67和第二模制层69以形成台阶结构。上层间绝缘层67可以由硅氧化物形成，第二模制层69可以由硅氮化物形成。可以在初步上堆叠结构64上形成上覆盖绝缘层71。上覆盖绝缘层71可以由硅氧化物形成。
存储垂直结构74依次穿过上覆盖绝缘层71、初步上堆叠结构64、下覆盖绝缘层63和初步下堆叠结构56延伸到图案结构42中。例如，在形成初步上堆叠结构64之前，可以形成穿透下覆盖绝缘层63和初步下堆叠结构56的下牺牲垂直结构，以及在形成初步上堆叠结构64之后，可以形成依次穿透上覆盖绝缘层71和初步上堆叠结构64并暴露下牺牲垂直结构的上存储孔；可以去除暴露的下牺牲垂直结构以形成下存储孔，并且可以形成填充下存储孔和上存储孔的存储垂直结构74。
在一些示例实施方式中，存储垂直结构74可以包括可由半导体材料形成的沟道层(图5中的78)和可存储信息的数据存储层(图5中的76b)。
参照图16A和图16B，可以形成第一上绝缘层85。可以形成依次穿过第一上绝缘层85、上覆盖绝缘层71、初步上堆叠结构64、下覆盖绝缘层63和初步下堆叠结构56延伸到第一图案层45中的隔离沟槽87。隔离沟槽87中的至少一些可以暴露牺牲图案层47。
可以去除由隔离沟槽87暴露的牺牲图案层47以形成空的空间，并且可以在该空的空间中形成第二图案层48。第二图案层48可以由具有N型导电类型的多晶硅形成。
在去除由隔离沟槽87暴露的牺牲图案层47之前，可以形成覆盖隔离沟槽87的侧壁的牺牲间隔物，在形成第二图案层48之后，可以去除牺牲间隔物以暴露第一模制层61和第二模制层69。
可以部分地去除由隔离沟槽87暴露的第一模制层61和第二模制层69以形成空的空间，可以在该空的空间内形成栅极层89和91。第一模制层61中的一些可以保留以形成为第一下模制层61a和第二下模制层61b，第二模制层69中的一些可以保留以形成为上模制层69a。
可以形成填充隔离沟槽87的分隔结构93。可以在第一上绝缘层85上形成第二上绝缘层95。可以形成向下依次延伸穿过第二上绝缘层95和第一上绝缘层85并电连接到栅极层89和91的栅极垫的第一栅极接触插塞103g1。可以形成向下依次延伸穿过第二上绝缘层95和第一上绝缘层85并电连接到图案结构42的第一源极接触插塞103s1。依次向下穿透第二上绝缘层95和第一上绝缘层85，可以形成与第一电路上布线结构26a接触的第二源极接触插塞103s2、与第二电路上布线结构26b接触的第二栅极接触插塞103g2以及与第三电路上布线结构26c接触的位线接触插塞103b。
参照回图1A和图1B，可以在第二上绝缘层95上形成第三上绝缘层106。
可以形成穿透第一至第三上绝缘层85、95和106并电连接到存储垂直结构74的第一位线连接插塞109b1。
穿透第三上绝缘层106，可以形成电连接到第一栅极接触插塞103g1的第一栅极连接插塞109g1、电连接到第二栅极接触插塞103g2的第二栅极连接插塞109g2、电连接到第一源极接触插塞103s1的第一源极连接插塞109s1、电连接到第二源极接触插塞103s2的第二源极连接插塞109s2和电连接到位线接触插塞103b的第二位线连接插塞109b2。
可以形成电连接到第一位线连接插塞109b1和第二位线连接插塞109b2的位线112b、电连接到第一源极连接插塞109s1和第二源极连接插塞109s2的源极连接布线112s以及电连接到第一栅极连接插塞109g1和第二栅极连接插塞109g2的栅极连接布线112g。
根据示例实施方式，在形成可由多晶硅形成的第一初步图案层(图13中的44)之前，可以在由通路孔(图11A中的36)暴露的接地上间隙填充层(图11A中的27b)的表面上形成石墨烯状碳材料层(图12中的40)，从而防止第一初步图案层(图13中的44)的污染或缺陷。可以可靠地形成使用第一初步图案层(图13中的44)形成的第一图案层45，因此，可以提供具有提高的可靠性的半导体器件。
如上所述，根据本公开的示例实施方式，可以提供包括衬底、在衬底上的布线结构、在布线结构上的图案层以及在布线结构与图案层之间的缓冲导电层的半导体器件。缓冲导电层可以是石墨烯状碳材料层。图案层可以包括板部分和从板部分延伸的通路部分。图案层可以由多晶硅层形成。图案层的多晶硅层可以通过石墨烯状碳材料层与布线结构间隔开。因此，可以防止图案层的多晶硅层被布线结构的金属材料污染，或者可以防止由于布线结构的金属材料导致的在多晶硅层中的缺陷的出现。因此，可以提供具有提高的可靠性的半导体器件。
虽然上面已经示出和描述了示例实施方式，但是对本领域技术人员将明显的是，在不脱离本公开的如由所附权利要求限定的范围的情况下，可以进行修改和变化。
本申请要求享有2020年4月7日在韩国知识产权局提交的韩国专利申请第10-2020-0042268号的权益，该韩国专利申请的公开内容通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
衬底；
在所述衬底上的下结构，所述下结构包括第一布线结构、第二布线结构以及覆盖所述第一布线结构和所述第二布线结构的下绝缘结构；
第一图案层，包括板部分和通路部分，所述板部分在所述下绝缘结构上，并且所述通路部分从所述板部分的下部延伸到所述下绝缘结构中并与所述第一布线结构重叠；
石墨烯状碳材料层，在所述通路部分与所述第一布线结构之间与所述通路部分和所述第一布线结构接触；
栅极层，在所述第一图案层上在垂直于所述衬底的上表面的垂直方向上堆叠并彼此间隔开；以及
存储垂直结构，在所述垂直方向上贯穿所述栅极层。
2.根据权利要求1所述的半导体器件，其中
所述通路部分包括多晶硅层，以及
所述通路部分的所述多晶硅层与所述石墨烯状碳材料层接触。
3.根据权利要求1所述的半导体器件，其中
所述第一布线结构包括间隙填充层和覆盖所述间隙填充层的侧表面和底表面的阻挡层，以及
所述石墨烯状碳材料层与所述间隙填充层接触并与所述阻挡层间隔开。
4.根据权利要求3所述的半导体器件，其中
所述石墨烯状碳材料层与所述阻挡层之间的距离大于所述阻挡层的厚度。
5.根据权利要求3所述的半导体器件，其中
所述第一布线结构包括垫部分和从所述垫部分的下部向下延伸的垫通路部分，
所述垫部分的宽度大于所述第一图案层的与所述垫部分相邻的所述通路部分的宽度，以及
所述间隙填充层在所述垫部分和所述垫通路部分中。
6.根据权利要求1所述的半导体器件，其中
所述石墨烯状碳材料层是单层石墨烯、多层石墨烯、石墨碳或石墨。
7.根据权利要求1所述的半导体器件，进一步包括：
第二图案层，在所述第一图案层上具有开口；以及
第三图案层，在所述第一图案层上覆盖所述第二图案层，
其中所述第三图案层通过所述第二图案层的所述开口与所述第一图案层接触，
所述栅极层在所述第三图案层上，以及
所述第一图案层、所述第二图案层和所述第三图案层中的每个包括多晶硅层。
8.根据权利要求7所述的半导体器件，进一步包括：
在所述下绝缘结构上的虚设图案，
其中所述虚设图案包括依次堆叠的下虚设图案层、中间虚设图案层和上虚设图案层，
所述下虚设图案层和所述上虚设图案层包括多晶硅层，
所述中间虚设图案层包括依次堆叠的第一层、第二层和第三层，
所述第一层和所述第三层包括相同的材料，以及
所述第二层包括与所述第一层和所述第三层不同的材料。
9.根据权利要求1所述的半导体器件，其中
所述栅极层包括下栅极层和在所述下栅极层上的上栅极层，
所述存储垂直结构包括穿透所述下栅极层的下垂直部分、穿透所述上栅极层的上垂直部分以及在所述下垂直部分与所述上垂直部分之间的中间部分，以及
所述存储垂直结构的所述中间部分具有至少一个弯曲部分。
10.一种半导体器件，包括：
衬底；
下结构，在所述衬底上包括第一布线结构、第二布线结构以及覆盖所述第一布线结构和所述第二布线结构的下绝缘结构；
图案层，包括板部分和通路部分，所述图案层的所述板部分在所述下绝缘结构上，并且所述图案层的所述通路部分从所述板部分的下部延伸到所述下绝缘结构中并与所述第一布线结构重叠；
缓冲导电层，插置在所述图案层的所述通路部分与所述第一布线结构之间并与所述通路部分和所述第一布线结构接触；
在所述图案层上的存储单元阵列区域；以及
接触插塞，在所述第二布线结构上与所述第二布线结构接触，
与所述第一布线结构接触的所述缓冲导电层包括不同于与所述第二布线结构接触的所述接触插塞的材料。
11.根据权利要求10所述的半导体器件，其中
所述通路部分的下表面与所述缓冲导电层接触，以及
所述通路部分的侧表面与所述下绝缘结构接触。
12.根据权利要求10所述的半导体器件，其中
所述缓冲导电层是石墨烯状碳材料层。
13.根据权利要求10所述的半导体器件，其中
所述第一布线结构包括第一垫结构，
所述第二布线结构包括第二垫结构，
所述第一垫结构包括第一间隙填充层以及覆盖所述第一间隙填充层的侧表面和底表面的第一阻挡层，
所述第二垫结构包括第二间隙填充层以及覆盖所述第二间隙填充层的侧表面和底表面的第二阻挡层，
所述第一阻挡层和所述第二阻挡层是相同的材料，
所述第一间隙填充层和所述第二间隙填充层是相同的材料，以及
所述缓冲导电层与所述第一间隙填充层接触并与所述第一阻挡层间隔开。
14.根据权利要求13所述的半导体器件，其中
所述接触插塞延伸到所述第二垫结构中，以及
所述缓冲导电层的下表面处于比所述接触插塞的下表面高的水平。
15.根据权利要求13所述的半导体器件，其中
所述缓冲导电层延伸到所述第一间隙填充层中，以及
所述图案层的所述通路部分与所述第一间隙填充层间隔开。
16.一种半导体器件，包括：
衬底；
在所述衬底上的接地杂质区域；
电路元件，在所述衬底上包括第一电路晶体管；
接地布线结构，在所述衬底上电连接到所述接地杂质区域；
第一电路布线结构，在所述衬底上电连接到所述第一电路晶体管；
下绝缘结构，在所述衬底上覆盖所述电路元件、所述接地布线结构和所述第一电路布线结构；
包括第一图案层的图案结构，所述第一图案层包括板部分和通路部分，所述第一图案层的所述板部分在所述下绝缘结构上，并且所述第一图案层的所述通路部分从所述板部分的下部延伸到所述下绝缘结构中并与所述接地布线结构重叠；
缓冲导电层，插置在所述第一图案层的所述通路部分与所述接地布线结构之间并与所述通路部分和所述接地布线结构接触；
栅极层，在所述图案结构上在垂直方向上堆叠并彼此间隔开；
存储垂直结构，在所述垂直方向上贯穿所述栅极层；以及
电路连接布线结构，电连接所述图案结构和所述第一电路布线结构。
17.根据权利要求16所述的半导体器件，其中
所述电路连接布线结构包括：
在所述图案结构上的第一源极接触插塞；
在所述第一电路布线结构上的第二源极接触插塞；以及
源极连接布线，在所述第一源极接触插塞和所述第二源极接触插塞上电连接所述第一源极接触插塞和所述第二源极接触插塞。
18.根据权利要求17所述的半导体器件，其中
所述缓冲导电层包括石墨烯状碳材料层，
所述板部分和所述通路部分包括一体的多晶硅层，
所述第一源极接触插塞直接或间接地连接到所述第一图案层，
所述存储垂直结构包括沟道层、数据存储结构和沟道垫，
所述沟道层的下部区域与所述图案结构接触，
所述沟道层的上部区域与所述沟道垫接触，以及
所述数据存储结构在所述沟道层与所述栅极层之间。
19.根据权利要求16所述的半导体器件，其中
所述下绝缘结构包括：
第一下绝缘层；
在所述第一下绝缘层上的蚀刻停止层；以及
在所述蚀刻停止层上的第二下绝缘层，
其中所述第一下绝缘层围绕所述接地布线结构的侧表面和所述第一电路布线结构的侧表面，以及
所述蚀刻停止层覆盖所述接地布线结构的上表面的一部分，并至少覆盖所述缓冲导电层的侧表面的一部分。
20.根据权利要求16所述的半导体器件，进一步包括：
在所述衬底上的第二电路布线结构；
第二接触插塞，在所述第二电路布线结构上电连接到所述第二电路布线结构；
中间绝缘层，在所述图案结构的开口中；
模制层，在所述中间绝缘层上与所述中间绝缘层重叠；以及
分隔结构，在所述垂直方向上贯穿所述栅极层，
其中所述模制层与所述栅极层水平地相邻，
所述模制层在所述分隔结构之间，以及
所述第二接触插塞穿过所述模制层和所述中间绝缘层延伸到所述下绝缘结构中以与所述第二电路布线结构接触。
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