CN112951835A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括下部结构、在下部结构上并从存储器单元区域延伸到连接区域中的堆叠结构、在堆叠结构上在连接区域中的栅极接触插塞、以及在存储器单元区域中穿过堆叠结构的存储器垂直结构，其中堆叠结构包括交替堆叠的层间绝缘层和水平层，其中，在连接区域中，堆叠结构包括阶梯区域和平坦区域，其中阶梯区域包括降低的垫，其中平坦区域包括平坦垫区域、平坦边缘区域以及在平坦垫区域与平坦边缘区域之间的平坦虚设区域，以及其中栅极接触插塞包括在垫上的第一栅极接触插塞、在平坦垫区域上的平坦接触插塞和在平坦边缘区域上的平坦边缘接触插塞。

Description

半导体器件
技术领域
示例实施方式涉及半导体器件，更具体地，涉及包括堆叠结构的半导体 器件，该堆叠结构在与存储器单元阵列区域相邻的连接区域中具有平坦区 域。
背景技术
半导体器件可以包括在垂直方向上从半导体衬底的表面堆叠的栅电极。 为了实现这样的半导体器件的高集成密度，可以增加堆叠的栅电极的数量。
发明内容
根据一示例实施方式，一种半导体器件包括：下部结构；堆叠结构，设 置在存储器单元阵列区域中在下部结构上并且从存储器单元阵列区域延伸 到连接区域中；在堆叠结构上的上部绝缘层；在连接区域中的栅极接触插塞； 以及在存储器单元阵列区域中贯穿堆叠结构的存储器垂直结构，其中堆叠结 构包括多个层间绝缘层和多个水平层，其中所述多个层间绝缘层和所述多个 水平层在存储器单元阵列区域中在下部结构上交替地堆叠，并且延伸到与存 储器单元阵列区域相邻的在下部结构上的连接区域中，其中，在连接区域中， 堆叠结构的第一截面结构包括第一栅极阶梯区域和与第一栅极阶梯区相邻 的第一栅极平坦区域，其中第一栅极阶梯区域包括第一栅极垫，第一栅极垫 在第一水平方向上以其间的第一高度降低，其中第一水平方向在存储器单元 阵列区域中指向连接区域，其中第一栅极平坦区域包括第一栅极平坦垫区 域、第一栅极平坦边缘区域以及设置在第一栅极平坦垫区域与第一栅极平坦 边缘区域之间的第一栅极平坦虚设区域，以及其中栅极接触插塞包括在第一 栅极垫上与第一栅极垫接触的多个第一栅极接触插塞、在第一栅极平坦垫区 域上与第一栅极平坦垫区域接触的多个平坦接触插塞、以及在第一栅极平坦 边缘区域上与第一栅极平坦边缘区域接触的边缘平坦接触插塞。
根据一示例实施方式，一种半导体器件包括：下部结构；堆叠结构，设 置在存储器单元阵列区域中在下部结构上，并且从存储器单元阵列区域延伸 到连接区域中；栅极接触插塞，在堆叠结构上在连接区域中；以及存储器垂 直结构，在存储器单元阵列区域中贯穿堆叠结构，其中堆叠结构包括交替堆 叠的多个层间绝缘层和多个水平层，其中，在连接区域中，堆叠结构包括阶 梯区域和与阶梯区域相邻的平坦区域，其中阶梯区域包括在第一水平方向上 降低的垫，其中平坦区域包括平坦垫区域、平坦边缘区域以及设置在平坦垫 区域与平坦边缘区域之间的平坦虚设区域，以及其中栅极接触插塞包括在垫 上的第一栅极接触插塞、在平坦垫区域上的多个平坦接触插塞和在平坦边缘 区域上的平坦边缘接触插塞。
根据一示例实施方式，一种半导体器件包括：下部结构；堆叠结构，设 置在存储器单元阵列区域中在下部结构上，并且从存储器单元阵列区域延伸 到连接区域中；在堆叠结构上的栅极接触插塞；以及在存储器单元阵列区域 中贯穿堆叠结构的存储器垂直结构，其中堆叠结构包括下部堆叠结构和在下 部堆叠结构上的上部堆叠结构，其中下部堆叠结构包括在垂直方向上堆叠并 彼此间隔开的多个下部水平层，其中垂直方向垂直于下部结构的上表面，其 中上部堆叠结构包括在垂直方向上堆叠并彼此间隔开的多个上部水平层，其中所述多个上部水平层包括第一阶梯区域，第一阶梯区域包括第一垫，第一 垫在连接区域中以其间的第一高度降低，其中下部水平层包括第二阶梯区 域，第二阶梯区域包括以小于第一高度的第二高度降低的第二垫，其中上部 堆叠结构包括与第一阶梯区域相邻的第一平坦区域，其中下部堆叠结构包括 与第二阶梯区域相邻的第二平坦区域，其中每个第一垫具有第一长度，其中 第一平坦区域包括在第一水平方向上具有大于第一长度的第二长度的平坦 垫区域、在第一水平方向上具有大于第一长度的第三长度的平坦边缘区域、 以及设置在平坦垫区域与平坦边缘区域之间的平坦虚设区域，其中平坦虚设 区域在第一水平方向上的第四长度大于第二长度和第三长度中的每个，其中 第二平坦区域在第一水平方向上具有大于第一长度的长度，以及其中栅极接 触插塞包括在第一垫和第二垫上的多个第一栅极接触插塞、在平坦垫区域上 彼此间隔开的第二栅极接触插塞和虚设接触插塞、以及在平坦边缘区域上的 平坦边缘接触插塞。
附图说明
通过参照附图详细描述示例性实施方式，特征对于本领域技术人员将变 得明显，附图中：
图1A至图5B是示出根据一示例实施方式的半导体器件的图；
图6是示出根据一示例实施方式的半导体器件的元件的一部分的示例的 截面图；
图7A和图7B是示出根据一示例实施方式的半导体器件的修改示例的 放大截面图；
图8是示出根据一示例实施方式的半导体器件的修改示例的平面图；
图9至图10B是示出根据一示例实施方式的半导体器件的修改示例的 图；以及
图11A至图12C是示出根据一示例实施方式的制造半导体器件的方法 中的阶段的示例的图。
具体实施方式
在下文中，将参照附图如下描述实施方式。
在下面的描述中，将参照图1A和图1B描述半导体器件的平面结构。 图1A和图1B是示出根据一示例实施方式的半导体器件的平面图，图1A示 出了平面图，其示出图1B所示的元件的一部分。
参照图1A和图1B，可以提供存储器单元阵列区域MA和连接区域EA， 连接区域EA例如沿第一水平方向X与存储器单元阵列区域MA相邻。堆叠 结构ST'可以设置在存储器单元阵列区域MA中并且可以延伸到连接区域EA 中。堆叠结构ST'可以包括栅极区域GA和绝缘区域IA。由图1A和图1B中 的虚线表示的内部区域涉及绝缘区域IA，例如在图1A和图1B中表示为“IA” 并且面对栅极区域GA的一部分虚线可以被理解为与栅极区域GA的边界。 绝缘区域IA可以设置在连接区域EA中。绝缘区域IA可以与存储器单元阵 列区域MA间隔开。
可以设置多个分隔结构62B、62S1和62S2。多个分隔结构62B、62S1 和62S2可以包括块分隔结构62B、第一辅助分隔结构62S1和第二辅助分隔 结构62S2。多个分隔结构62B、62S1和62S2可以由相同的材料形成。
例如，多个分隔结构62B、62S1和62S2中的每个可以由例如硅氧化物 等的绝缘材料形成。在另一示例实施方式中，多个分隔结构62B、62S1和62S2中的每个可以配置为包括导电材料和在导电材料与堆叠结构ST'之间的 绝缘材料。
块分隔结构62B可以例如在第一水平方向X上连续地跨越存储器单元 阵列区域MA和连接区域EA，并且可以在垂直于第一水平方向X的第二水 平方向Y上将例如存储器单元阵列区域MA和连接区域EA中的每个分开。
第一辅助分隔结构62S1可以跨越存储器单元阵列区域MA，并且可以 例如部分地延伸到连接区域EA中。第二辅助分隔结构62S2可以与存储器 单元阵列区域MA间隔开，并且可以设置在连接区域EA中。第一辅助分隔 结构62S1和第二辅助分隔结构62S2可以设置在例如块分隔结构62B中的相 邻块分隔结构之间。
块分隔结构62B可以包括在第二水平方向Y上依次(例如顺序地)布 置的第一块分隔结构62B1、第二块分隔结构62B2和第三块分隔结构62B3。
第一辅助分隔结构62S1可以设置在第一块分隔结构62B1与第二块分隔 结构62B2之间，并且可以设置在第二块分隔结构62B2与第三块分隔结构 62B3之间。在一示例实施方式中，第二辅助分隔结构62S2可以不设置在第 一块分隔结构62B1与第二块分隔结构62B2之间，并且可以设置在第二块 分隔结构62B2与第三块分隔结构62B3之间。
在一示例实施方式中，绝缘分隔图案34(在图1B中)可以设置在第二 块分隔结构62B2和第一辅助分隔结构62S1中的分隔结构之间，所述分隔结 构在第二水平方向Y上彼此相邻。绝缘分隔图案34(在图1B中)可以跨越 存储器单元阵列区域MA并且可以延伸到连接区域EA中。
例如在存储器单元阵列区域MA和连接区域EA当中，绝缘区域IA可 以例如仅设置在连接区域EA中。在堆叠结构ST'中，除了绝缘区域IA之外 的区域可以被定义为栅极区域GA。例如，在连接区域EA中，除了绝缘区 域IA(例如，其在图1A和图1B中用虚线框表示)以外的区域是栅极区域 GA，例如，连接区域EA的在相邻虚线框之间的部分是栅极区域GA的部分。
在一示例实施方式中，绝缘区域IA可以设置在第一块分隔结构62B1 与第二块分隔结构62B2之间，并且可以不设置在第二块分隔结构62B2与 第三块分隔结构62B3之间。绝缘区域IA可以与第一辅助分隔结构62S1和 绝缘分隔图案34(在图1B中)间隔开。在一示例实施方式中，每个块分隔 结构62B可以设置在沿第二水平方向Y彼此相邻的绝缘区域IA和第二辅助 分隔结构62S2之间。
在连接区域EA中，堆叠结构ST'可以具有阶梯结构。在连接区域EA中， 堆叠结构ST'可以包括多个平坦区域FAa、FAb和FAc。例如，堆叠结构ST' 可以包括在沿第一水平方向X远离存储器单元阵列区域MA的方向上依次 (例如顺序地)设置的上部平坦区域FAa、一个或多个中间平坦区域FAb和 下部平坦区域FAc。
在下面的描述中，将参照图1C、图1D和图2A至图3B连同图1A和图 1B一起描述半导体器件。图1C是图1B中的部分“A”的放大平面图，图 1D是图1B中的部分“B”的放大平面图，图2A是沿着图1B中的线I-I的 截面图，图2B是图2A中的部分“C”的放大图，图3A是沿着图1B中的 线II-II的截面图，图3B是图3A中示出的部分“D”的放大图。
参照图1A至图3B，集成电路区域7可以设置在下部衬底5上。下部衬 底5可以配置为半导体衬底(例如，单晶硅衬底)。集成电路区域7可以包 括电路布线8和覆盖电路布线8的下部绝缘层9。电路布线8可以包括外围 接触垫8P。上部衬底12可以设置在集成电路区域7上。上部衬底12可以 包括例如多晶硅。可以设置贯穿上部衬底12的间隙填充绝缘层13。在一示 例实施方式中，间隙填充绝缘层13可以由例如硅氧化物的绝缘材料形成。 下部结构3可以包括下部衬底5、集成电路区域7、上部衬底12和间隙填充 绝缘层13。
例如，多个间隙填充绝缘层13可以设置在设置于彼此相邻的一对块分 隔结构62B之间的绝缘区域IA下方。在另一示例中，间隙填充绝缘层13 可以配置为具有在设置于彼此相邻的一对块分隔结构62B之间的绝缘区域 IA下方沿第一水平方向X延伸的线形状。
存储器单元阵列区域MA和连接区域EA可以被限定在上部衬底12上。 堆叠结构ST'可以设置在上部衬底12上的存储器单元阵列区域MA中，并且 可以延伸到上部衬底12上的连接区域EA中。第一水平方向X可以平行于 上部衬底12的上表面。
第一上部绝缘层33可以设置在堆叠结构ST'上。可以设置穿过第一上部 绝缘层33和堆叠结构ST'的存储器垂直结构36。第二上部绝缘层53可以设 置在第一上部绝缘层33上。多个分隔结构62B、62S1和62S2可以贯穿第二 上部绝缘层53、第一上部绝缘层33和堆叠结构ST'。第三上部绝缘层65可 以设置在第二上部绝缘层53上。可以设置贯穿第二上部绝缘层53和第三上 部绝缘层65并电连接到存储器垂直结构36的位线接触插塞72。位线74b可以设置在位线接触插塞72上。第一至第三上部绝缘层33、53和65可以 由例如硅氧化物等的绝缘材料形成。
堆叠结构ST'可以包括交替堆叠的层间绝缘层20和水平层23。层间绝 缘层20和水平层23可以在存储器单元阵列区域MA中沿垂直方向Z交替地 堆叠，并且可以从存储器单元阵列区域MA延伸到连接区域EA中。垂直方 向Z可以垂直于下部结构3的上表面。水平层23可以包括在连接区域EA 中以阶梯形状形成的垫区域。
堆叠结构ST'可以包括下部堆叠结构ST1'和设置在下部堆叠结构ST1'上 的上部堆叠结构ST2'。
下部堆叠结构ST1'可以包括交替堆叠的第一层间绝缘层20a和下部水平 层23Ga及23Ia。第一层间绝缘层20a以及下部水平层23Ga和23Ia中的最 下面的层可以是下部层间绝缘层，并且最上面的层可以是下部水平层。下部 堆叠结构ST1'可以进一步包括覆盖第一层间绝缘层20a和下部水平层23Ga 及23Ia的第二层间绝缘层20b。
上部堆叠结构ST2'可以包括在垂直方向Z上堆叠并彼此间隔开的多个 水平层23G和23I。上部堆叠结构ST2'可以进一步包括与多个水平层23G和 23I交替堆叠的多个第三层间绝缘层20c。层间绝缘层20可以包括第一至第 三层间绝缘层20a、20b和20c。层间绝缘层20可以由例如硅氧化物的绝缘 材料形成。
多个水平层23G和23I可以包括多个中间水平层23Gb和23Ib、设置在 多个中间水平层23Gb和23Ib上的上部水平层23Gc、以及设置在多个中间 水平层23Gb和23Ib上的浮置水平层23Gf和23If。水平层23可以包括下部 水平层23Ga和23Ia、中间水平层23Gb和23Ib、上部水平层23Gc以及浮置 水平层23Gf和23If。
中间水平层23Gb和23Ib可以在存储器单元阵列区域MA中沿垂直方向 Z堆叠并彼此间隔开，并且可以延伸到连接区域EA中。上部水平层23Gc 可以在存储器单元阵列区域MA中沿垂直方向Z堆叠并彼此间隔开，并且可 以延伸到连接区域EA中。
上部水平层23Gc中的每个可以在第一水平方向X上具有比中间水平层23Gb和23Ib中的每个的长度短的长度。浮置水平层23Gf和23If可以在连 接区域EA中沿垂直方向Z堆叠并彼此间隔开。浮置水平层23Gf和23If可 以面对上部水平层23Gc，例如，浮置水平层23Gf和23If中的每个可以在与 上部水平层23Gc中的对应的一个上部水平层相同的水平处并面对所述对应 的一个上部水平层且在其间具有预定距离。
在堆叠结构ST'中，设置在栅极区域GA中的水平层23可以是栅极水平 层23G，并且设置在绝缘区域IA中的水平层23可以是绝缘水平层23I。因 此，栅极水平层23G和绝缘水平层23I可以在栅极区域GA与设置在连接区 域EA中的绝缘区域IA之间的边界处彼此接触，例如，每个绝缘水平层23I 可以在栅极区域GA与绝缘区域IA之间的边界处直接接触栅极水平层23G 中的对应的一个栅极水平层，并在绝缘区域IA中沿第一水平方向X从所述 对应的一个栅极水平层延伸。例如，参照图1B、图2A和图3A，绝缘水平 层23I可以仅在连接区域EA的绝缘区域IA处在下部堆叠结构ST1'和上部 堆叠结构ST2'两者中直接从栅极水平层23G中的对应的栅极水平层延伸， 例如，栅极水平层23G可以在相邻的绝缘区域IA之间(例如，在图1A的 虚线区域之间)平行于绝缘水平层23I在连接区域EA中延伸。
设置在栅极区域GA中的水平层23中的下部水平层可以是下部栅极水 平层23Ga，并且设置在绝缘区域IA中的水平层23中的下部水平层可以是 下部绝缘水平层23Ia。类似地，设置在栅极区域GA中的水平层23中的中 间水平层可以是中间栅极水平层23Gb，并且设置在绝缘区域IA中的水平层 23中的中间水平层可以是中间绝缘水平层23Ib。上部水平层23Gc可以设置 在栅极区域GA中，并且可以是上部栅极水平层。在下面的描述中，上部水 平层23Gc被称为上部栅极水平层。水平层23中的浮置水平层可以包括设置 在栅极区域GA中的浮置栅极水平层23Gf(图2A)以及设置在绝缘区域1A 中的浮置绝缘水平层23If(图3A)。
水平层23可以包括栅极水平层23G和绝缘水平层23I。栅极水平层23G 可以包括下部栅极水平层23Ga、中间栅极水平层23Gb、上部栅极水平层 23Gc和浮置栅极水平层23Gf。绝缘水平层23I(在图3A中)可以包括下部 绝缘水平层23Ia、中间绝缘水平层23Ib和浮置绝缘水平层23If。
在一示例实施方式中，绝缘水平层23I可以由相对于层间绝缘层20具 有蚀刻选择性的绝缘材料形成，例如，由硅氮化物形成。在一示例实施方式 中，栅极水平层23G可以包括导电材料。
参照图2A，栅极水平层23G可以包括在连接区域EA中以阶梯形状形 成的垫区域。
中间栅极水平层23Gb可以包括：中间栅极垫GPb，在第一水平方向X 上以其间的第一高度的差异降低；以及第一下部栅极垫GPc1，在第一水平 方向X上以其间的第二高度的差异降低。第二高度可以小于第一高度。
上部栅极水平层23Gc可以包括在第一水平方向X上以第二高度的差异 依次降低的上部栅极垫GPa，并且浮置栅极水平层23Gf可以包括在第一水 平方向X上以第二高度的差异依次降低的浮置栅极垫GPf。下部栅极水平层 23Ga可以包括在第一水平方向X上以第二高度的差异依次降低的第二下部 栅极垫GPc2。因此，彼此相邻的中间栅极垫GPb之间的第一高度可以大于 彼此相邻的第二下部栅极垫GPc2之间的第二高度。
其中形成有上部栅极垫GPa的区域可以被定义为上部栅极阶梯区域 GSa，其中形成浮置栅极垫GPf的区域可以被定义为浮置栅极阶梯区域GSf， 其中形成中间栅极垫GPb的区域可以被定义为中间栅极阶梯区域GSb，其 中形成第一下部栅极垫GPc1的区域可以被定义为第一下部栅极阶梯区域 GSc1，其中形成第二下部栅极垫GPc2的区域可以被定义为第二下部栅极阶 梯区域GSc2。
堆叠结构ST'的栅极区域GA可以包括栅极平坦区域GFa、GFb和GFc。 栅极平坦区域GFa、GFb和GFc可以包括在第一水平方向X上依次设置的 上部栅极平坦区域GFa、中间栅极平坦区域GFb和下部栅极平坦区域GFc。
上部栅极平坦区域GFa可以设置在浮置栅极阶梯区域GSf与中间栅极 阶梯区域GSb之间。上部栅极平坦区域GFa(在图1C和图2A中)可以包 括上部栅极平坦虚设区域GFd1(在图1C和图2A中)和上部栅极平坦边缘 区域GFe1(在图1C和图2A中)。下部栅极平坦区域GFc可以设置在第一 下部栅极阶梯区域GSc1与第二下部栅极阶梯区域GSc2之间。
在一示例实施方式中，第一虚设图案24dc可以设置在下部栅极平坦区 域GFc与第一下部栅极阶梯区域GScl之间。第一虚设图案24dc可以设置在 第二层间绝缘层20b上。在一示例实施方式中，第一虚设图案24dc可以由 导电材料形成。
可以设置多个中间栅极阶梯区域GSb。在一示例实施方式中，可以设置 多个中间栅极平坦区域GFb。中间栅极平坦区域GFb之一可以设置在中间 栅极阶梯区域GSb之中彼此相邻的中间栅极阶梯区域GSb之间。因此，可 以设置一个或多个中间栅极平坦区域GFb。中间栅极阶梯区域GSb可以在 第一水平方向X上依次设置，并且可以包括在第一水平方向X上依次设置 并具有基本相同的截面结构的第一栅极阶梯区域GSb和第二栅极阶梯区域 GSb，并且中间栅极平坦区域GFb之一可以设置在第一栅极阶梯区域GSb 与第二栅极阶梯区域GSb之间。
在下面的描述中，将参照图1D和图2B描述中间栅极平坦区域GFb。
参照图1D和图2B，每个中间栅极垫GPb可以在第一水平方向X上具 有第一长度La。中间栅极平坦区域GFb可以包括中间栅极平坦垫区域GFp2、 中间栅极平坦边缘区域GFe2、以及设置在中间栅极平坦垫区域GFp2与中间 栅极平坦边缘区域GFe2之间的中间栅极平坦虚设区域GFd2。中间栅极平坦 垫区域GFp2、中间栅极平坦虚设区域GFd2和中间栅极平坦边缘区域GFe2 可以在第一水平方向X上依次(例如顺序地)设置。
中间栅极平坦垫区域GFp2可以在第一水平方向X上具有大于第一长度 La的第二长度Lp。中间栅极平坦边缘区域GFe2可以在第一水平方向X上 具有大于第一长度La的第三长度Lc。中间栅极平坦虚设区域GFd2可以在 第一水平方向X上具有大于第二长度Lp和第三长度Lc中的每个的第四长 度Ld。
在一示例实施方式中，中间栅极平坦垫区域GFp2的第二长度Lp可以 大于中间栅极平坦边缘区域GFe2的第三长度Lc。在另一示例实施方式中， 中间栅极平坦边缘区域GFe2的第三长度Lc可以与中间栅极平坦垫区域 GFp2的第二长度Lp相同。因此，中间栅极平坦垫区域GFp2的第二长度Lp 可以等于或大于中间栅极平坦边缘区域GFe2的第三长度Lc。
在一示例实施方式中，中间栅极平坦虚设区域GFd2的第四长度Ld可 以大于中间栅极平坦垫区域GFp2的第二长度Lp和中间栅极平坦边缘区域 GFe2的第三长度Lc之和。在另一示例实施方式中，中间栅极平坦虚设区域 GFd2的第四长度Ld可以与中间栅极平坦垫区域GFp2的第二长度Lp和中 间栅极平坦边缘区域GFe2的第三长度Lc之和相同。因此，第四长度Ld可 以等于或大于第二长度Lp和第三长度Lc之和。
每个栅极水平层23G可以具有第一厚度t1。中间栅极平坦垫区域GFp2、 中间栅极平坦边缘区域GFe2和中间栅极平坦虚设区域GFd2中的每个可以 具有大于第一厚度t1的第二最大厚度t2。
栅极水平层23G可以包括导电材料。中间栅极平坦垫区域GFp2和中间 栅极平坦边缘区域GFe2可以包括导电材料。中间栅极平坦虚设区域GFd2 可以不包括导电材料，并且可以填充有绝缘材料。例如，中间栅极平坦垫区 域GFp2可以包括第一导电层，中间栅极平坦边缘区域GFe2可以包括第二 导电层，中间栅极平坦虚设区域GFd2可以包括绝缘材料，并且中间栅极平 坦虚设区域GFd2的绝缘材料可以在第一水平方向X上将中间栅极平坦垫区 域GFp2的第一导电层和中间栅极平坦边缘区域GFe2的第二导电层彼此分 开，使得第一导电层和第二导电层可以在第一水平方向X上彼此间隔开。第 一导电层和第二导电层可以包括相同的导电材料。
中间栅极平坦虚设区域GFd2的绝缘材料可以是第一上部绝缘层33的一 部分。因此，第一上部绝缘层33的延伸到中间栅极平坦垫区域GFp2与中间 栅极平坦边缘区域GFe2之间的区域的部分可以被定义为中间栅极平坦虚设 区域GFd2。
栅极接触插塞70g1、70g2、70d1和70d2可以设置在连接区域EA中。 在一示例实施方式中，栅极接触插塞可以包括在上部栅极垫GPa(在图2A 中)、中间栅极垫GPb、第一下部栅极垫GPc1和第二下部栅极垫GPc2上的 第一栅极接触插塞70g1。第一栅极接触插塞70g1中的设置在中间栅极垫GPb 上的栅极接触插塞可以被称为第一中间栅极接触插塞。第一栅极接触插塞 70g1可以在中间栅极垫GPb上与中间栅极垫GPb接触并电连接。
在一示例实施方式中，栅极接触插塞还可以包括在中间栅极平坦垫区域 GFp2上与中间栅极平坦垫区域GFp2接触的多个平坦接触插塞70g2和 70d1。多个平坦接触插塞70g2和70d1可以包括在第一水平方向X上依次设 置的第二中间栅极接触插塞70g2和第一虚设栅极接触插塞70d1。
在一示例实施方式中，栅极接触插塞还可以包括在中间栅极平坦边缘区 域GFe2上与中间栅极平坦边缘区域GFe2接触的边缘平坦接触插塞70d2。 边缘平坦接触插塞70d2可以被称为第二虚设栅极接触插塞70d2。第一虚设 栅极接触插塞70d1可以防止第二中间栅极接触插塞70g2的变形或缺陷。边 缘平坦接触插塞70d2可以防止与第二虚设栅极接触插塞70d2相邻的第一中 间栅极接触插塞70g1的变形或缺陷。例如，当用于形成第一中间栅极接触 插塞70g1和第二中间栅极接触插塞70g2的栅极接触孔以及用于形成第一虚 设接触插塞70d1和第二虚设接触插塞70d2的虚设接触孔被同时形成时，用 于形成虚设接触孔和栅极接触孔的蚀刻工艺的蚀刻气体可以被稳定地供应 到栅极接触孔中，例如，特别地朝向中间栅极接触插塞定向，同时被不稳定 地供应到虚设接触孔中。因此，例如由于第一虚设接触插塞70d1和第二虚 设接触插塞70d2的形成，形成在栅极接触孔中的第一中间栅极接触插塞 70g1和第二中间栅极接触插塞70g2可以无缺陷地稳定地形成。因此，第一 虚设接触插塞70d1和第二虚设接触插塞70d2可以提高半导体器件的可靠性 和/或生产率。
栅极接触插塞70g1和70g2以及虚设接触插塞70d1和70d2可以由相同 的导电材料形成，诸如掺杂的硅、金属氮化物(例如TiN、WN等)或金属 (例如钨等)。然而，注意，虽然虚设接触插塞70d1和70d2可以具有与栅 极接触插塞70g1和70g2的结构和形状相同或相似的结构和形状，但是电信 号不被施加到虚设接触插塞70d1和70d2。
例如沿第一水平方向X，第二中间栅极接触插塞70g2与第一虚设栅极 接触插塞70d1之间的间隔距离可以小于第一虚设栅极接触插塞70d1与中间 栅极平坦虚设区域GFd2之间的间隔距离。例如当第二中间栅极接触插塞 70g2在第一中间栅极接触插塞70g1与第一虚设栅极接触插塞70d1之间(图 2B的左侧)时，第二中间栅极接触插塞70g2与第一虚设栅极接触插塞70d1 之间的间隔距离可以与第一中间栅极接触插塞70g1与第二中间栅极接触插 塞70g2之间的间隔距离基本相同。例如沿第一水平方向X，第二中间栅极 接触插塞70g2与第一虚设栅极接触插塞70d1之间的间隔距离可以与第二虚 设栅极接触插塞70d2与第一中间栅极接触插塞70g1之间的间隔距离基本相 同。为了区分与第二中间栅极接触插塞70g2相邻的第一中间栅极接触插塞 70g1(即，图2B的左侧)和与第二虚设栅极接触插塞70d2相邻的第一中间 栅极接触插塞70g1(即，图2B的右侧)，与第二虚设栅极接触插塞70d2相 邻的第一中间栅极接触插塞70g1也可以被称为“第三中间栅极接触插塞”。
在一示例实施方式中，上部栅极平坦区域GFa(在图1C和2A中)的 上部栅极平坦虚设区域GFd1(在图1C和图2A中)在第一水平方向X上的 长度可以大于中间栅极平坦区域GFb的中间栅极平坦虚设区域GFd2在第一 水平方向X上的长度。在一示例实施方式中，上部栅极平坦区域GFa(在图1C和图2A中)的上部栅极平坦边缘区域GFe1在第一水平方向X上的长度 可以与中间栅极平坦区域GFb的中间栅极平坦边缘区域GFe2在第一水平方 向X上的长度基本相同。中间栅极平坦区域GFb可以被称为第一栅极平坦 区域。上部栅极平坦区域GFa可以被称为第二栅极平坦区域。
中间栅极平坦垫区域GFp2可以被称为第一栅极平坦垫区域，中间栅极 平坦边缘区域GFe2可以被称为第一栅极平坦边缘区域。中间栅极平坦虚设 区域GFd2可以被称为第一栅极平坦虚设区域。上部栅极平坦虚设区域GFd1 (在图1C和图2A中)可以被称为第二栅极平坦虚设区域，上部栅极平坦 边缘区域GFe1(在图1C和图2A中)可以被称为第二栅极平坦边缘区域。
在下面的描述中，将参照图3A描述包括下部绝缘水平层23Ia、中间绝 缘水平层23Ib和浮置绝缘水平层23If的绝缘水平层23I。
参照图3A，绝缘水平层23I可以包括在连接区域EA中以阶梯形状形成 的垫区域。浮置绝缘水平层23If可以包括在第一水平方向X上以其间的第 二高度的差异升高的浮置绝缘垫IPf。中间绝缘水平层23Ib可以包括：中间 绝缘垫IPb，在第一水平方向X上以大于第二高度的第一高度的差异依次降 低；以及第一下部绝缘垫IPc1，在第一水平方向X上以第二高度的差异依 次降低。下部绝缘水平层23Ia可以包括在第一水平方向X上以第二高度的差异依次降低的第二下部绝缘垫IPc2。
其中形成浮置绝缘垫IPf的区域可以被定义为浮置绝缘阶梯区域ISf，其 中形成中间绝缘垫IPb的区域可以被定义为中间绝缘阶梯区域ISb，其中形 成第一下部绝缘垫IPc1的区域可以被定义为第一下部绝缘阶梯区域ISc1， 其中形成第二下部绝缘垫IPc2的区域可以被定义为第二下部绝缘阶梯区域 ISc2。堆叠结构ST'的绝缘区域IA可以包括绝缘平坦区域IFa、IFb和IFc。 绝缘平坦区域IFa、IFb和IFc可以包括在第一水平方向X上依次设置的上部 绝缘平坦区域IFa、中间绝缘平坦区域IFb和下部绝缘平坦区域IFc。
上部绝缘平坦区域IFa可以设置在浮置绝缘阶梯区域ISf与中间绝缘阶 梯区域ISb之间。上部绝缘平坦区域IFa(在图1C和图3A中)可以包括上 部绝缘平坦虚设区域IFd1(在图1C和图3A中)和上部绝缘平坦边缘区域 IFe1(在图1C和图3A中)。下部绝缘平坦区域IFc可以设置在第一下部绝 缘阶梯区域ISc1与第二下部绝缘阶梯区域ISc2之间。
在一示例实施方式中，第二虚设图案24di可以设置在下部绝缘平坦区域IFc与第一下部绝缘阶梯区域IScl之间。第二虚设图案24di可以设置在第二 层间绝缘层20b上。在一示例实施方式中，第二虚设图案24di可以由例如硅 氮化物的绝缘材料形成。
在一示例实施方式中，可以设置多个中间绝缘阶梯区域ISb。在一示例 实施方式中，可以设置多个中间绝缘平坦区域IFb。多个中间绝缘平坦区域 IFb之一可以设置在多个中间绝缘阶梯区域ISb之中彼此相邻的中间绝缘阶 梯区域之间。因此，可以设置一个或多个中间绝缘平坦区域IFb。
可以设置外围接触插塞71，外围接触插塞71贯穿第一上部绝缘层33、 第二上部绝缘层53和第三上部绝缘层65、堆叠结构ST'以及间隙填充绝缘 层13，向下延伸，并电连接到外围接触垫8P。栅极连接布线74g1可以设置 在外围接触插塞71上。上部平坦区域FAa可以包括在第二水平方向Y上彼 此相邻的上部栅极平坦区域GFa和上部绝缘平坦区域IFa。一个或多个中间 平坦区域FAb可以包括在第二水平方向Y上彼此相邻的一个或多个中间栅 极平坦区域GFb和一个或多个中间绝缘平坦区域IFb。下部平坦区域FAc可 以包括在第二水平方向Y上彼此相邻的下部栅极平坦区域GFc和下部绝缘 平坦区域IFc。
一个或多个中间栅极平坦区域GFb可以被称为第一平坦区域，下部平坦 区域FAc可以被称为第二平坦区域，上部平坦区域FAa可以被称为第三平坦 区域。栅极接触插塞70g1、70g2、70d1和70d2(在图2B中)可以设置在 堆叠结构ST'的栅极区域GA上，并且外围接触插塞71可以贯穿堆叠结构 ST'的绝缘区域IA。
在下面的描述中，将参照图1D和图3B描述中间绝缘平坦区域IFb。
参照图1D和图3B，每个中间绝缘垫IPb可以在第一水平方向X上具有 第一长度La。中间绝缘平坦区域IFb可以包括中间绝缘平坦垫区域IFp2、 中间绝缘平坦边缘区域IFe2、以及设置在中间绝缘平坦垫区域IFp2与中间 绝缘平坦边缘区域IFe2之间的绝缘平坦虚设区域IFd2。中间绝缘平坦垫区 域IFp2、绝缘平坦虚设区域IFd2和中间绝缘平坦边缘区域IFe2可以在第一 水平方向X上依次设置。
类似于中间栅极平坦垫区域GFp2(在图1D和图2B中)，中间绝缘平 坦垫区域IFp2可以在第一水平方向X上具有第二长度Lp。类似于中间栅极 平坦边缘区域GFe2(在图1D和图2B中)，中间绝缘平坦边缘区域IFe2可 以在第一水平方向X上具有第三长度Lc。类似于中间栅极平坦虚设区域 GFd2(在图1D和图2B中)，绝缘平坦虚设区域IFd2可以在第一水平方向 X上具有第四长度Ld。
类似于中间栅极平坦区域GFb(在图1D和图2B中)，中间绝缘平坦垫 区域IFp2的第二长度Lp可以等于或大于中间绝缘平坦边缘区域IFe2的第 三长度Lc。第四长度Ld可以大于第二长度Lp和第三长度Lc中的每个。第 四长度Ld可以等于或大于第二长度Lp和第三长度Lc之和。
在一示例实施方式中，上部绝缘平坦区域IFa(在图1C和图3A中)的 上部绝缘平坦虚设区域IFd1(在图1C和图3A中)在第一水平方向X上的 长度可以大于中间绝缘平坦区域IFb的绝缘平坦虚设区域IFd2在第一水平方 向X上的长度。
在一示例实施方式中，上部绝缘平坦区域IFa(在图1C和图3A中)的 上部绝缘平坦边缘区域IFe1在第一水平方向X上的长度可以与中间绝缘平 坦区域IFb的中间绝缘平坦边缘区域IFe2在第一水平方向X上的长度基本 相同。
每个绝缘水平层23I可以由第一绝缘材料层24a形成。中间绝缘平坦垫 区域IFp2、中间绝缘平坦边缘区域IFe2和中间绝缘垫IPb中的每个可以包 括第一绝缘材料层24a和设置在第一绝缘材料层24a上的第二绝缘材料层 24b。第二绝缘材料层24b可以具有比第一绝缘材料层24a的厚度小的厚度。 第一绝缘材料层24a可以由第一硅氮化物形成，第二绝缘材料层24b可以由 第二硅氮化物形成，第二硅氮化物可以以比蚀刻第一硅氮化物的速度高的速 度被蚀刻。
在一示例实施方式中，绝缘平坦虚设区域IFd2可以由与第一绝缘材料 层24a和第二绝缘材料层24b的材料不同的材料形成，例如硅氧化物。绝缘 平坦虚设区域IFd2可以由与中间栅极平坦虚设区域GFd2(在图2B中)的 材料相同的材料形成。绝缘平坦虚设区域IFd2可以将中间绝缘平坦垫区域 IFp2的第一和第二绝缘材料层与中间绝缘平坦边缘区域IFe2的第一和第二 绝缘材料层分开，使得中间绝缘平坦垫区域IFp2可以与中间绝缘平坦边缘 区域IFe2间隔开。
在一示例实施方式中，在第一水平方向X上，下部栅极平坦区域GFc (在图1B和图2A中)和下部绝缘平坦区域IFc(在图1B和图3A中)中 的每个可以具有比每个中间栅极垫GPb的第一长度La大的长度。在一示例 实施方式中，在第一水平方向X上，下部栅极平坦区域GFc(在图1B和图 2A中)和下部绝缘平坦区域IFc(在图1B和图2A中)中的每个可以具有比中间绝缘平坦边缘区域IFe2和中间栅极平坦边缘区域GFe2(在图1B和 图2A中)中的每个的第三长度Lc大的长度。在一示例实施方式中，在第一 水平方向X上，下部栅极平坦区域GFc(在图1B和图2A中)和下部绝缘 平坦区域IFc(在图1B和图3A中)中的每个可以具有比中间绝缘平坦垫区 域IFp2和中间栅极平坦垫区域GFp2(在图1B和图2A中)中的每个的第 二长度Lp大的长度。
将参照图4A至图5B描述包括在连接区域EA中的堆叠结构ST'的半导 体器件的截面结构。图4A是沿着图1D中的线III-III'的截面图，图4B是图 4A中的部分“E”的放大图，图5A是沿着图1D中的线IV-IV'的截面图，图 5B是图5A中的部分“F”的放大图。
参照图1D、图4A和图5B，块分隔结构62B可以包括第一至第三块分 隔结构62B1、62B2和62B3。堆叠结构ST'的上表面可以在第一块分隔结构 62B1与第二块分隔结构62B2之间是平坦的。绝缘区域IA可以设置在第一 块分隔结构62B1和第二块分隔结构62B2之间，并且可以与第一和第二块 分隔结构62B1和62B2间隔开。堆叠结构ST'可以配置为具有在第二块分隔 结构62B2与第三块分隔结构62B3之间沿第二水平方向Y降低的阶梯结构。 例如，中间栅极垫GPb(在图2A中)可以在第一水平方向X上以其间的第 一高度的差异降低，并且可以在第二水平方向Y上以其间的小于第一高度的 第二高度的差异降低。
第二辅助分隔结构62S2可以贯穿设置在第二块分隔结构62B2与第三块 分隔结构62B3之间的堆叠结构ST'。
块分隔结构62B、第二辅助分隔结构62S2和第一辅助分隔结构62S1(在 图1A和图1B中)可以具有相同的截面结构。块分隔结构62B、第二辅助 分隔结构62S2和第一辅助分隔结构62S1(在图1A和图1B中)可以依次贯 穿第二上部绝缘层53、第一上部绝缘层33和堆叠结构ST'。
将描述通过在第二水平方向Y上切掉中间绝缘平坦垫区域IFp2和中间 栅极平坦垫区域GFp2而获得的在图5B中的截面结构。
中间绝缘平坦垫区域IFp2可以包括第一绝缘材料层24a和在第一绝缘 材料层24a上的第二绝缘材料层24b，如在参照图1D和图3B描述的示例实 施方式中那样。
在其中设置中间绝缘平坦垫区域IFp2的区域中，中间栅极水平层23Gb 中的与中间绝缘平坦垫区域IFp2相邻的中间栅极水平层可以进一步包括栅 极延伸部分25，该栅极延伸部分25延伸到中间绝缘平坦垫区域IFp2中包括 的第一绝缘材料层24a的上表面并与中间绝缘平坦垫区域IFp2的第二绝缘 材料层24b接触。栅极延伸部分25可以由导电材料形成。
将参照图6描述存储器单元阵列区域MA中的存储器垂直结构36(在 图2A和图3A中)。图6是关于存储器单元阵列区域MA中的绝缘分隔图案 34(在图1B中)在第二水平方向Y上截取的截面结构。
参照图6，绝缘分隔图案34可以贯穿第一上部绝缘层33，可以向下延 伸，并且可以贯穿栅极水平层23G。存储器垂直结构36可以包括核心区域 48、在核心区域48上的垫图案50、覆盖核心区域48的侧表面和底表面并与 垫图案50接触的沟道层46、以及包围沟道层46的外部侧表面的电介质结构 38。
沟道层46可以由半导体材料形成。沟道层46可以由例如多晶硅形成。 例如，垫图案50可以由例如掺杂的多晶硅、具有N型导电性的多晶硅形成。 垫图案50可以与接触插塞72接触。核心区域48可以包括绝缘材料或具有 形成在其中的空隙的绝缘材料。
电介质结构38可以包括第一电介质层40、第二电介质层44、以及设置 在第一电介质层40与第二电介质层44之间的数据存储材料层42。第一电介 质层40可以设置在数据存储材料层42与堆叠结构ST'之间，并且第二电介 质层44可以设置在数据存储材料层42与沟道层46之间。
在一示例实施方式中，数据存储材料层42可以配置成电荷俘获层，例 如硅氮化物。数据存储材料层42可以包括可在半导体器件(例如垂直型 NAND闪存器件)中存储数据的区域。
在一示例实施方式中，下部栅极水平层23Ga的至少最下面的栅极层可 以是用于垂直型NAND闪存器件的利用栅极诱导漏极泄漏(GIDL)现象的 擦除操作的擦除晶体管的栅极层。下部栅极水平层23Ga的设置在用于擦除 操作的擦除晶体管栅极层上的栅极层可以是地选择晶体管的地选择栅极层。
在一示例实施方式中，中间栅极水平层23Gb的一部分可以是存储器单 元中包括的垂直型NAND闪存器件的字线。
在一示例实施方式中，上部栅极水平层23Gc的至少最上面的栅极层可 以是用于垂直型NAND闪存器件的利用栅极诱导漏极泄漏(GIDL)现象的 擦除操作的擦除晶体管的栅极层。
在一示例实施方式中，上部栅极水平层23Gc的设置在擦除晶体管的栅 极层的下部中的一个或多个栅极层可以是垂直型NAND闪存器件的串选择 晶体管的栅极层。
在一示例实施方式中，每个栅极水平层23G可以包括第一层23G1和第 二层23G2。第一层23G1可以插置在第二层23G2与存储器垂直结构36之 间，并且可以覆盖第二层23G2的上表面和下表面。
在一示例实施方式中，第一层23G1和第二层23G2可以由不同的材料 形成。例如，第二层23G2可以由导电材料形成，诸如掺杂的硅、金属氮化 物(例如TiN、WN等)、金属-半导体化合物(例如TiSi、WSi等)或金属 (例如W等)，并且第一层23G1可以由绝缘材料形成。第一层23G1可以 由例如铝氧化物等的高k电介质形成。在另一示例实施方式中，第一层23G1可以由金属氮化物(例如TiN、WN等)形成，并且第二层23G2可以由金 属(例如W等)形成。在又一示例实施方式中，每个栅极水平层23G可以 由单一导电材料形成，诸如掺杂的硅、金属氮化物(例如TiN、WN等)、金 属-半导体化合物(例如TiSi、WSi等)或金属(例如W等)。
在一示例实施方式中，电介质结构38可以包括数据存储材料层42，该 数据存储材料层42包括可存储垂直型NAND闪存器件的数据的区域，但是 其示例实施方式不限于此。例如，电介质结构38可以包括可存储电阻变化 存储器(ReRAM)器件的数据的数据存储材料层或可存储PRAM器件的数 据的数据存储材料层，来代替数据存储材料层42。
返回参照图3B，如上所述，中间绝缘平坦虚设区域IFd2可以不包括第 一绝缘材料层24a和第二绝缘材料层24b。然而，中间绝缘平坦虚设区域IFd2 (在图3B中)可以被修改为形成如图7A中的中间绝缘平坦虚设区域IFd2'。 图7A是示出图3B所示的中间绝缘平坦虚设区域IFd2的修改示例的放大图。
在该修改的示例实施方式中，参照图7A，中间绝缘平坦虚设区域IFd2 (在图3B中)可以用图7A所示的中间绝缘平坦虚设区域IFd2'来代替。中 间绝缘平坦虚设区域IFd2'可以具有减小的厚度，并且可以从中间绝缘平坦 插塞区域IFp2的第一绝缘材料层24a和中间绝缘平坦边缘区域IFe2的第一 绝缘材料层24a延伸。因此，中间绝缘平坦虚设区域IFd2'可以包括例如与第 一绝缘材料层24a连续且一体的第一绝缘材料层24a'，该第一绝缘材料层24a' 相对于第一绝缘材料层24a具有例如沿着垂直方向Z减小的厚度。
例如沿着垂直方向Z，中间绝缘平坦虚设区域IFd2'的第一绝缘材料层 24a'的最小厚度可以小于中间绝缘平坦焊盘区域IFp2的最大厚度和第一绝缘 材料层24a的最大厚度。中间绝缘平坦虚设区域IFd2'可以不包括第二绝缘材 料层24b。
返回参照图2B，如上所述，中间栅极平坦虚设区域GFd2可以不包括导 电材料，并且可以由绝缘材料形成。中间栅极平坦虚设区域GFd2(在图2B 中)可以被修改为如图7B中的中间栅极平坦虚设区域GFd2'。图7B是示出 图2B所示的部分的放大图，示出了中间栅极平坦虚设区域GFd2(在图2B 中)的修改示例。
在该修改的示例实施方式中，参照图7B，中间栅极平坦虚设区域GFd2 (在图2B中)可以用图7B中所示的中间栅极平坦虚设区域GFd2'来代替。
如图7B所示，中间栅极平坦垫区域GFp2可以包括第一导电层，并且 中间栅极平坦边缘区域GFe2可以包括第二导电层。中间栅极平坦虚设区域 GFd2'可以包括第三导电层，该第三导电层具有减小的厚度并且从中间栅极 平坦焊盘区域GFp2的第一导电层和中间栅极平坦边缘区域GFe2的第二导 电层延伸。第一导电层、第三导电层和第二导电层可以连续地延伸而在其间 没有边界表面，例如，可以彼此一体作为单一且均匀的层。栅极平坦垫区域 GFp2的第一导电层和栅极平坦边缘区域GFe2的第二导电层可以具有相同 的最大厚度。例如沿垂直方向Z，第一导电层和第二导电层中的每个的最大 厚度可以大于中间栅极平坦虚设区域GFd2'的第三导电层的最小厚度。
参照图1A，每个第二辅助分隔结构62S2可以具有在第一水平方向X上 彼此连贯地连接的线形状，但是其示例实施方式不限于此。每个第二辅助分 隔结构62S2可以被修改为形成图8所示的第二辅助分隔结构62S2'。图8是 示出图1A所示的第二辅助分隔结构62S2的修改示例的平面图。
参照图8，第二辅助分隔结构62S2(在图1A中)可以用图8所示的第 二辅助分隔结构62S2'来代替。每个第二辅助分隔结构62S2'可以包括在第一 水平方向X上彼此间隔开的多个线图案。
在下面的描述中，将参照图9和图10A-10B描述半导体器件的修改示例。 图9是示出根据一示例实施方式的半导体器件的修改示例的平面图，图10A 是沿着图9中的线Ia-Ia'的截面图，图10B是沿着图9中的线IIa-IIa'的截面 图。将不提供重复的描述，并且将主要描述修改的部分。
参照图9、图10A和图10B，可以提供参照图1A至图5B描述的基本相 同的存储器单元阵列区域MA和基本相同的连接区域EA。可以设置堆叠结 构ST”，其设置在相同的存储器单元阵列区域MA中并延伸到连接区域EA 中。堆叠结构ST”可以包括参照图1A至图5B描述的基本相同的栅极区域 GA和基本相同的绝缘区域IA。可以设置与参照图1A至图5B描述的示例 实施方式中基本相同的多个分隔结构62B、62S1和62S2。多个分隔结构62B、 62S1和62S2中的设置在连接区域EA中的第二辅助分隔结构62S2可以配置 为具有如图1A和图1B中的在第一水平方向X上延伸的线形状、或如图8 中的在第一水平方向X上彼此间隔开的棒形状。
可以设置参照图1A至图5B描述的下部结构3。具有与前述示例实施方 式中的形状基本相同的形状的下部堆叠结构ST1'可以设置在下部结构3上。 例如，下部堆叠结构ST1'可以包括与下部平坦区域FAc(在图1B中)对应 的下部平坦区域FAc'，并且下部平坦区域FAc'可以包括分别与下部栅极平坦 区域GFc(在图1B中)和下部绝缘平坦区域IFc(在图1B中)对应的下部 栅极平坦区域GFc'和下部绝缘平坦区域IFc'。下部堆叠结构ST1'可以包括其 中形成第二下部栅极垫GPc2的第二下部栅极阶梯区域GSc2和其中形成第 二下部绝缘垫IPc2的第二下部绝缘阶梯区域ISc2。
具有与参照图1A至图3B描述的上部堆叠结构ST2'的形状基本相同的 形状的第一上部堆叠结构ST2a可以设置在下部堆叠结构ST1'上。与前述示 例实施方式相同的第一上部绝缘层33可以设置在下部堆叠结构ST1'和第一 上部堆叠结构ST2a上。
第一上部堆叠结构ST2a可以包括在前述示例实施方式中描述的一个或 多个中间平坦区域FAb(在图1B中)、与上部平坦区域FAa(在图1B中) 对应的一个或多个第一中间平坦区域FAba、以及第一上部平坦区域FAaa。 一个或多个第一中间平坦区域FAba可以包括一个或多个中间栅极平坦区域 GFb(在图1B中)和与一个或多个中间绝缘平坦区域IFb(在图1B中)对 应的一个或多个中间栅极平坦区域GFba(在图10A中)。第一上部平坦区域FAaa可以包括分别与上部栅极平坦区域GFa(在图1B中)和上部绝缘平坦 区域IFa(在图1B中)对应的第一上部栅极平坦区域GFaa和第一上部绝缘 平坦区域IFaa。
具有与参照图1A至图3B描述的上部堆叠结构ST2'的形状基本相同的 形状的第二上部堆叠结构ST2b可以设置在第一上部绝缘层33上。可以在第 一上部绝缘层33和第二上部堆叠结构ST2b上设置附加上部绝缘层133。
第二上部堆叠结构ST2b可以包括一个或多个中间平坦区域FAb(在图 1B中)、与上部平坦区域FAa(在图1B中)对应的一个或多个第二中间平 坦区域FAbb、以及第二上部平坦区域FAab。一个或多个第二中间平坦区域 FAbb可以包括在前述示例实施方式中描述的一个或多个中间栅极平坦区域 GFb(在图1B中)、与一个或多个中间绝缘平坦区域IFb(在图1B中)对应 的一个或多个第二中间栅极平坦区域GFbb、以及一个或多个第二中间绝缘 平坦区域IFbb。第二上部平坦区域FAab可以包括分别与上部栅极平坦区域 GFa(在图1B中)和上部绝缘平坦区域IFa(在图1B中)对应的第二上部 栅极平坦区域GFab和第二上部绝缘平坦区域IFab。
在图10A所示的截面结构中，第一上部堆叠结构ST2a和第二上部堆叠 结构ST2b中的每个可以包括其上形成中间栅极垫GPb的中间栅极阶梯区域 GSb、其上形成浮置栅极垫GPf的浮置栅极阶梯区域GSf、以及其上形成上 部栅极垫GPa的上部栅极阶梯区域GSa。
在图10B所示的截面结构中，第一上部堆叠结构ST2a和第二上部堆叠 结构ST2b中的每个可以包括其中形成中间绝缘垫IPb的中间绝缘阶梯区域 ISb和其中形成浮置绝缘垫IPf的浮置绝缘阶梯区域ISf。在图10B所示的截 面结构中，第一上部堆叠结构ST2a还可以包括其中形成上部绝缘垫IPa的 上部绝缘阶梯区域ISa，每个上部绝缘垫IPa具有与包括上部栅极垫GPa的 上部栅极阶梯区域GSa的截面形状基本相同的截面形状，第二上部堆叠结构 ST2b还可以包括其中设置上部栅极垫GPa的上部栅极阶梯区域GSa，如图 3A中那样。
堆叠结构ST”可以包括下部堆叠结构ST'、第一上部堆叠结构ST2a和第 二上部堆叠结构ST2b。
可以设置依次贯穿附加上部绝缘层133、第二上部堆叠结构ST2b、第一 上部堆叠结构ST2a和第一堆叠区域ST1'的存储器垂直结构136。存储器垂 直结构136可以包括与参照图6描述的存储器垂直结构36中包括的元件基 本相同的元件。
在前述示例实施方式中描述的第二上部绝缘层53和第三上部绝缘层65 可以设置在附加上部绝缘层133上。此外，可以设置分别与外围接触插塞71 和栅极连接布线74g1对应的外围接触插塞171和栅极连接布线174g1。
在下面的描述中，将参照图11A至图12C描述形成半导体器件的方法。 图11A和图12A是沿着图1B中的线I-I'的截面图，图11B和图12B是沿着 图1B中的线II-II'的截面图，图11C和图12C是沿着图1D中的线III-III'的 截面图。
在参照图11A至图12C描述的形成半导体器件的方法的描述中，将不 提供参照图1A至图5B描述的半导体器件的结构的描述，并且将描述形成 参照图1A至图5B描述的半导体器件的方法。
参照图1B、图1D和图11A至图11C，可以在下部衬底5上形成集成电 路区域7。下部衬底5可以配置成半导体衬底。例如，下部衬底5可以配置 成单晶硅衬底。集成电路区域7可以包括电路布线8和覆盖电路布线8的下 部绝缘层9。电路布线8可以包括外围接触垫8P。上部衬底12可以设置在 集成电路区域7上。上部衬底12可以配置成多晶硅衬底。可以设置贯透上 部衬底12的间隙填充绝缘层13。
可以在上部衬底12上设置初步堆叠结构ST。初步堆叠结构ST可以设 置在上部衬底12上的存储器单元阵列区域MA和连接区域EA中。初步堆 叠结构ST的形成可以包括在上部衬底12上形成初步下部堆叠结构ST1、以 及在初步下部堆叠结构ST1上形成初步上部堆叠结构ST2。
形成初步下部堆叠结构ST1可以包括：形成交替堆叠的第一层间绝缘层 20a和下部水平层22L，图案化第一层间绝缘层20a和下部水平层22L，形 成下部水平层22L的下部垫区域，以及形成覆盖下部水平层22L的第二层间 绝缘层20b。初步上部堆叠结构ST2可以设置在初步下部堆叠结构ST1上。
形成初步上部堆叠结构ST2可以包括：形成交替堆叠的第三层间绝缘层 20c和水平层22M、22U和23F，图案化第三层间绝缘层20c和水平层22M、 22U和23F，形成以阶梯结构布置在连接区域EA中的垫区域Pa、Pb、P1 和P2，以及在垫区域Pa、Pb、P1和P2上形成垫盖层23R。堆叠结构ST可 以形成为包括平坦区域FAa、FAb和FAc，平坦区域FAa、FAb和FAc中的 每个具有比垫区域Pa、Pb、P1和P2中的每个的长度大的长度并配置为在第 一水平方向X上是平坦的。
在一示例实施方式中，垫盖层23R可以不设置在水平层22M、22U和 23F中的最上面的水平层上。在另一示例实施方式中，垫盖层23R可以设置 在水平层22M、22U和23F中的最上面的水平层上。
可以形成光致抗蚀剂图案30。光致抗蚀剂图案30可以具有用于暴露平 坦区域FAa、FAb和FAc中的每个的一部分的开口。光致抗蚀剂图案30可 以暴露下部水平层22L的垫区域。
参照图1B、图1D和图12A至图12C，可以使用光致抗蚀剂图案30来 蚀刻未被光致抗蚀剂图案30覆盖的垫盖层23R。例如，可以仅选择性地蚀 刻垫盖层23R。在另一示例中，在蚀刻垫盖层23R的同时，可以部分地蚀刻 与垫盖层23R接触的初步水平层22。在又一示例中，在蚀刻垫盖层23R的 同时，可以完全蚀刻与垫盖层23R接触的初步水平层22。在再一示例中， 在蚀刻垫盖层23R的同时，可以蚀刻与垫盖层23R接触的初步水平层22， 并且可以蚀刻层间绝缘层20中的在蚀刻初步水平层22的同时被暴露的一个 层间绝缘层。
可以去除光致抗蚀剂图案30。可以在堆叠结构ST'上形成第一上部绝缘 层33。
可以形成贯穿第一上部绝缘层33和堆叠结构ST'的存储器垂直结构36。 存储器垂直结构36可以形成在存储器单元阵列区域MA中。可以在第一上 部绝缘层33上设置第二上部绝缘层53。
可以形成贯穿第二上部绝缘层53、第一上部绝缘层33和堆叠结构ST' 的分隔沟槽61B和61C。分隔沟槽61B和61C可以设置在与图1A至图5B 所示的分隔结构62B、62S1和62S2的位置对应的位置。
可以用栅极水平层23G来代替初步水平层22的一部分和垫盖层23R的 一部分。因此，初步水平层22中的没有用栅极水平层23G代替的初步水平 层以及垫盖层可以被定义为绝缘水平层23I。因此，可以设置包括绝缘水平 层23I和栅极水平层23G的水平层。
在一示例实施方式中，用栅极水平层23G来代替初步水平层22的一部 分和垫盖层23R的一部分可以包括通过部分地蚀刻经由分隔沟槽61B和61S 暴露的初步水平层22和垫盖层23R而形成空的空间、以及用栅极水平层23G 来填充该空的空间。因此，可以形成参考图1A和图5B描述的包括水平层 23G和23I以及层间绝缘层20的堆叠结构ST'。
在前述示例实施方式中的半导体器件中，堆叠结构ST'可以包括多个层 间绝缘层20以及多个水平层23G和23I，并且多个层间绝缘层20以及多个 水平层23G和23I可以在存储器单元阵列区域MA中交替地堆叠，并可以延 伸到与存储器单元阵列区域MA相邻的连接区域EA中。在连接区域EA中， 堆叠结构ST'可以包括阶梯区域和与阶梯区域相邻的平坦区域。阶梯区域可 以包括在第一水平方向上降低的垫，每个垫可以在第一水平方向上具有第一 长度，并且平坦区域可以包括在第一水平方向上具有大于第一长度的第二长 度的平坦垫区域、在第一水平方向上具有大于第一长度的第三长度的平坦边 缘区域、以及设置在平坦垫区域与平坦边缘区域之间的平坦虚设区域。平坦 虚设区域在第一水平方向上的第四长度可以大于第二长度和第三长度中的 每个。
阶梯区域可以配置成图2A和图2B所示的中间栅极阶梯区域GSb或图 3A和图3B所示的中间绝缘阶梯区域ISb，并且平坦区域可以配置成图2A 和图2B所示的中间栅极平坦区域GFb或图3A和图3B所示的中间绝缘平 坦区域IFb。平坦垫区域可以配置成图2B所示的栅极平坦垫区域GFp2或图 3B所示的绝缘平坦垫区域IFp2。平坦虚设区域可以配置成图2B所示的栅极 平坦虚设区域GFd2或图3B所示的绝缘平坦虚设区域IFd2。通过提供包括 如上所述的平坦区域的堆叠结构ST'，可以提高半导体器件的集成密度。
根据前述示例实施方式，通过在包括外围电路区域的下部结构上提供包 括栅极区域和绝缘区域的堆叠结构，可以提高半导体器件的集成密度。此外， 通过在包括外围电路区域的下部结构上提供包括平坦区域的堆叠结构和跨 越平坦区域并贯穿堆叠结构的接触插塞，可以提高半导体器件的集成密度。
作为总结和回顾，随着在垂直于半导体衬底的表面的方向上堆叠的栅电 极的数量增加，将栅电极电连接到外围电路的难度增加，并且可能发生意外 的缺陷。相比之下，示例实施方式提供了可以提高集成密度的半导体器件。
即，为了实现高集成密度，根据示例实施方式的半导体器件包括堆叠结 构，其中该堆叠结构在外围电路上方的部分配置成绝缘区域，使得外围接触 插塞穿透堆叠结构的绝缘区域。在这种情况下，用于形成字线的模制层保留 在绝缘区域中以防止绝缘区域在形成字线时减小，可以建议图案化模制层的 形成在绝缘区域中的部分的方法。
这里已经公开了示例实施方式，并且尽管采用了特定术语，但是它们将 仅在一般和描述性的意义上使用和解释，而不是出于限制的目的。在一些情 况下，在提交本申请时对于本领域普通技术人员将明显的是，结合特定实施 方式描述的特征、特性和/或元件可以单独使用或与结合其它实施方式描述的 特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员 将理解，在不背离如所附权利要求中阐明的本发明的精神和范围的情况下， 可以进行形式和细节上的各种改变。
2019年12月10日在韩国知识产权局提交且名称为“半导体器件”的韩 国专利申请第10-2019-0163653号通过引用全文合并于此。

Claims (20)

1.一种半导体器件，包括：
下部结构；
在所述下部结构上的堆叠结构，所述堆叠结构在存储器单元阵列区域中并延伸到连接区域中，并且所述堆叠结构包括在所述存储器单元阵列区域中交替地堆叠并延伸到所述连接区域中的层间绝缘层和水平层；
在所述堆叠结构上的上部绝缘层；
在所述连接区域中的栅极接触插塞；以及
在所述存储器单元阵列区域中贯穿所述堆叠结构的存储器垂直结构，
其中，在所述连接区域中，所述堆叠结构的第一截面结构包括第一栅极阶梯区域和与所述第一栅极阶梯区域相邻的第一栅极平坦区域，
其中所述第一栅极阶梯区域包括第一栅极垫，所述第一栅极垫在第一水平方向上以其间的第一高度降低，所述第一水平方向从所述存储器单元阵列区域朝向所述连接区域取向，
其中所述第一栅极平坦区域包括第一栅极平坦垫区域、第一栅极平坦边缘区域以及在所述第一栅极平坦垫区域与所述第一栅极平坦边缘区域之间的第一栅极平坦虚设区域，以及
其中所述栅极接触插塞包括在所述第一栅极垫上与所述第一栅极垫接触的第一栅极接触插塞、在所述第一栅极平坦垫区域上与所述第一栅极平坦垫区域接触的平坦接触插塞、以及在所述第一栅极平坦边缘区域上与所述第一栅极平坦边缘区域接触的边缘平坦接触插塞。
2.根据权利要求1所述的半导体器件，其中：
所述第一栅极垫中的每个在所述第一水平方向上具有第一长度，
所述第一栅极平坦垫区域在所述第一水平方向上具有大于所述第一长度的第二长度，
所述第一栅极平坦边缘区域在所述第一水平方向上具有大于所述第一长度的第三长度，
所述第一栅极平坦虚设区域具有大于所述第二长度和所述第三长度中的每个的第四长度，以及
所述第二长度等于或大于所述第三长度。
3.根据权利要求1所述的半导体器件，其中：
所述第一栅极垫中的每个在所述第一水平方向上具有第一长度，
所述第一栅极平坦垫区域在所述第一水平方向上具有大于所述第一长度的第二长度，
所述第一栅极平坦边缘区域在所述第一水平方向上具有大于所述第一长度的第三长度，
所述第一栅极平坦虚设区域具有大于所述第二长度和所述第三长度中的每个的第四长度，以及
所述第四长度等于或大于所述第二长度和所述第三长度之和。
4.根据权利要求1所述的半导体器件，其中：
所述堆叠结构包括栅极区域和绝缘区域，
所述水平层包括在所述栅极区域中的水平栅极层和在所述绝缘区域中的水平绝缘层，
所述堆叠结构的所述第一截面结构在所述第一水平方向上穿过所述堆叠结构的所述栅极区域，
所述第一栅极阶梯区域和所述第一栅极平坦区域在所述第一水平方向上依次布置，以及
所述第一栅极阶梯区域的所述第一栅极垫中的最下面的第一栅极垫的水平与所述第一栅极平坦垫区域的水平相差所述第一高度。
5.根据权利要求4所述的半导体器件，其中：
所述第一栅极垫中的每个在所述第一水平方向上具有第一长度，
所述第一栅极平坦垫区域在所述第一水平方向上具有大于所述第一长度的第二长度，
所述第一栅极平坦边缘区域在所述第一水平方向上具有大于所述第一长度的第三长度，
所述第一栅极平坦虚设区域具有大于所述第二长度和所述第三长度中的每个的第四长度，
在所述第一水平方向上穿过所述堆叠结构的所述绝缘区域的第二截面结构包括第一绝缘阶梯区域和与所述第一绝缘阶梯区域相邻的第一绝缘平坦区域，
所述第一绝缘阶梯区域包括第一绝缘垫，所述第一绝缘垫在所述第一水平方向上以其间的所述第一高度降低，
所述第一绝缘垫中的每个在所述第一水平方向上具有所述第一长度，以及
所述第一绝缘平坦区域包括具有所述第二长度的第一绝缘平坦垫区域、具有所述第三长度的第一绝缘平坦边缘区域、以及在所述第一绝缘平坦垫区域与所述第一绝缘平坦边缘区域之间具有所述第四长度的第一绝缘平坦虚设区域。
6.根据权利要求5所述的半导体器件，还包括外围接触插塞，
其中所述下部结构包括下部衬底、在所述下部衬底上的集成电路区域、在所述集成电路区域上的上部衬底和贯穿所述上部衬底的间隙填充绝缘层，
其中所述外围接触插塞贯穿所述上部绝缘层、所述堆叠结构和所述间隙填充绝缘层，并电连接到所述集成电路区域的外围接触垫，以及
其中所述外围接触插塞贯穿所述第一绝缘平坦虚设区域。
7.根据权利要求5所述的半导体器件，其中：
所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域在相同的水平处，
所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域中的每个包括第一绝缘材料层和在所述第一绝缘材料层上的第二绝缘材料层，
在所述第一绝缘平坦垫区域中的所述第二绝缘材料层和在所述第一绝缘平坦边缘区域中的所述第二绝缘材料层在所述第一水平方向上彼此间隔开，
所述水平绝缘层中的每个包括所述第一绝缘材料层，以及
所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域中的每个的最大厚度大于在所述存储器单元阵列区域中的所述水平层的每个的厚度。
8.根据权利要求7所述的半导体器件，其中所述第一绝缘平坦虚设区域包括与所述第一绝缘材料层和所述第二绝缘材料层不同的绝缘材料。
9.根据权利要求5所述的半导体器件，其中：
所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域在相同的水平处，
所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域中的每个包括第一绝缘材料层和在所述第一绝缘材料层上的第二绝缘材料层，
在所述第一绝缘平坦垫区域中的所述第一绝缘材料层和在所述第一绝缘平坦边缘区域中的所述第一绝缘材料层延伸到所述第一绝缘平坦虚设区域中，以及
从所述第一绝缘平坦垫区域和所述第一绝缘平坦边缘区域延伸到所述第一绝缘平坦虚设区域中的所述第一绝缘材料层的最小厚度小于在所述第一绝缘平坦垫区域中的所述第一绝缘材料层的最大厚度。
10.根据权利要求4所述的半导体器件，其中：
所述堆叠结构的所述第一截面结构还包括与所述第一栅极阶梯区域相邻的第二栅极平坦区域，
所述第二栅极平坦区域、所述第一栅极阶梯区域和所述第一栅极平坦区域在所述第一水平方向上依次布置，
所述第二栅极平坦区域包括第二栅极平坦虚设区域和与所述第二栅极平坦虚设区域相邻的第二栅极平坦边缘区域，
所述第二栅极平坦边缘区域具有与所述第一栅极平坦边缘区域的截面结构相同的截面结构，
所述第二栅极平坦虚设区域具有与所述第一栅极平坦虚设区域的截面结构相同的截面结构，以及
所述第二栅极平坦虚设区域在所述第一水平方向上的长度大于所述第一栅极平坦虚设区域在所述第一水平方向上的长度。
11.根据权利要求10所述的半导体器件，其中：
所述堆叠结构包括下部堆叠结构、在所述下部堆叠结构上的第一上部堆叠结构和在所述第一上部堆叠结构上的第二上部堆叠结构，以及
所述第一上部堆叠结构和所述第二上部堆叠结构中的每个包括所述第一栅极平坦区域和所述第二栅极平坦区域。
12.根据权利要求1所述的半导体器件，其中：
所述第一栅极平坦垫区域和所述第一栅极平坦边缘区域在相同的水平处，
所述第一栅极平坦垫区域包括第一导电层，
所述第一栅极平坦边缘区域包括第二导电层，
所述第一栅极平坦虚设区域包括绝缘材料，以及
所述第一栅极平坦虚设区域的所述绝缘材料在所述第一水平方向上将所述第一栅极平坦垫区域的所述第一导电层与所述第一栅极平坦边缘区域的所述第二导电层分开，使得所述第一导电层和所述第二导电层在所述第一水平方向上彼此间隔开。
13.根据权利要求1所述的半导体器件，其中所述第一栅极平坦垫区域和所述第一栅极平坦边缘区域中的每个的最大厚度大于在所述存储器单元阵列区域中的所述水平层的每个的厚度。
14.根据权利要求1所述的半导体器件，其中：
所述第一栅极平坦垫区域和所述第一栅极平坦边缘区域在相同的水平处，
所述第一栅极平坦垫区域包括第一导电层，
所述第一栅极平坦边缘区域包括第二导电层，
所述第一栅极平坦虚设区域包括从所述第一导电层和所述第二导电层延伸的第三导电层，以及
所述第一导电层和所述第二导电层中的每个的最大厚度大于所述第三导电层的最小厚度。
15.根据权利要求1所述的半导体器件，其中：
在所述连接区域中，所述堆叠结构的所述第一截面结构还包括上部阶梯区域、第二栅极阶梯区域、下部栅极平坦区域和下部阶梯区域，
所述上部阶梯区域、所述第一栅极阶梯区域、所述第一栅极平坦区域、所述第二栅极阶梯区域、所述下部栅极平坦区域和所述下部阶梯区域在所述第一水平方向上依次布置，
所述上部阶梯区域包括上部垫，
所述下部阶梯区域包括下部垫，
所述第二栅极阶梯区域包括第二栅极垫，
所述上部垫在所述第一水平方向上以其间的第二高度降低，所述第二高度小于所述第一高度，
所述下部垫在所述第一水平方向上以其间的所述第二高度降低，
所述第二栅极垫在所述第一水平方向上以其间的所述第一高度降低，
所述第一栅极垫和所述第二栅极垫在垂直于所述第一水平方向的第二水平方向上以其间的所述第二高度降低，所述第二高度小于所述第一高度，以及
所述下部栅极平坦区域在所述第一水平方向上的长度大于所述第一栅极垫中的每个在所述第一水平方向上的长度。
16.一种半导体器件，包括：
下部结构；
堆叠结构，在存储器单元阵列区域中在所述下部结构上并且从所述存储器单元阵列区域延伸到连接区域中；
栅极接触插塞，在所述堆叠结构上在所述连接区域中；以及
存储器垂直结构，在所述存储器单元阵列区域中贯穿所述堆叠结构，
其中所述堆叠结构包括交替堆叠的层间绝缘层和水平层，
其中，在所述连接区域中，所述堆叠结构包括阶梯区域和与所述阶梯区域相邻的平坦区域，
其中所述阶梯区域包括在第一水平方向上降低的垫，
其中所述平坦区域包括平坦垫区域、平坦边缘区域以及在所述平坦垫区域与所述平坦边缘区域之间的平坦虚设区域，以及
其中所述栅极接触插塞包括在所述垫上的第一栅极接触插塞、在所述平坦垫区域上的平坦接触插塞和在所述平坦边缘区域上的平坦边缘接触插塞。
17.根据权利要求16所述的半导体器件，其中：
所述垫中的每个在所述第一水平方向上具有第一长度，
所述平坦垫区域在所述第一水平方向上具有大于所述第一长度的第二长度。
所述平坦边缘区域在所述第一水平方向上具有大于所述第一长度的第三长度，以及
所述平坦虚设区域在所述第一水平方向上具有大于所述第二长度和所述第三长度中的每个的第四长度，以及
所述平坦垫区域、所述平坦边缘区域和所述垫中的每个具有大于在所述存储器单元阵列区域中的所述水平层的每个的厚度的最大厚度。
18.根据权利要求16所述的半导体器件，还包括在所述连接区域中贯穿所述堆叠结构的外围接触插塞，
其中所述堆叠结构还包括彼此相邻的栅极区域和绝缘区域，
其中所述栅极接触插塞在所述堆叠结构的所述栅极区域上，
其中所述下部结构包括外围接触垫，以及
其中所述外围接触插塞贯穿所述堆叠结构的所述绝缘区域、延伸到所述堆叠结构中、并与所述外围接触垫接触。
19.一种半导体器件，包括：
下部结构；
堆叠结构，在存储器单元阵列区域中在所述下部结构上并且从所述存储器单元阵列区域延伸到连接区域中；
栅极接触插塞，在所述堆叠结构上；以及
存储器垂直结构，在所述存储器单元阵列区域中贯穿所述堆叠结构，
其中所述堆叠结构包括下部堆叠结构和在所述下部堆叠结构上的上部堆叠结构，
其中所述下部堆叠结构包括在垂直方向上堆叠并彼此间隔开的下部水平层，
其中所述垂直方向垂直于所述下部结构的上表面，
其中所述上部堆叠结构包括在所述垂直方向上堆叠并彼此间隔开的上部水平层，
其中所述上部水平层包括第一阶梯区域，所述第一阶梯区域包括第一垫，所述第一垫在所述连接区域中以其间的第一高度降低，
其中所述下部水平层包括第二阶梯区域，所述第二阶梯区域包括第二垫，所述第二垫以小于所述第一高度的第二高度降低，
其中所述上部堆叠结构包括与所述第一阶梯区域相邻的第一平坦区域，
其中所述下部堆叠结构包括与所述第二阶梯区域相邻的第二平坦区域，
其中所述第一垫中的每个具有第一长度，
其中所述第一平坦区域包括在第一水平方向上具有大于所述第一长度的第二长度的平坦垫区域、在所述第一水平方向上具有大于所述第一长度的第三长度的平坦边缘区域、以及在所述平坦垫区域与所述平坦边缘区域之间的平坦虚设区域，
其中所述平坦虚设区域在所述第一水平方向上的第四长度大于所述第二长度和所述第三长度中的每个，
其中所述第二平坦区域在所述第一水平方向上具有大于所述第一长度的长度，以及
其中所述栅极接触插塞包括在第一垫和第二垫上的第一栅极接触插塞、在所述平坦垫区域上彼此间隔开的第二栅极接触插塞和虚设接触插塞、以及在所述平坦边缘区域上的平坦边缘接触插塞。
20.根据权利要求19所述的半导体器件，还包括在所述连接区域中贯穿所述堆叠结构的外围接触插塞，
其中所述堆叠结构包括栅极区域和绝缘区域，
其中所述栅极接触插塞在所述堆叠结构的所述栅极区域上，
其中所述外围接触插塞贯穿所述堆叠结构的所述绝缘区域，
其中所述下部结构包括外围接触垫，
其中所述外围接触插塞的一部分在所述堆叠结构的所述绝缘区域中穿过所述平坦虚设区域、延伸到所述下部结构中、并与所述外围接触垫的一部分接触，
其中所述外围接触插塞的另一部分在所述堆叠结构的所述绝缘区域中穿过所述第二平坦区域、贯穿所述堆叠结构、延伸到所述下部结构中、并与所述外围接触垫的另一部分接触，以及
其中所述第一平坦区域在所述第一水平方向上的长度大于所述第二平坦区域在所述第一水平方向上的所述长度。
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