KR101498170B1 - 반도체 기억 장치 및 그의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기억 장치 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 OTP (One-Time-Programmable) 셀과 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀을 포함하는 반도체 기억 장치로서, 상기 OTP 셀은 메모리 트랜지스터 및 상기 메모리 트랜지스터와 이격되어 형성되고 퓨즈 전극을 포함하는 프로그램 트랜지스터를 포함하고, 상기 EEPROM 셀은 제 1 게이트를 구비하는 메모리 트랜지스터 및 제 2 게이트를 구비하는 선택 트랜지스터를 포함하고, 상기 OTP 셀이 상기 퓨즈 전극과 오버랩되는 제 1 고농도 불순물 영역을 포함하는 반도체 기억 장치에 관한 것이다. 본 발명의 반도체 기억 장치 및 그의 제조 방법을 이용하면, 신뢰도가 높은 반도체 기억 장치를 더욱 간단한 방법으로 제조할 수 있는 효과가 있다.
OTP, EEPROM, 정션 깊이, 정션 영역, 퓨즈 전극
Description
본 발명은 반도체 기억 장치 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 더욱 간단한 방법으로 제조될 수 있으며 신뢰도가 높은 반도체 기억 장치 및 그의 제조 방법에 관한 것이다.
평판 표시 장치를 포함하는 여러 분야에서 불휘발성 메모리로서 EEPROM(Electrically Erasable Programmable Read Only Memory)과 OTP(One-Time-Programmable) 메모리를 포함하는 반도체 기억 장치를 이용하는 경우가 있다. OTP 메모리는 처음 한번만 기입한 후 데이터의 소거나 프로그래밍 없이 사용되는 메모리이다.
본 발명이 이루고자 하는 첫 번째 기술적 과제는 더욱 간단한 방법으로 제조될 수 있으며 신뢰도가 높은 반도체 기억 장치를 제공하는 것이다.
본 발명이 이루고자 하는 두 번째 기술적 과제는 신뢰도가 높은 반도체 기억 장치를 더욱 간단하게 제조할 수 있는 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, OTP (One-Time-Programmable) 셀과 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀을 포함하는 반도체 기억 장치를 제공한다. 상기 OTP 셀은 OTP 게이트 및 퓨즈 전극을 포함할 수 있다. 상기 OTP 게이트와 퓨즈 전극은 반드시 별개로 구성될 필요는 없고 일체로 형성될 수도 있다. 상기 EEPROM 셀은 제 1 게이트를 구비하는 메모리 트랜지스터 및 제 2 게이트를 구비하는 선택 트랜지스터를 포함할 수 있다. 또, 상기 OTP 셀은 상기 퓨즈 전극과 오버랩되는 제 1 고농도 불순물 영역을 포함할 수 있다.
또한, 상기 제 1 고농도 불순물 영역의 농도가 1×1016 이온/cm3 내지 1×1020 이온/cm3 일 수 있다. 선택적으로, 상기 제 1 고농도 불순물 영역 전체가 상기 퓨즈 전극의 하부에 형성될 수 있다.
또한, 상기 EEPROM 셀의 제 1 게이트의 하부에 상기 제 1 고농도 불순물 영역과 동일한 도전형의 제 2 고농도 불순물 영역이 형성될 수 있다. 또한, 상기 제 1 고농도 불순물 영역의 정션 깊이(junction depth)와 상기 제 2 고농도 불순물 영역의 정션 깊이가 실질적으로 동일할 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, OTP 셀과 EEPROM 셀을 포함하는 반도체 기억 장치의 제조 방법을 제공한다. 상기 제조 방법은 상기 OTP 셀이 형성되는 제 1 활성 영역과 상기 EEPROM 셀이 형성되는 제 2 활성 영역을 정의하는 단계; 상기 제 1 활성 영역과 상기 제 2 활성 영역 상에 제 1 절연막을 형성하는 단계; 상기 제 1 활성 영역의 상기 OTP 셀의 제 1 고농도 불순물 영역과 상기 제 2 활성 영역의 상기 EEPROM 셀의 제 2 고농도 불순물 영역이 각각 형성되는 영역을 노출하는 이온 주입 마스크를 형성하는 단계; 상기 제 1 고농도 불순물 영역과 상기 제 2 고농도 불순물 영역을 형성하기 위하여 상기 이온 주입 마스크를 마스크로 하여 이온 주입하는 단계; 상기 EEPROM 셀의 제 1 게이트와 제 2 게이트, 상기 OTP 셀의 게이트와 퓨즈 전극을 각각 형성하는 단계; 상기 OTP 셀에 메모리 트랜지스터를 형성하기 위하여 소스 영역 및 드레인 영역을 형성하는 단계; 및 상기 EEPROM 셀에 메모리 트랜지스터 및 선택 트랜지스터를 형성하기 위하여 소스 영역 및 드레인 영역을 형성하는 단계를 포함할 수 있다.
특히, 상기 제조 방법은 상기 이온 주입 마스크를 제거하는 단계; 상기 제 1 절연막보다 더 얇은 게이트 절연막을 형성하고자 하는 영역을 노출하도록 식각 마스크를 형성하는 단계; 상기 식각 마스크를 통하여 노출된 영역의 상기 제 1 절연막을 제거하는 단계; 및 상기 제 1 절연막을 제거하여 노출된 상기 기판 상에 게이트 절연막을 상기 제 1 절연막보다 얇은 두께로 형성하는 단계를 더 포함할 수 있다. 이 때 상기 게이트 절연막은 상기 기판의 노출된 부분을 열산화함으로써 형성될 수 있다.
선택적으로, 상기 제조 방법은 상기 EEPROM 셀의 선택 트랜지스터의 드레인 영역을 감싸면서 상기 드레인 영역보다 이온 농도가 낮은 포켓 영역을 형성하는 단 계를 더 포함할 수 있다.
본 발명의 반도체 기억 장치 및 그의 제조 방법을 이용하면, 신뢰도가 높은 반도체 기억 장치를 더욱 간단한 방법으로 제조할 수 있는 효과가 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 "위"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.
여러 요소, 구성부, 영역, 층 및/또는 섹션을 기술하기 위해 제1, 제2 등의 용어가 여기에 사용될 수 있지만, 이들 요소, 구성부, 영역, 층 및/또는 섹션은 이들 용어에 한정되어서는 아니됨을 이해할 것이다. 이들 용어들은 하나의 요소, 구성부, 영역, 층 및/또는 섹션은 다른 요소, 구성부, 영역, 층 및/또는 섹션과 구별하기 위해 사용되었을 뿐이다. 따라서, 이하에서 논의되는 제 1 요소, 구성부, 영 역, 층 및/또는 섹션은 애당초 제 2 요소, 구성부, 영역, 층 및/또는 섹션으로 명명하였더라도 본 발명의 가르침으로부터 벗어나지 않는다.
본 발명의 실시예는 OTP (One-Time-Programmable) 셀과 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀을 포함하는 반도체 기억 장치로서, 상기 OTP 셀은 OTP 게이트 및 퓨즈 전극을 포함하고, 상기 EEPROM 셀은 제 1 게이트를 구비하는 메모리 트랜지스터 및 제 2 게이트를 구비하는 선택 트랜지스터를 포함하고, 상기 OTP 셀이 상기 퓨즈 전극과 오버랩되는 제 1 고농도 불순물 영역을 포함하는 반도체 기억 장치를 제공한다.
도 1a와 도 1b는 각각 본 발명의 실시예에 따른 반도체 기억 장치를 나타낸 측단면도들이다. 도 1a 및 도 1b에서 A로 나타내어진 부분은 OTP 셀 영역이고, B로 나타내어진 부분은 EEPROM 셀 영역을 나타낸다. 이하에서는 상기 OTP 셀이 형성되는 영역을 제 1 활성 영역이라고 하고, 상기 EEPROM 셀이 형성되는 영역을 제 2 활성 영역이라고 한다.
먼저 도 1a를 참조하면, 상기 OTP 셀(A)에는 OTP 게이트(140a)를 포함하는 메모리 트랜지스터와, 상기 메모리 트랜지스터와 이격되어 형성되고 퓨즈 전극(140b)을 포함하는 프로그램 트랜지스터가 구비된다. 상기 퓨즈 전극(140b)은 상기 OTP 셀에 정보가 기입되기 전에는 게이트 전극으로서의 역할을 수행하지만, 정보가 기입되는 과정에서 자신의 하부에 위치하는 절연막이 절연 파괴됨으로써 게이트 전극으로서의 기능을 잃을 수 있다. 따라서, 여기서는 상기 퓨즈 전극(140b)이 게이트 전극으로서의 기능을 수행하는 경우가 있을 수 있지만 설명의 편의를 위 해 "퓨즈 전극"이라고 부르기로 한다.
상기 제 1 활성 영역 중에서 상기 퓨즈 전극(140b)의 하부에는 제 1 고농도 불순물 영역(132a)이 구비된다. 상기 제 1 고농도 불순물 영역(132a)의 도전형은 특별히 한정되지 않으며, 여기서는 상기 제 1 고농도 불순물 영역(132a)의 도전형이 n형인 경우에 대하여 설명한다. 그러나, 본 발명이 여기에 한정되는 것은 아니며, 당업자는 상기 제 1 고농도 불순물 영역(132a)의 도전형이 p형인 경우도 본 발명의 범위에 속함을 이해할 것이다.
상기 제 1 고농도 불순물 영역(132a)에는 예를 들면, 인(P), 비소(As), 안티몬(Sb) 등과 같이 통상의 n형 불순물이 주입되어 있을 수 있으며, 농도는, 예를 들면, 1×1016 내지 1×1020 이온/cm3의 농도일 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따른 반도체 기억 장치에서는 OTP 셀에서 상기 퓨즈 전극(140b)과 상기 제 1 고농도 불순물 영역(132a)이 서로 오버랩되기 때문에 상기 OTP 셀의 셀 작동 전류(on-cell current)가 높은 값을 가지면서 동시에 산포가 좁아지고, 이에 따라 우수한 동작 특성을 나타낼 수 있다.
특히, 상기 EEPROM 셀에는 제 1 게이트(140c)를 포함하는 메모리 트랜지스터와 제 2 게이트(140d)를 포함하는 선택 트랜지스터가 포함될 수 있다. 도 1a를 참조하면, 상기 제 1 게이트(140c)의 하부에는 제 2 고농도 불순물 영역(132b)이 형성되어 있을 수 있다. 상기 제 2 고농도 불순물 영역(132b)은 상기 메모리 트랜지스터와 상기 선택 트랜지스터가 공유하는 소스 영역 또는 드레인 영역으로서의 역 할을 할 수 있다. 또, 상기 제 1 게이트(140c)와 상기 제 2 고농도 불순물 영역(132b) 사이에는 상기 제 2 게이트(140d)와 상기 반도체 기판(101) 사이에 형성된 게이트 절연막인 제 1 절연막(110)보다 더 얇은 두께의 게이트 절연막(112b)이 형성되어 있을 수 있다. 상기 게이트 절연막(112b)의 두께는, 예를 들면, 6 nm 내지 8 nm 일 수 있다.
또한, 상기 제 1 고농도 불순물 영역(132a)과 상기 제 2 고농도 불순물 영역(132b)은 실질적으로 동일한 정션 깊이(junction depth, h)를 가질 수 있다. 상기 제 1 고농도 불순물 영역(132a)과 상기 제 2 고농도 불순물 영역(132b)이 실질적으로 동일한 정션 깊이를 갖는 이유는, 예를 들면, 동시에 수행되는 이온주입 공정을 통해 일거에 형성되기 때문일 수 있지만, 본 발명의 반도체 기억 장치가 이러한 제조 방법으로 한정되는 것은 아니다. 또한, 상기 제 1 고농도 불순물 영역(132a)과 상기 제 2 고농도 불순물 영역(132b)은 동일한 도전형을 가질 수 있다.
상기 퓨즈 전극(140b)과 상기 제 1 고농도 불순물 영역(132a)이 오버랩되는 정도는 특별히 한정되지 않는다. 다시 말해, 상기 퓨즈 전극(140b)은 상기 제 1 고농도 불순물 영역(132a)의 일부분과 오버랩되도록 형성될 수도 있고, 상기 제 1 고농도 불순물 영역(132a)의 전체와 오버랩되도록 형성될 수 있다. 또 상기 퓨즈 전극(140b)과 상기 제 1 고농도 불순물 영역(132a) 사이에 형성되는 절연막은 상기 OTP 셀의 메모리 트랜지스터의 OTP 게이트(140a)의 하부에 위치하는 게이트 절연막보다 더 얇을 수 있는데, 예를 들면, 1.5 nm 내지 4 nm의 두께를 가질 수 있다.
또한, 상기 OTP 게이트(140a)와 상기 퓨즈 전극(140b)사이에 형성되는 소스/ 드레인 영역(154)은 상기 제 1 고농도 불순물 영역(132a)과 인접하거나 상호 중첩될 수 있다.
도 1a에 나타낸 반도체 기억 장치는 1.5T 타입의 OTP 셀에 대하여 나타내었으며, 도 1b는 1T 타입의 OTP 셀을 포함하는 본 발명의 다른 실시예에 따른 반도체 기억 장치를 나타낸 측단면도로서 1T 타입의 OTP 셀을 포함하는 반도체 기억 장치를 나타낸다.
도 1b를 참조하면, 도 1a에서의 OTP 게이트와 퓨즈 전극이 일체로 형성된 OTP 게이트(140e)를 볼 수 있으며, 상기 OTP 게이트(140e)는 하부 표면을 기준으로 단차가 형성되어 있다. 즉, 상기 OTP 게이트(140e)의 하부에는 상대적으로 두꺼운 게이트 절연막(116)이 형성되어 있는 부분과 상대적으로 얇은 절연막(112c)이 형성되어 있는 부분이 존재할 수 있다. 그리고, 이들의 두께 차이에 따라 상기 OTP 게이트(140e)는 하부 표면을 기준으로 단차를 갖는다.
상기 절연막(112c)은 상기 OTP 셀에 정보가 기입되는 과정에서 절연파괴될 수 있다.
이와 갈이 구성함으로써 도 1b에 따른 반도체 기억 장치에 있어서도 OTP 셀에서 OTP 게이트(140e)의 퓨즈 전극에 대응되는 부분과 상기 제 1 고농도 불순물 영역(132a)이 서로 오버랩되기 때문에 상기 OTP 셀의 셀 작동 전류(on-cell current)가 높은 값을 가지면서 동시에 산포가 좁아지고, 이에 따라 우수한 동작 특성을 나타내는 것이 가능하다.
이하에서는 본 발명의 실시예에 따른 반도체 기억 장치의 제조 방법을 설명 한다. 도 2a 내지 도 2l은 본 발명의 실시예에 따른 반도체 기억 장치의 제조 방법을 제조 단계에 따라 나타낸 측단면도이다.
도 2a를 참조하면, 반도체 기판(101) 상에 제 1 활성 영역(A)과 제 2 활성 영역(B)을 정의한다. 필요에 따라서는 소자 분리를 위한 소자 분리막(105)이 형성될 수 있다. 또, 상기 제 1 활성 영역(A)과 제 2 활성 영역(B)의 상부 표면에는 패드 옥사이드와 같은 제 1 절연막(110)이 형성될 수 있다.
그런 후, OTP 셀이 형성될 제 1 활성 영역(A)의 제 1 고농도 불순물 영역(132a)과, EEPROM 셀이 형성될 제 2 활성 영역(B)의 제 2 고농도 불순물 영역(132b)을 형성하고자 하는 위치를 노출하도록 이온 주입 마스크(122)를 형성한다.
이어서, 도 2b를 참조하면, 상기 이온 주입 마스크(122)를 통하여 노출된 부분으로 소정의 도전형을 갖는 불순물 이온을 주입한다. 이 때, 주입되는 상기 불순물 이온의 농도는 1×1016 이온/cm3 내지 1×1020 이온/cm3 인 것이 바람직하다. 또한, 이 때 주입될 수 있는 이온으로서는 소정 도전형의 불순물 이온이면 되고 특별히 한정되지 않는다. 예를 들면, n형 도전형의 불순물 이온으로서 인(P), 비소(As), 안티몬(Sb) 등의 불순물 이온이 이용될 수 있지만 여기에 한정되는 것은 아니다. 또, 예를 들면, p형 도전형의 불순물 이온으로서 인듐(In), 갈륨(Ga), 붕소(B), 알루미늄(Al) 등의 불순물 이온이 이용될 수 있지만 여기에 한정되는 것은 아니다.
주입된 이온은 확산으로 인하여 상기 이온 주입 마스크의 개구부보다 다소 넓게 분포할 수 있기 때문에 이온 주입 마스크의 설계와 이온 주입의 공정 조건은 이를 고려하여 결정될 수 있다.
상기 이온 주입을 통해 제 1 고농도 불순물 영역(132a)과 제 2 고농도 불순물 영역(132b)이 형성될 수 있다.
도 2c를 참조하면, 상기 이온 주입 마스크(122)를 제거하고 식각 마스크(124)를 형성한다. 상기 이온 주입 마스크(122)는 그의 재료에 따라 적절한 방법으로 제거될 수 있고, 예를 들면, 애슁(ashing)과 같은 방법으로 제거될 수 있지만 여기에 한정되는 것은 아니다.
상기 식각 마스크(124)는 상기 EEPROM 셀의 제 1 게이트의 게이트 절연막을 형성하고자 하는 영역이 노출되도록 형성될 수 있다. 그런 후 상기 EEPROM 셀의 제 1 게이트의 게이트 절연막을 형성하고자 하는 영역의 제 1 절연막(110)이, 예를 들면, 습식 식각과 같은 방법을 이용하여 제거될 수 있다. 습식 식각을 이용하면 제 1 절연막(110)의 제거되는 범위가 상기 식각 마스크(124)의 개구부보다 다소 넓어질 수 있는데 식각 마스크의 설계는 이를 고려하여 이루어질 수 있다.
도 2d를 참조하면, 상기 EEPROM 셀의 제 1 게이트의 게이트 절연막(112b)을 형성하는 한편 식각 마스크(124)를 제거한다. 상기 게이트 절연막(112b)을 형성하는 방법은 특별히 한정되지 않으며, 예를 들면, 열산화의 방법에 의하여 형성될 수 있다. 상기 게이트 절연막(112b)의 두께는, 예를 들면, 6 nm 내지 8 nm 일 수 있다.
도 2e를 참조하면, 상기 EEPROM 셀의 게이트를 형성하기 위해 제 1 게이트 물질막층(142a)과 층간 절연 물질막층(114a)을 형성한다. 상기 제 1 게이트 물질막층(142a)은 도전성을 지닌 물질막층이면 되고 특별히 한정되지 않으며, 예를 들면, 폴리실리콘, 탄탈륨 나이트라이드나 텅스텐 나이트라이드와 같은 금속 나이트라이드류, 티타윰 옥시 나이트라이드나 텅스텐 옥시 나이트라이드와 같은 금속 옥시 나이트라이드류가 이용될 수 있다. 상기 제 1 게이트 물질막층(142a)을 형성하는 방법은 예를 들면 화학기상증착 또는 스퍼터링과 같은 물리기상 증착 방법들이 이용될 수 있지만 여기에 한정되지 않고 다양한 방법에 의하여 형성될 수 있다.
또, 상기 층간 절연 물질막층(114a)은 절연 특성을 갖는 물질막층이면 되고 특별히 한정되지 않는다. 특히, 상기 층간 절연 물질막층(114a)은 하나 종류로 된 단일 물질막층일 필요는 없고 산화물-질화물-산화물이 순차 적층된 소위 ONO 물질막층일 수도 있다. 상기 층간 절연 물질막층(114a)을 형성하는 방법은 예를 들면 화학기상증착 또는 스퍼터링과 같은 물리기상 증착 방법들이 이용될 수 있지만 여기에 한정되지 않고 다양한 방법에 의하여 형성될 수 있다.
도 2f를 참조하면, 상기 제 1 게이트 물질막층(142a)과 층간 절연 물질막층(114a)이 EEPROM 셀 영역, 즉 제 2 활성 영역(B)에만 형성될 수 있도록 제 1 활성영역(A)으로부터 상기 제 1 게이트 물질막층(142a)과 층간 절연 물질막층(114a)을 제거할 수 있다. 이들을 제거하는 방법은 특별히 한정되지 않고, 상기 제 2 활성 영역(B)을 마스크(미도시)로 가린 상태에서 에치백하는 방법 등을 이용할 수 있다.
도 2g를 참조하면, 상기 제 1 활성 영역(A)으로부터 제 1 절연막(110)을 제거한다. 상기 제 1 절연막(110)을 제거하는 방법은, 에치백과 같은 방법을 이용할 수 있지만 여기에 한정되는 것은 아니다. 이 과정에서 소자 분리막(105)도 일부 제거될 수 있다.
도 2h를 참조하면, 상기 제 1 활성 영역(A)의 전면에 제 2 절연막(116)을 형성할 수 있다. 상기 제 2 절연막(116)은 상기 제 1 절연막(110)보다 치밀한 구조를 갖도록 CVD와 같은 방법을 통해 형성될 수 있다. 또한, 상기 제 2 절연막(116)은 적어도 상기 제 1 고농도 불순물 영역(132a)의 상부 일부분을 노출하도록 형성될 수 있다.
선택적으로는, OTP 셀은 상기 제 2 절연막(116)을 별도로 형성함이 없이 상기 제 1 절연막(110)을 이용할 수도 있지만, 상기 제 1 절연막(110)이 상기 OTP 셀의 메모리 트랜지스터의 게이트 절연막으로서 작용하기에 불충분한 특성을 갖는 경우에는 상기 제 1 절연막(110)을 제거한 후 상기 제 2 절연막(116)을 적절히 형성하는 것이 필요하다.
그런 후, 도 2i를 참조하면, 상기 노출된 부분 상에 OTP 셀의 프로그램 트랜지스터의 게이트 절연막(112a)을 얇게 형성한다. 앞서 설명한 바와 같이 상기 프로그램 트랜지스터는 정보가 기입되는 과정에서 상기 게이트 절연막(112a)이 절연 파괴됨으로써 트랜지스터로서의 작용을 더 이상 수행하지 못하게 될 수 있지만 여기서는 설명의 편의상 "프로그램 트랜지스터"라고 부르기로 한다. 상기 게이트 절연막(112a)의 두께는 상기 제 1 절연막(110) 또는 제 2 절연막(116)의 두께보다 얇 게 형성될 수 있으며, 예를 들면, 1.5 nm 내지 4 nm일 수 있다.
상기 게이트 절연막(112a)은, 예를 들면, 실리콘산화막일 수 있고 열산화와 같은 방법에 의하여 형성될 수 있다.
도 2g를 참조하면, 상기 제 1 활성 영역(A)과 상기 제 2 활성 영역(B)의 전면 상에 제 2 게이트 물질막층(144)을 형성할 수 있다. 상기 제 2 게이트 물질막층(144)은 상기 제 1 게이트 물질막층(142)의 설명에 나타낸 것과 같은 재료로 형성될 수 있으며, 제조 방법 또한 상기 제 1 게이트 물질막층(142)의 설명에서 예시한 방법을 이용할 수 있다.
이어서, 도 2k를 참조하면, 상기 제 1 활성 영역(A) 상의 제 2 물질막층(144)과 상기 제 2 활성 영역(B) 상의 제 1 물질막층(142), 층간 절연 물질막층(114) 및 제 2 물질막층(144)을 식각하여 상기 OTP 셀의 OTP 게이트(140a) 및 퓨즈 전극(140b)과 상기 EEPROM 셀의 제 1 게이트(140c) 및 제 2 게이트(140d)를 형성할 수 있다.
상기 물질막들을 식각하기 위하여, 예를 들면, 포토레지스트막을 이용하여 식각 마스크를 형성할 수도 있고, 실리콘 나이트라이드와 같은 물질로 하드 마스크를 형성할 수도 있다. 또한, 실제로 식각하기 위하여 이방성 식각을 수행할 수 있다.
그런 후, 상기 OTP 셀의 OTP 게이트(140a) 및 퓨즈 전극(140b)과 상기 EEPROM 셀의 제 1 게이트(140c) 및 제 2 게이트(140d)를 이온 주입 마스크로 이용하여 소정 도전형의 이온을 주입할 수 있다.
도 2l을 참조하면, 상기 OTP 셀의 OTP 게이트(140a) 및 퓨즈 전극(140b)과 상기 EEPROM 셀의 제 1 게이트(140c) 및 제 2 게이트(140d)의 측면에 스페이서(162)를 형성할 수 있다. 또한, 상기 스페이서(162)를 형성한 후 추가로 이온을 주입할 수 있다. 다시 말해, 상기 스페이서(162)를 형성하기 전에 저농도로 도핑한 후 상기 스페이서(162)를 형성한 후 고농도로 도핑함으로써 이온 주입 영역(152, 154)을 형성할 수 있다.
선택적으로는, 도 2k에서와 같이 식각을 통해 OTP 셀의 OTP 게이트(140a) 및 퓨즈 전극(140b)과 상기 EEPROM 셀의 제 1 게이트(140c) 및 제 2 게이트(140d)를 형성한 후, 도 3a에 나타낸 바와 같이, EEPROM 셀의 선택 트랜지스터의 드레인 영역만을 노출시키는 마스크(126)를 형성한 후 저농도의 불순물을 고에너지로 주입하여 포켓(170)을 형성할 수 있다.
이어서, 도 3b에 나타낸 바와 같이 상기 마스크(126)를 제거하고, 상기 OTP 셀 및 상기 EEPROM 셀의 소스 영역들 및 드레인 영역들을 형성하기 위하여 상기 OTP 셀의 OTP 게이트(140a) 및 퓨즈 전극(140b)과 상기 EEPROM 셀의 제 1 게이트(140c) 및 제 2 게이트(140d)를 이온 주입 마스크로 이용하여 소정 도전형의 이온을 주입할 수 있다.
도 1b에 나타낸 반도체 기억 장치의 제조 방법도 도 2a 내지 도 2l에 상세히 나타낸 제조 방법을 이용하여 용이하게 제조할 수 있으며, 이는 당업자에게 자명
이와 같은 제조 방법을 이용하면, OTP 셀과 EEPROM 셀을 동시에 포함하는 반 도체 기억 장치에 있어서, 퓨즈 전극 하부에 고농도 불순물 영역이 형성되고, 특히, 상기 고농도 불순물 영역이 상기 EEPROM 셀의 고농도 불순물 영역과 실질적으로 동일한 정션 깊이를 갖는 반도체 기억 장치를 제조할 수 있다. 상기 반도체 기억 장치는 제조가 간단하고 OTP 셀의 셀 작동 전류가 높은 값을 가지면서 동시에 전류값의 산포가 좁기 때문에, 우수한 동작 특성을 나타내는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상에서 설명한 바와 같이, 본 발명은 반도체 산업에 있어서, 반도체 기억 장치 분야에 유용하다.
도 1a 및 도 1b는 각각 본 발명의 실시예들에 따른 반도체 기억 장치의 측단면도를 나타낸다.
도 2a 내지 도 2l은 각각 본 발명의 실시예에 따른 반도체 기억 장치의 제조 방법을 단계별로 나타낸 측단면도들이다.
도 3a 및 도 3b는 각각 본 발명의 다른 실시예에 따른 반도체 기억 장치의 일부 공정을 단계별로 나타낸 측단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101: 반도체 기판 105: 소자 분리막
110: 제 1 절연막 112a, 112b, 116: 게이트 절연막
112c: 절연막 114, 114a: 층간 절연 물질막층
122, 126: 이온 주입 마스크 124: 식각 마스크
132a, 132b: 제 1 고농도 불순물 영역, 제 2 고농도 불순물 영역
140a: OTP 게이트 140b: 퓨즈 전극
140c, 140d: 제 1 게이트, 제 2 게이트
142, 142a: 제 1 게이트 물질막층 144: 제 2 게이트 물질막층
152 154: 이온 주입 영역 162: 스페이서
170: 이온 주입 포켓
Claims (10)
- OTP (One-Time-Programmable) 셀과 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀을 포함하는 반도체 기억 장치로서,상기 OTP 셀은 OTP 게이트 및 퓨즈 전극을 포함하고,상기 EEPROM 셀은 제 1 게이트를 구비하는 메모리 트랜지스터 및 제 2 게이트를 구비하는 선택 트랜지스터를 포함하고,상기 OTP 셀이 상기 퓨즈 전극과 오버랩되는 제 1 고농도 불순물 영역을 포함하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 제 1 고농도 불순물 영역의 농도가 1×1016 이온/cm3 내지 1×1020 이온/cm3 인 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 제 1 고농도 불순물 영역 전체가 상기 퓨즈 전극의 하부에 형성된 것을 특징으로 하는 반도체 기억 장치.
- 제 1 항에 있어서,상기 EEPROM 셀의 제 1 게이트의 하부에 상기 제 1 고농도 불순물 영역과 동일한 도전형의 제 2 고농도 불순물 영역이 형성된 것을 특징으로 하는 반도체 기억 장치.
- 제 4 항에 있어서,상기 제 1 고농도 불순물 영역의 정션 깊이(junction depth)와 상기 제 2 고농도 불순물 영역의 정션 깊이가 실질적으로 동일한 것을 특징으로 하는 반도체 기억 장치.
- OTP (One-Time-Programmable) 셀과 EEPROM (Electrically Erasable Programmable Read Only Memory) 셀을 포함하는 반도체 기억 장치의 제조 방법으로서,상기 OTP 셀이 형성되는 제 1 활성 영역과 상기 EEPROM 셀이 형성되는 제 2 활성 영역을 기판에 정의하는 단계;상기 제 1 활성 영역과 상기 제 2 활성 영역 상에 제 1 절연막을 형성하는 단계;상기 제 1 활성 영역의 상기 OTP 셀의 제 1 고농도 불순물 영역과 상기 제 2 활성 영역의 상기 EEPROM 셀의 제 2 고농도 불순물 영역이 각각 형성되는 영역을 노출하는 이온 주입 마스크를 형성하는 단계;상기 제 1 고농도 불순물 영역과 상기 제 2 고농도 불순물 영역을 형성하기 위하여 상기 이온 주입 마스크를 마스크로 하여 이온 주입하는 단계;상기 EEPROM 셀의 제 1 게이트와 제 2 게이트, 상기 OTP 셀의 게이트와 퓨즈 전극을 각각 형성하는 단계;상기 OTP 셀에 메모리 트랜지스터를 형성하기 위하여 소스 영역 및 드레인 영역을 형성하는 단계; 및상기 EEPROM 셀에 메모리 트랜지스터 및 선택 트랜지스터를 형성하기 위하여 소스 영역 및 드레인 영역을 형성하는 단계;를 포함하는 반도체 기억 장치의 제조 방법.
- 제 6 항에 있어서,상기 이온 주입 마스크를 제거하는 단계;상기 제 1 절연막보다 더 얇은 게이트 절연막을 형성하고자 하는 영역을 노출하도록 식각 마스크를 형성하는 단계;상기 식각 마스크를 통하여 노출된 영역의 상기 제 1 절연막을 제거하는 단계; 및상기 제 1 절연막을 제거하여 노출된 상기 기판 상에 게이트 절연막을 상기 제 1 절연막보다 얇은 두께로 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 7 항에 있어서,상기 게이트 절연막은 상기 기판의 노출된 부분을 열산화함으로써 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제 6 항에 있어서,상기 EEPROM 셀의 선택 트랜지스터의 드레인 영역을 감싸면서 상기 드레인 영역보다 이온 농도가 낮은 포켓 영역을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- EEPROM(Electrically Erasable Programmable Read Only Memory) 셀과 OTP(One-Time-Programmable) 셀을 포함하는 반도체 기억 장치의 제조 방법으로서,상기 OTP 셀이 형성되는 제 1 활성 영역과 상기 EEPROM 셀이 형성되는 제 2 활성 영역을 정의하는 단계;상기 제 1 활성 영역과 상기 제 2 활성 영역 상에 제 1 절연막을 형성하는 단계;상기 제 1 활성 영역의 상기 OTP 셀의 제 1 고농도 불순물 영역과 상기 제 2 활성 영역의 상기 EEPROM 셀의 제 2 고농도 불순물 영역이 각각 형성되는 영역을 노출하는 이온 주입 마스크를 형성하는 단계;상기 제 1 고농도 불순물 영역과 상기 제 2 고농도 불순물 영역을 동시에 형성하기 위하여 상기 이온 주입 마스크를 마스크로 하여 이온 주입하는 단계;상기 이온 주입 마스크를 제거하는 단계;상기 EEPROM 셀의 게이트 절연막을 형성하고자 하는 영역이 노출되도록 식각 마스크를 형성하는 단계;상기 식각 마스크를 식각 마스크로 하여 노출된 상기 제 1 절연막을 제거하는 단계;상기 제 1 절연막이 제거된 영역의 기판 상에 EEPROM 셀의 게이트 절연막을 형성하는 단계;상기 식각 마스크를 제거하는 단계;상기 제 2 활성 영역 상에 제 1 게이트 물질막층과 게이트 층간 절연 물질막층을 형성하는 단계;상기 OTP 셀의 게이트 절연막을 형성하고자 하는 영역이 노출되도록 식각 마스크를 형성하는 단계;상기 식각 마스크를 식각 마스크로 하여 노출된 상기 제 1 절연막을 제거하는 단계;상기 제 1 절연막이 제거된 영역의 기판 상에 OTP 셀의 게이트 절연막을 형성하는 단계;상기 제 1 활성 영역 및 상기 제 2 활성 영역 상에 제 2 게이트 물질막층을 형성하는 단계;상기 제 1 활성 영역 상의 제 2 물질막층과 상기 제 2 활성 영역 상의 제 1 물질막층, 층간 절연 물질막층 및 제 2 물질막층을 식각하여 상기 OTP 셀의 게이트 및 퓨즈 전극과 상기 EEPROM 셀의 제 1 게이트 및 제 2 게이트를 형성하는 단계;상기 OTP셀의 게이트, 퓨즈 전극, 제 1 게이트 및 제 2 게이트를 이온 주입 마스크로 하여 상기 OTP 셀 및 상기 EEPROM 셀의 소스 영역들 및 드레인 영역들을 형성하는 단계;를 포함하는 반도체 기억 장치의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |