CN115223988A - 集成电路器件 - Google Patents

集成电路器件 Download PDF

Info

Publication number
CN115223988A
CN115223988A CN202210109946.6A CN202210109946A CN115223988A CN 115223988 A CN115223988 A CN 115223988A CN 202210109946 A CN202210109946 A CN 202210109946A CN 115223988 A CN115223988 A CN 115223988A
Authority
CN
China
Prior art keywords
layer
integrated circuit
buried contact
circuit device
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210109946.6A
Other languages
English (en)
Inventor
金熙中
李明东
金仁雨
韩成熙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115223988A publication Critical patent/CN115223988A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种集成电路器件包括：衬底，包括有源区；直接接触部，与选自有源区的第一有源区电连接；掩埋接触插塞，与选自有源区的第二有源区电连接并包括导电半导体层，第二有源区在第一水平方向上与第一有源区相邻；位线，在衬底上沿垂直于第一水平方向的第二水平方向延伸，并电连接到直接接触部；导电着接焊盘，沿竖直方向朝向掩埋接触插塞延伸，具有在第一水平方向上面对位线的侧壁，并包括金属；以及外绝缘间隔物，在位线与导电着接焊盘之间，与导电着接焊盘的侧壁接触，并与掩埋接触插塞间隔开。

Description

集成电路器件
相关申请的交叉引用
本申请基于并要求于2021年4月19日向韩国知识产权局提交的韩国专利申请No.10-2021-0050744的优先权，该申请的公开通过全文引用合并于此。
技术领域
本发明构思涉及一种集成电路器件，更具体地，涉及一种包括导线以及与其相邻的接触插塞的集成电路器件。
背景技术
近来，随着集成电路器件的快速小型化，导线之间的距离减小，并且因此，导线与位于导线之间的相对狭窄空间中的接触结构之间的距离也逐渐减小。因此，开发一种实现用于抑制位于导线之间的相对狭窄空间中的接触结构的电阻增加并维持电可靠性的结构的技术是有益的。
发明内容
本发明构思提供一种集成电路器件，用于即使由于半导体器件的尺寸缩减而导致器件区域的面积减小，也抑制与导线相邻的接触结构的电阻增加并维持电可靠性。
根据本发明构思的一方面，提供了一种集成电路器件，包括：衬底，包括多个有源区；直接接触部，与选自多个有源区的第一有源区电连接；掩埋接触插塞，与选自多个有源区的第二有源区电连接，第二有源区在第一水平方向上与第一有源区相邻，掩埋接触插塞包括导电半导体层；位线，在衬底上沿垂直于第一水平方向的第二水平方向延伸，并电连接到直接接触部；导电着接焊盘，沿竖直方向朝向掩埋接触插塞延伸，具有在第一水平方向上面对位线的侧壁，并包括金属；以及外绝缘间隔物，在位线与导电着接焊盘之间，外绝缘间隔物与导电着接焊盘的侧壁接触，并且外绝缘间隔物与掩埋接触插塞间隔开。
根据本发明构思的另一方面，提供了一种集成电路器件，包括：衬底，包括多个有源区；位线，在衬底上沿水平方向延伸，并且与选自多个有源区的第一有源区连接；掩埋接触插塞，连接到多个有源区中与第一有源区相邻的第二有源区，并包括掩埋在衬底中的导电半导体层；导电着接焊盘，沿竖直方向朝向掩埋接触插塞延伸，具有面对位线的侧壁，并包括金属；以及间隔物结构，介于位线和导电着接焊盘之间，其中，间隔物结构包括与导电着接焊盘的侧壁接触并与掩埋接触插塞间隔开的外绝缘间隔物。
根据本发明构思的另一方面，提供了一种集成电路器件，包括：衬底，包括彼此间隔开的多个有源区；第一位线和第二位线，在衬底上在第一水平方向上彼此间隔开，并且沿垂直于第一水平方向的第二水平方向延伸；多个掩埋接触插塞，在第一位线与第二位线之间沿第二水平方向布置成行，并且包括掩埋在衬底中的多个导电半导体层；多个绝缘围栏，在第一位线和第二位线之间逐个布置在多个掩埋接触插塞之间；直接接触部，将选自多个有源区的第一有源区与第一位线电连接；多个导电着接焊盘，沿竖直方向分别朝向多个掩埋接触插塞延伸，具有在第一水平方向上面对第一位线的第一侧壁和面对第二位线的第二侧壁，并包括金属；以及介于第一位线与多个导电着接焊盘之间的第一间隔物结构和位于第二位线与多个导电着接焊盘之间的第二间隔物结构，其中，第一间隔物结构和第二间隔物结构包括与多个导电着接焊盘接触并与多个掩埋接触插塞间隔开的相应外绝缘间隔物。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是示出了根据本发明构思的实施例的集成电路器件的存储单元阵列区域的主要组件的示意性平面布局；
图2是示出了根据本发明构思的实施例的集成电路器件的截面图；
图3是示出了根据本发明构思的其他实施例的集成电路器件的截面图；
图4是示出了根据本发明构思的其他实施例的集成电路器件的截面图；
图5是示出了根据本发明构思的其他实施例的集成电路器件的截面图；
图6A至图6P是示出了根据本发明构思的实施例的制造集成电路器件的方法的工艺序列的截面图；
图7A和图7B是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的工艺序列的截面图；
图8A和图8B是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的工艺序列的截面图；以及
图9是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的截面图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的实施例。对于附图中相同的组件使用相同的附图标记，并可以省略其重复描述。
图1是示出了根据本发明构思的实施例的集成电路器件10的存储单元阵列区域的主要组件的示意性平面布局。
参考图1，集成电路器件10可以包括多个有源区ACT。有源区ACT可以在相对于第一水平方向(X方向)和第二水平方向(Y方向)的对角/倾斜方向上。例如，有源区ACT可以沿与第一水平方向和第二水平方向交叉的方向延伸，并且该方向不平行或垂直于第一方向和第二方向。
多条字线WL可以沿第一水平方向(X方向)彼此平行地延伸穿过有源区ACT/与有源区ACT交叉。多条位线BL可以在字线WL上/上方沿与第一水平方向(X方向)相交的第二水平方向(Y方向)彼此平行地延伸。位线BL可以通过直接接触部DC电连接到有源区ACT。
多个掩埋接触部BC可以形成在位线BL中的每两条相邻位线BL之间。在示例实施例中，掩埋接触部BC可以沿第一水平方向(X方向)和第二水平方向(Y方向)布置成行。多个导电着接焊盘LP可以分别形成在掩埋接触部BC上。掩埋接触部BC和导电着接焊盘LP可以将形成在位线BL上/上方的电容器的下电极(未示出)电连接到有源区ACT。例如，掩埋接触部BC中的每一个可以接触有源区ACT。导电着接焊盘LP中的每一个的至少一部分可以与掩埋接触部BC竖直重叠。例如，掩埋接触部BC可以掩埋在基底衬底中以及导电着接焊盘LP下方。
将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件上，或者可以存在介于中间的元件。相比之下，当提及元件“直接连接”或“直接耦接”到另一元件或“接触”另一元件或与另一元件“接触”时，在接触点处不存在介于中间的元件。
接下来，将参考图2至图5描述根据本发明构思的实施例的集成电路器件的示例配置。图2至图5所示的集成电路器件可以均具有图1所示的集成电路器件10的布局。
图2示出了根据本发明构思的实施例的集成电路器件100的截面图。在图2中，(a)是与沿图1中的线A-A′截取的截面相对应的部分的一些组件的截面图，(b)是与沿图1的线B-B′截取的截面相对应的部分的一些组件的截面图，以及(c)是与(a)中的虚线区域AX相对应的部分的放大图。
参考图2，集成电路器件100包括具有由器件隔离层112限定的有源区ACT的衬底110。器件隔离层112形成在用于器件隔离的沟槽T1(或器件隔离沟槽T1)中，沟槽T1形成在衬底110中。
衬底110可以包括硅，例如单晶硅、多晶硅或非晶硅。在其他示例实施例中，衬底110可以包括选自Ge、SiGe、SiC、GaAs、InAs和InP的至少一种。在示例实施例中，衬底110可以包括导电区，例如掺杂有杂质的阱或掺杂有杂质的结构。器件隔离层112可以包括氧化物层、氮化物层或其组合，或者由氧化物层、氮化物层或其组合形成。
沿第一水平方向(X方向)延伸的多个字线沟槽T2形成在衬底110中，并且多个栅极介电层116和多条字线118以及掩埋绝缘层120形成在字线沟槽T2中。字线118可以对应于图1所示的字线WL。
栅极介电层116可以包括选自氧化硅层、氮化硅层、氮氧化硅层、氧化物/氮化物/氧化物(ONO)层以及具有比氧化硅层的介电常数高的介电常数的高k层中的至少一种。高k层可以包括HfO2、Al2O3、HfAlO3、Ta2O3、TiO2或其组合。字线118可以包括Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合。掩埋绝缘层120可以包括氧化硅层、氮化硅层、氮氧化硅层或其组合。
缓冲层122形成在衬底110上。缓冲层122可以形成为覆盖有源区ACT的上表面、器件隔离层112的上表面和掩埋绝缘层120的上表面。缓冲层122可以包括但不限于依次形成在衬底110上的第一氧化硅层、氮化硅层和第二氧化硅层，或者由它们形成。
沿第二水平方向(Y方向)彼此平行延伸的位线BL位于缓冲层122上。位线BL在第一水平方向(X方向)上彼此间隔开。直接接触部DC形成在有源区ACT中的每一个的一部分上。位线BL中的每一条可以通过直接接触部DC电连接到有源区ACT。直接接触部DC可以包括Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其组合。在示例实施例中，直接接触部DC可以包括掺杂多晶硅层或由其形成。例如，直接接触部DC可以是将位线BL和晶体管的有源区ACT(例如，源极/漏极区)电连接的导电图案，并且直接接触部DC可以由与形成位线BL的材料相同的材料形成。直接接触部DC可以通过与形成位线BL的工艺相同的工艺形成。例如，直接接触部DC可以与位线BL的至少一部分整体地形成。例如，直接接触部DC可以与位线BL的至少一部分整体地连接，例如作为单个主体。在这种情况下，整体形成的图案的上部可以被认为是位线BL的一部分，而整体形成的图案的下部可以被认为是直接接触部DC。例如，位线部分和直接接触部部分之间的边界可以被认为处于与相邻位线BL的底面相同的竖直高度。例如，该边界可以被认为处于与缓冲层122的顶面相同的高度。
位线BL中的每一条可以包括依次形成在衬底110上的下导电层130、中导电层132和上导电层134。位线BL中的每一条覆盖有绝缘封盖图案136。在竖直方向(Z方向)上，绝缘封盖图案136可以位于上导电层134上。位线BL的下导电层130的上表面可以与直接接触部DC的上表面共面。在图2中，位线BL被示为具有包括下导电层130、中导电层132和上导电层134的三重导电层结构，但是本发明构思的技术构思不限于此。例如，位线BL可以具有堆叠结构，该堆叠结构包括单个导电层、双导电层、或具有四个或更多个导电层的多个导电层，或者由单个导电层、双导电层、或具有四个或更多个导电层的多个导电层形成。
在示例实施例中，下导电层130可以包括掺杂多晶硅层或由其形成。中导电层132和上导电层134可以各自包括如下层或者可以是如下层：该层包括Ti、TiN、TiSiN、钨(W)、WN、硅化钨(WSix)、氮化硅钨(WSixNy)、钌(Ru)或其组合，或者由它们形成。例如，中导电层132可以包括或者可以是TiN层和/或TiSiN层，而上导电层134可以包括或者可以是包括Ti、TiN、W、WN、WSixNy、Ru或其组合的层、或者由它们形成的层。绝缘封盖图案136可以包括或者可以是氮化硅层/图案。
多个凹槽空间R1可以在衬底110的部分区域中形成在有源区ACT中。多个掩埋接触插塞150B可以位于凹槽空间R1中。掩埋接触插塞150B中的每一个可以与选自有源区ACT的一个有源区ACT电连接和/或接触。掩埋接触插塞150B中的每一个可以包括或者可以是掩埋在衬底100中的导电半导体层。在示例实施例中，掩埋接触插塞150B中的每一个的最顶面的竖直高度可以等于或低于衬底110的上表面的竖直高度。如本文所用，术语“竖直高度”是指竖直方向(Z方向或-Z方向)上的高度。掩埋接触插塞150B中的每一个可以掩埋在衬底110中以及导电着接焊盘LP下方。
掩埋接触插塞150B中的每一个可以与有源区ACT接触。掩埋接触插塞150B可以包括掺杂有杂质的半导体材料、金属、导电金属氮化物或其组合，或者由它们形成。在示例实施例中，掩埋接触插塞150B中的每一个可以包括或者可以是掺杂的多晶硅层/图案、外延生长的硅层/图案或其组合。在示例实施例中，直接接触部DC和掩埋接触插塞150B中的每一个可以包括或者可以是掺杂半导体层/图案。例如，直接接触部DC中的每一个可以包括或者可以是具有第一掺杂浓度的第一硅层/图案，而掩埋接触插塞150B中的每一个可以包括或者可以是具有小于第一掺杂浓度的第二掺杂浓度的第二硅层/图案。
在集成电路器件100中，一个直接接触部DC以及彼此面对且该一个直接接触部DC介入其间的一对掩埋接触插塞150B可以分别与有源区ACT中的不同有源区ACT电连接。
多个金属硅化物层172和多个导电着接焊盘LP可以位于掩埋接触插塞150B上。导电着接焊盘LP中的每一个可以在掩埋接触插塞150B上/上方沿竖直方向(Z方向)延伸。例如，导电着接焊盘LP可以朝向掩埋接触插塞150B竖直延伸。导电着接焊盘LP中的每一个可以具有在第一水平方向(X方向)上面对位线BL的侧壁。
导电着接焊盘LP可以通过金属硅化物层172分别电连接到掩埋接触插塞150B。导电着接焊盘LP可以沿竖直方向(Z方向)延伸以穿过位线BL之间的空间和绝缘封盖图案136之间的空间，并且可以在绝缘封盖图案136上方延伸以与一些位线BL竖直重叠。
导电着接焊盘LP中的每一个可以包括导电阻挡层174和导电层176。在示例实施例中，导电阻挡层174可以具有Ti/TiN堆叠结构。导电层176可以包括金属或由金属形成。例如，导电层176可以包括钨(W)或由钨(W)形成。在平面图中，导电着接焊盘LP可以具有多个岛形图案的形状。导电着接焊盘LP可以通过绝缘层180彼此电绝缘，绝缘层180填充导电着接焊盘LP周围的上凹槽空间R2。
在示例实施例中，金属硅化物层172可以包括钴硅化物、镍硅化物或锰硅化物，或者由它们形成，但是不限于此。
掩埋接触插塞150B可以在位线BL中的在第一水平方向(X方向)上彼此相邻的一对位线BL之间沿第二水平方向(Y方向)布置成行。绝缘围栏149可以设置在沿第二水平方向(Y方向)布置成行的掩埋接触插塞150B之间。掩埋接触插塞150B可以通过绝缘围栏149彼此绝缘。绝缘围栏149中的每一个可以具有在衬底110上沿竖直方向(Z方向)延伸的柱状。
绝缘围栏149可以分别在第二水平方向(Y方向)上与导电着接焊盘LP相邻，并且可以与掩埋接触插塞150B间隔开。在示例实施例中，绝缘围栏149可以包括或者可以是氮化硅层/图案。
集成电路器件100可以包括位线BL和导电着接焊盘LP之间的多个间隔物结构SP1。一个间隔物结构SP1可以设置在选自位线BL的一条位线BL与在第二水平方向(Y方向)上布置成行的掩埋接触插塞150B之间。间隔物结构SP1中的每一个可以包括内绝缘间隔物142、中绝缘间隔物146和外绝缘间隔物148，或者由它们形成。
内绝缘间隔物142可以与位线BL的侧壁和直接接触部DC的侧壁中的每一个接触。内绝缘间隔物142可以包括与掩埋接触插塞150B接触的部分。内绝缘间隔物142可以包括或者可以是氮化硅层/图案。中绝缘间隔物146可以在第一水平方向(X方向)上位于内绝缘间隔物142与外绝缘间隔物148之间。中绝缘间隔物146可以具有面对位线BL(内绝缘间隔物142位于其间)的侧壁和面对导电着接焊盘LP(外绝缘间隔物148位于其间)的侧壁。中绝缘间隔物146可以包括或者可以是氧化硅层/图案、空气间隔物或其组合。如本文中使用的，术语“空气”可以指在制造过程中可能存在的大气或其他气体。例如，空气隔离物可以是充满空气或气体的空的空间，或者可以处于真空状态。
外绝缘间隔物148可以设置在位线BL和导电着接焊盘LP之间。外绝缘间隔物148可以与导电着接焊盘LP的侧壁接触。外绝缘间隔物148可以与掩埋接触插塞150B间隔开，金属硅化物层172位于其间。金属硅化物层172可以包括与外绝缘间隔物148接触的部分。金属硅化物层172的最底面的竖直高度可以低于位线BL的最底面(例如，构成位线BL的下导电层130的最底面)的竖直高度。金属硅化物层172的最顶面的竖直高度可以低于位线BL的最顶面(例如，构成位线BL的上导电层134的最顶面)的竖直高度。
掩埋接触插塞150B的顶面的竖直高度可以等于或低于外绝缘间隔物148的最底面的竖直高度。外绝缘间隔物148可以与内绝缘间隔物142间隔开，中绝缘间隔物146位于其间。在示例实施例中，外绝缘间隔物148可以包括或者可以是氮化硅层/图案。
构成间隔物结构SP1的内绝缘间隔物142、中绝缘间隔物146和外绝缘间隔物148可以各自沿第二水平方向(Y方向)平行于位线BL延伸。
间隙填充绝缘图案144可以设置在直接接触部DC和掩埋接触插塞150B之间。间隙填充绝缘图案144可以与直接接触部DC间隔开，内绝缘间隔物142位于其间。
间隙填充绝缘图案144可以覆盖直接接触部DC的侧壁并且围绕直接接触部DC。间隙填充绝缘图案144可以与内绝缘间隔物142和掩埋接触插寨150B接触。在示例实施例中，间隙填充绝缘图案144可以包括或者可以是氮化硅层/图案。
在上面参考图2描述的集成电路器件100中，掩埋接触插塞150B可以包括或者可以是半导体层/图案，例如多晶硅层、外延生长硅层或其组合。包括氮化硅层的外绝缘间隔物148可以不接触掩埋接触插塞150B，但是可以与面对位线BL的导电着接焊盘LP接触。
如果包括半导体层的掩埋接触插塞150B位于位线BL之间的相对狭窄的空间中，并且在该狭窄的空间中与外绝缘间隔物148的氮化硅层接触，则耗尽区可以形成在掩埋接触插塞150B的与构成外绝缘间隔物148的氮化硅层接触的表面上以及该表面附近，使得掩埋接触插塞150B的电阻可能增加并且其电特性可能恶化。根据本发明构思，包括半导体层的掩埋接触插塞150B可以在比外绝缘间隔物148的竖直高度低的竖直高度上，以不接触包括氮化硅层的外绝缘间隔物148，并且位线BL之间的相对狭窄的空间可以填充有包括金属的导电着接焊盘LP。因此，外绝缘间隔物148可以与导电着接焊盘LP接触，并且可以不与掩埋接触插塞150B接触。因为导电着接焊盘LP包括包含金属的材料，所以即使导电着接焊盘LP与外绝缘间隔物148接触，也可以消除在其接触表面附近形成耗尽区或由外绝缘隔离物148引起导电着接焊盘LP的电特性恶化的可能性。因此，可以防止由掩埋接触插塞150B、金属硅化物层172和导电着接焊盘LP形成的接触结构的电特性的恶化。
图3是示出了根据本发明构思的其他示例实施例的集成电路器件200的截面图。图3是集成电路器件200的与图2的(a)中的虚线区域AX相对应的一部分的一些组件的放大图。在图3中，与图2中相同的附图标记表示相同的部件，并且此处省略其冗余描述。
参考图3，集成电路器件200具有与图2所示的集成电路器件100基本相同的配置。然而，集成电路器件200包括多个间隔物结构SP2而不是间隔物结构SP1。例如，除了间隔物结构SP2之外，图3所示的集成电路器件200可以与图2所示的集成电路器件100相同。
间隔物结构SP2中的每一个可以具有与图2所示的间隔物结构SP1基本相同的结构。然而，间隔物结构SP2可以包括内绝缘间隔物142、空气间隔物AS2和外绝缘间隔物148。内绝缘间隔物142的侧壁、外绝缘间隔物148的侧壁和间隙填充绝缘图案144的上表面可以暴露在空气间隔物AS2的内部。例如，内绝缘间隔物142的侧壁、外绝缘间隔物148的侧壁、间隙填充绝缘图案144的上表面和绝缘层180可以包围/密封空气间隔物AS2(例如，至少在如图2和图3所示的截面图中)。另一个空气间隔物AS2可以被内绝缘间隔物142的侧壁、外绝缘间隔物148的侧壁、间隙填充绝缘图案144的上表面和导电阻挡层174包围/密封(例如，至少也在如图2和图3所示的截面图中)。图3所示实施例的其他组件可以与图2所示实施例的组件相同。
在集成电路器件200中，因为位线BL的侧壁被包括具有相对较低介电常数的空气间隔物AS2的间隔物结构SP2覆盖，所以位线BL和与其相邻的导电着接焊盘LP之间的不期望的寄生电容可以减小。
图4是示出了根据本发明构思的其他实施例的集成电路器件300的截面图。图4是集成电路器件300的与图2的(a)中的虚线区域AX相对应的一部分的一些组件的放大图。在图4中，与图2中相同的附图标记表示相同的部件，并且此处省略其冗余描述。
参考图4，集成电路器件300具有与图2所示的集成电路器件100基本相同的组件。然而，集成电路器件300包括多个间隔物结构SP3而不是间隔物结构SP1。例如，除了间隔物结构SP3之外，图4所示的集成电路器件300可以与图2所示的集成电路器件100相同。间隔物结构SP3可以具有与图2所示的间隔物结构SP1基本相同的结构。然而，间隔物结构SP3可以包括空气间隔物AS3和中绝缘间隔物图案P3，而不是中绝缘间隔物146。空气间隔物AS3和中绝缘间隔物图案P3可以在内绝缘间隔物142的侧壁与外绝缘间隔物148的侧壁之间的空间中在竖直方向(Z方向)上重叠。在空气间隔物AS3和中绝缘间隔物图案P3之中，中绝缘间隔物图案P3可以更靠近衬底110(参见图2)。图4所示实施例的其他组件可以与图2所示实施例的组件相同。
在集成电路器件300中，因为位线BL的侧壁被包括具有相对较低介电常数的空气间隔物AS3的间隔物结构SP3覆盖，所以位线BL和与其相邻的导电着接焊盘LP之间的不期望的寄生电容可以减小。
图5是示出了根据本发明构思的其他实施例的集成电路器件400的截面图。图5是集成电路器件400的与图2的(a)中的虚线区域AX相对应的一些组件的放大图。在图5中，与图2中相同的附图标记表示相同的部件，并且此处省略其冗余描述。
参考图5，集成电路器件400具有与图2所示的集成电路器件100基本相同的组件。然而，集成电路器件400包括位于凹槽空间R1中的多个掩埋接触插塞450B和位于掩埋接触插塞450B上的多个金属硅化物层472。例如，除了掩埋接触插塞450B之外，图5所示的集成电路器件400可以与图2所示的集成电路器件100相同。
掩埋接触插塞450B和金属硅化物层472可以具有与上面参考图2描述的掩埋接触插塞150B和金属硅化物层172的配置基本相同的配置。然而，掩埋接触插塞450B可以具有沿第一水平方向(X方向)非线性延伸的上表面。掩埋接触插塞450B和金属硅化物层472之间的界面可以沿水平方向(X-Y平面方向)非线性地延伸。金属硅化物层472的底面和上表面可以各自沿第一水平方向(X方向)非线性地延伸。例如，掩埋接触插塞450B和金属硅化物层472之间的边界可以不平坦并且可以不光滑。例如，掩埋接触插塞450B和金属硅化物层472之间的边界可以凹凸不平或者不均匀，或者可以具有如图5所示的弯曲边界。图5所示实施例的其他组件可以与图2所示实施例的组件相同。
在集成电路器件400中，包括半导体层的掩埋接触插塞450B在低于外绝缘间隔物148的竖直高度的竖直高度处，以不接触包括氮化硅层的外绝缘间隔物148，并且位线BL之间的相对狭窄的空间可以填充有包括金属的导电着接焊盘LP。因此，外绝缘间隔物148可以与导电着接焊盘LP接触，并且可以不与掩埋接触插塞450B接触。因为导电着接焊盘LP包括包含金属的材料，所以即使导电着接焊盘LP与外绝缘间隔物148接触，也可以消除在导电着接焊盘LP与外绝缘间隔物148之间的接触表面附近形成耗尽区或由外绝缘隔离物148引起导电着接焊盘LP的电特性恶化的可能性。因此，可以防止由掩埋接触插塞450B、金属硅化物层472和导电着接焊盘LP形成的接触结构的电特性的恶化。
在下文中，将描述根据本发明构思的技术精神的实施例的制造集成电路器件的方法。
图6A至图6P是示出了根据本发明构思的实施例的制造集成电路器件的方法的工艺序列的截面图。在图6A至图6P中，(a)是与沿图1的线A-A′截取的截面相对应的部分区域的根据工艺序列的一些组件的截面图，并且(b)是与沿图1的线B-B′截取的截面相对应的一部分的根据工艺序列的一些组件的截面图。在图6N、图6O和图6P中，(c)是与对应图的(a)中的虚线区域AX相对应的一部分的放大截面图。将参考图6A至图6P描述制造图2所示的集成电路器件100的方法。
参考图6A，可以在衬底110中形成用于器件隔离的沟槽T1，并且可以在用于器件隔离的沟槽T1中形成器件隔离层112。可以由器件隔离层112在衬底110上限定多个有源区ACT。
可以在衬底110中形成多个字线沟槽T2。字线沟槽T2可以沿第一水平方向(X方向)彼此平行地延伸，并且可以具有穿越有源区ACT的线形状。为了形成底面上具有台阶的字线沟槽T2，可以通过单独的蚀刻工艺对器件隔离层112和衬底110进行蚀刻，使得器件隔离层112的蚀刻深度与衬底110的蚀刻深度可以彼此不同。可以对其中形成有字线沟槽T2的产物进行清洁，并且然后，可以在字线沟槽T2中的每一个的内部依次形成栅极介电层116、字线118和掩埋绝缘层120。在形成字线118之前或之后，可以执行用于在有源区ACT上形成多个源极/漏极区的离子注入工艺。
可以在衬底110上形成缓冲层122。缓冲层122可以形成为覆盖有源区ACT的上表面、器件隔离层112的上表面和掩埋绝缘层120的上表面。第一氧化硅层、氮化硅层和第二氧化硅层可以依次形成在衬底110上，以形成缓冲层122，但是本发明构思不限于此。
参考图6B，可以在缓冲层122上形成下导电层130。下导电层130可以包括或者可以是掺杂多品硅层。
参考图6C，在掩模图案MP1形成在下导电层130上之后，可以对下导电层130、缓冲层122、衬底110和器件隔离层112的通过掩模图案MP1的开口MH暴露的部分进行蚀刻，以形成暴露衬底110的有源区ACT的直接接触孔DCH。掩模图案MP1可以包括氧化物层、氮化物层或其组合，或者由它们形成，但是不限于此。
参考图6D，可以从图6C的产物中去除掩模图案MP1，并且可以在直接接触孔DCH中形成直接接触部DC。
为了形成直接接触部DC，可以在直接接触孔DCH的内部和下导电层130上形成具有足以填充直接接触孔DCH的厚度的掺杂多晶硅层，并且可以去除掺杂多晶硅层的不必要部分，使得掺杂多晶硅层保留在直接接触孔DCH中。在示例实施例中，直接接触部DC可以包括掺杂有n型掺杂剂的多晶硅层，或由其形成。n型掺杂剂可以选自磷(P)、砷(As)和锑(Sb)。
参考图6E，可以在下导电层130和直接接触部DC上依次形成中导电层132、上导电层134和多个绝缘封盖图案136。绝缘封盖图案136中的每一个可以包括沿第二水平方向(Y方向)延伸的线图案。
参考图6F，在图6E的产物中，可以使用绝缘封盖图案136作为蚀刻掩模来蚀刻相应的上导电层134、中导电层132、下导电层130和直接接触部DC的各部分，以在衬底110上形成位线BL。位线BL可以包括相应的下导电层130、中导电层132和上导电层134的剩余部分。
在形成位线BL之后，可以在直接接触部DC的周围再次暴露直接接触孔DCH的一部分。位线BL和绝缘封盖图案136可以构成位线结构。可以在位线结构之间限定沿第二水平方向(Y方向)延伸的线空间(例如，线性空间)LS。
参考图6G，可以形成共形地覆盖图6F的产物的被暴露表面的内绝缘间隔物142。
内绝缘间隔物142可以形成为共形地覆盖直接接触部DC、下导电层130、中导电层132、上导电层134和绝缘封盖图案136中的每一个。内绝缘间隔物142可以包括氮化硅层或由氮化硅层形成。可以使用化学气相沉积(CVD)或原子层沉积(ALD)形成内绝缘间隔物142。
参考图6H，可以形成间隙填充绝缘层P144以填充图6G的产物的内绝缘间隔物142上的直接接触孔DCH的剩余空间，并覆盖位线BL、绝缘封盖图案136和直接接触部DC中的每一个的侧壁。
在示例实施例中，间隙填充绝缘层P144可以包括或者可以是氮化硅层。可以使用CVD或ALD形成间隙填充绝缘层P144。
参考图6I，在图6H的产物中，可以各向同性地蚀刻间隙填充绝缘层P144以形成间隙填充绝缘图案144，其包括间隙填充绝缘层P144的剩余部分或由间隙填充绝缘层P144的剩余部分形成。在各向同性地蚀刻间隙填充绝缘层P144的同时，内绝缘间隔物142可以用作蚀刻停止层。间隙填充绝缘图案144可以包括如下部分或者由如下部分形成：填充间隙填充绝缘层P144的直接接触孔DCH的内部的部分；和从直接接触孔DCH的入口的外部覆盖直接接触孔DCH的入口的部分。
参考图6J，在使用CVD或ALD形成共形地覆盖图6I的产物中被暴露的表面的中绝缘间隔物层之后，可以各向异性地蚀刻中绝缘间隔物层以从中绝缘间隔物层中形成多个中绝缘间隔物146。
在各向异性地蚀刻中绝缘间隔物层以形成中绝缘间隔物146的同时，可以去除间隙填充绝缘图案144的一部分、内绝缘间隔物142的一部分和缓冲层122的一部分。结果，可以通过线空间LS暴露衬底110的一部分、内绝缘间隔物142的一部分和间隙填充绝缘图案144的一部分。内绝缘间隔物142上的中绝缘间隔物146可以覆盖位线BL的侧壁和绝缘封盖图案136的侧壁。
中绝缘间隔物146可以包括与内绝缘间隔物142的材料和间隙填充绝缘图案144的材料不同的材料，或由这样的材料形成。中绝缘间隔物146可以包括相对于内绝缘间隔物142和间隙填充绝缘图案144中的每一个具有蚀刻选择性的材料，或由这样的材料形成。例如，中绝缘间隔物146可以包括氧化硅层或由氧化硅层形成。
参考图6K，可以形成外绝缘间隔物148以共形地覆盖图6J的产物。
外绝缘间隔物148可以包括相对于中绝缘间隔物146具有蚀刻选择性的材料，或由这样的材料形成。例如，外绝缘间隔物148可以包括氮化硅层或由氮化硅层形成。可以使用CVD或ALD形成外绝缘间隔物148。
参考图6L，在图6K的产物中，可以在由位线BL之间的外绝缘间隔物148限定的线空间LS中形成彼此间隔开的多个绝缘围栏149，以将线空间LS分隔成多个接触空间CS。
字线118上的绝缘围栏149可以形成为在竖直方向(Z方向)上与字线118重叠。绝缘围栏149可以包括氮化硅层或由氮化硅层形成。在示例实施例中，在形成绝缘围栏149的同时，可以消耗绝缘封盖图案136和设置在绝缘封盖图案136周围的绝缘层中的每一个的一部分，使得其高度可以降低。
此后，可以去除这些结构的通过接触空间CS被暴露的部分，以形成在位线BL之间暴露衬底110的有源区ACT的多个凹槽空间R1，例如在平面图中。可以使用各向异性蚀刻、或各向异性蚀刻和各向同性蚀刻的组合来形成凹槽空间R1。例如，可以通过各向异性地蚀刻在位线BL之间的接触空间CS的底面处形成的外绝缘间隔物148和其下方的衬底的一部分并且各向同性地蚀刻衬底110的有源区ACT的由此暴露的一部分来形成凹槽空间R1。凹槽空间R1可以分别连接到接触空间CS。例如，凹槽空间R1中的每一个可以与相应的接触空间CS一体且连续地形成。在用于形成凹槽空间R1的蚀刻工艺期间，可以在与衬底110的上表面相邻的区域中消耗内绝缘间隔物142和间隙填充绝缘图案144中的每一个的一部分。
可以通过凹槽空间R1中的每一个暴露衬底110的有源区ACT的一部分、内绝缘间隔物142的一部分和间隙填充绝缘图案144的一部分。在某些实施例中，可以通过凹槽空间R1中的每一个暴露器件隔离层112的一部分。
参考图6M，在图6L的产物中，可以在位线BL之间形成填充凹槽空间R1和接触空间CS的导电层150L。导电层150L可以包括覆盖接触空间CS外部的绝缘封盖图案136中的每一个的上表面的部分。导电层150L可以包括掺杂多晶硅层或由掺杂多晶硅层形成。例如，导电层150L可以包括掺杂有n型掺杂剂的多晶硅层，或由其形成。
在示例实施例中，在形成填充凹槽空间R1和接触空间CS的掺杂多晶硅层以形成导电层150L之后，可以执行激光退火以使掺杂多晶硅层致密化。通过对掺杂多晶硅层执行激光退火，可以去除掺杂多晶硅层中包括的空隙，并且可以获得具有致密膜质量的掺杂多晶硅层。
参考图6N，在图6M的产物中，可以回蚀导电层150L以形成填充凹槽空间R1的下掩埋导电层150。在形成下掩埋导电层150之后，接触空间CS可以再次被清空。
如图6N所示，下掩埋导电层150中的每一个的上表面的竖直高度可以等于或高于衬底110的上表面高度。下掩埋导电层150中的每一个的上表面的竖直高度可以等于或高于外绝缘间隔物148的底面的竖直高度。在示例实施例中，下掩埋导电层150中的每一个可以包括与外绝缘间隔物148的面对接触空间CS的外侧壁接触的部分。下掩埋导电层150中的每一个可以具有暴露在接触空间CS中的平坦上表面。
然而，根据本发明构思，下掩埋导电层150的形状和尺寸不限于图6N所示的形状和尺寸。例如，与图6N所示的实施例不同，下掩埋导电层150中的每一个的上表面的竖直高度可以低于衬底110的上表面的竖直高度和外绝缘间隔物148的最底面的竖直高度。相应地，下掩埋导电层150中的每一个可以不包括与外绝缘间隔物148接触的部分。在某些实施例中，下掩埋导电层150中的每一个的上表面可以具有沿第一水平方向(X方向)非线性/不均匀地延伸的形状。例如，下掩埋导电层150的上表面可以具有弯曲的截面图。
参考图6O，在图6N的产物中，可以在通过接触空间CS暴露的下掩埋导电层150上形成多个金属硅化物层172。在金属硅化物层172的形成过程中，下掩埋导电层150中的每一个的上部可以参与金属硅化物层172的形成反应。例如，下掩埋导电层150中的每一个的上部可以变成金属硅化物层172。在金属硅化物层172形成在接触空间CS中的每一个的内部之后，作为下掩埋导电层150的在参与金属硅化物层172的形成反应之后的剩余部分的掩埋接触插塞150B可以保留在凹槽空间R1中的每一个中。例如，掩埋接触插塞150B可以是下掩埋导电层150的未变成金属硅化物层172的部分。
掩埋接触插塞150B中的每一个的上表面的竖直高度可以等于或低于外绝缘间隔物148的底面的竖直高度。掩埋接触插塞150B中的每一个的上表面的竖直高度可以等于或低于衬底110的上表面的竖直高度。掩埋接触插塞150B中的每一个可以不包括与外绝缘隔离物148接触的部分。掩埋接触插塞150B的上表面可以沿水平方向(X-Y平面方向)基本平坦地延伸。掩埋接触插塞150B和金属硅化物层172之间的界面可以沿水平方向(X-Y平面方向)基本平坦地延伸。掩埋接触插塞150B和金属硅化物层172可以形成图1所示的掩埋接触部BC的至少一部分。例如，掩埋接触部BC可以由掩埋接触插塞150B和金属硅化物层172形成。
本文中所使用的诸如“平坦”、“相同”、“相等”、“平面”或“共面”的术语涵盖相同或接近相同，该接近相同包括例如由于制造过程而可能发生的变化。除非上下文或其他陈述另有说明，否则本文中可以使用术语“基本(基本上)”来强调该含义。
参考图6P，在图6O的产物中，可以形成导电着接焊盘LP以填充接触空间CS中的每一个的内部。
导电着接焊盘LP中的每一个可以包括填充金属硅化物层172上的接触空间CS的部分和延伸到绝缘封盖图案136的上部以与一些位线BL竖直重叠的部分。例如，导电着接焊盘LP的一部分可以与绝缘封盖图案136的顶面接触以及/或者形成在绝缘封盖图案136的顶面上。
为了形成导电着接焊盘LP，可以形成共形地覆盖图6O的产物中被暴露的表面的导电阻挡层174，并且然后，可以在导电阻挡层174上形成具有足以填充接触空间CS的厚度的金属层以形成导电层176。此后，在导电层176上形成暴露导电层176的一部分的掩模图案(未示出)，并且可以使用该掩模图案作为蚀刻掩模来蚀刻导电层176、导电阻挡层174和它们下方的绝缘层以形成上凹槽空间R2。掩模图案可以包括氮化硅层或由氮化硅层形成，但是不限于此。
由上凹槽空间R2限定的导电着接焊盘LP中的每一个的上表面可以具有多个岛形图案形状。在导电着接焊盘LP中，从接触空间CS的外部沿水平方向延伸的部分可以构成图1所示的导电着接焊盘LP。
在形成导电着接焊盘LP之后，导电着接焊盘LP中的每一个中包括的导电阻挡层174和导电层176可以面对位线BL中包括的下导电层130、中导电层132和上导电层134，内绝缘间隔物142和外绝缘间隔物148在第一水平方向(X方向)上位于其间。
通过用绝缘层180填充导电着接焊盘LP周围的上凹槽空间R2，导电着接焊盘LP可以彼此电绝缘。此后，可以在绝缘层180上形成与导电着接焊盘LP电连接的多个电容器下电极。
在示例实施例中，在上面参考图6P描述的工艺中在形成导电着接焊盘LP周围的上凹槽空间R2之后，可以在用绝缘层180填充上凹槽空间R2之前进一步执行通过经由上凹槽空间R2去除构成中绝缘间隔物146的氧化硅层的至少一部分来形成空气间隔物的工艺。
在一个示例中，为了制造图3所示的集成电路器件200，在上面参考图6P描述的工艺中，在形成上凹槽空间R2之后，并且在用绝缘层180填充上凹槽空间R2之前，可以通过上凹槽空间R2完全去除构成中绝缘间隔物146的氧化硅层，以用空气间隔物AS2代替中绝缘间隔物146。
在另一个示例中，为了制造图4所示的集成电路器件300，在上面参考图6P描述的工艺中，在形成上凹槽空间R2之后，并且在用绝缘层180填充上凹槽空间R2之前，可以通过上凹槽空间R2仅去除构成中绝缘间隔物146的氧化硅层的一部分以形成空气间隔物AS3，并且由氧化硅层的下部形成的中绝缘间隔物图案P3可以保留在空气间隔物AS3的下方。
图7A和图7B是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的工艺序列的截面图。图7A和图7B示出了与沿图1的线A-A′截取的截面相对应的部分截面配置的部分区域的放大截面结构。图7A和图7B所示的部分可以是与图6N的(a)中的虚线区域AX相对应的部分。将参考图7A和图7B描述制造图5所示的集成电路器件400的示例方法。在图7A和图7B中，与图6A至图6P中相同的附图标记表示相同的部件，并且此处省略其详细描述。
参考图7A，在通过执行上面参考图6A至图6L描述的工艺而形成接触空间CS和凹槽空间R1之后，可以在衬底110的通过凹槽空间R1暴露的表面上生长半导体材料，以形成填充凹槽空间R1的多个外延半导体层450。例如，外延半导体层450中的每一个可以填充相应的凹槽空间R1。
在示例实施例中，可以使用包括元素半导体前体的原材料来执行低压化学气相沉积(LPCVD)、选择性外延生长(SEG)或循环沉积和蚀刻(CDE)，以形成外延半导体层450。元素半导体前体可以包括包含Si元素的Si源。作为Si源，可以使用硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)、二氯硅烷(SiH2Cl2)等，但是不限于此。在示例实施例中，外延半导体层450中的每一个可以包括或者可以是掺杂有n型掺杂剂的Si层。n型掺杂剂可以选自磷(P)、砷(As)和锑(Sb)。在示例实施例中，在用于形成外延半导体层450的外延生长期间，可以原位执行n型掺杂剂的离子注入。
如图7A所示，外延半导体层450中的每一个可以具有暴露在接触空间CS中的非线性上表面450T(例如，不均匀/弯曲的上表面)。非线性上表面450T可以包括朝向接触空间CS突出的部分。
外延半导体层450可以包括相对致密的结晶半导体层。因此，在外延半导体层450之后，可以省略上面参考图6M描述的激光退火工艺，并且可以在无需激光退火工艺的情况下执行稍后将参考图7B描述的工艺。
参考图7B，采用与上面参考图6O所描述的形成金属硅化物层172的工艺类似或相同的方法，可以在图7A的所得产物中在外延半导体层450中的每一个上形成金属硅化物层472。例如，在形成金属硅化物层472时，可以对图7A的所得产物执行与形成金属硅化物层172的工艺相同的工艺。在通过接触空间CS形成金属硅化物层472的同时，外延半导体层450中的每一个的上部可以参与金属硅化物层472的形成反应。例如，外延半导体层450中的每一个的上部可以变成金属硅化物层472。在金属硅化物层472形成在接触空间CS中的每一个中之后，剩余的外延半导体层450的顶面的高度可以等于或低于衬底110的上表面的高度。外延半导体层450中的每一个的顶面的高度可以等于或低于外绝缘间隔物148的底面的高度。外延半导体层450中的每一个可以不包括与外绝缘间隔物148接触的部分。外延半导体层450与金属硅化物层472之间的界面可以沿水平方向(X-Y平面方向)非线性地延伸。例如，外延半导体层450与金属硅化物层472之间的边界可以不均匀/弯曲。外延半导体层450和金属硅化物层472可以形成图1所示的掩埋接触部BC的至少一部分。例如，掩埋接触部BC可以由外延半导体层450和金属硅化物层472形成。例如，外延半导体层450可以是与图5所示的掩埋接触插塞450B相对应的掩埋接触插塞。
此后，可以通过与参考图6P描述的相同的方式形成分别填充接触空间CS的内部的导电着接焊盘LP，以制造图5所示的集成电路器件400。
图8A和图8B是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的工艺序列的截面图。图8A和图8B示出了与沿图1的线A-A′截取的截面相对应的部分的根据工艺序列的一些组件的截面结构。将参考图8A和图8B描述制造图2所示的集成电路器件100的另一示例方法。在图8A和图8B中，与图6A至图6P中相同的附图标记表示相同的部件，并且此处省略其详细描述。
参考图8A，在通过执行上面参考图6A至图6L描述的工艺而形成接触空间CS和凹槽空间R1之后，可以通过与上面参考图7A描述的方式类似或相同的方式在衬底110的通过凹槽空间R1暴露的表面上外延生长半导体材料，以形成填充凹槽空间R1的外延半导体层450。
此后，可以形成导电层552以共形地覆盖其中形成了外延半导体层450的产物中被暴露的表面。为了形成导电层552，可以执行与上面参考图6M描述的导电层150L形成工艺相似或相同的工艺。然而，导电层552可以不完全填充接触空间CS中的每一个。因此，在导电层552上，从接触空间CS中的每一个的入口向内延伸的空间的一部分可以保持为空。导电层552的材料与上面参考图6M描述的导电层150L的材料基本相同。例如，导电层552可以包括或者可以是掺杂有n型掺杂剂的多晶硅层。
参考图8B，可以通过对图8A的产物执行激光退火而使导电层552致密化。然而，在该示例中，因为导电层552具有相对小的厚度，所以可以使用比上面参考图6M描述的掺杂多晶硅层的激光退火中的能量少的能量来执行激光退火。通过对图8A的产物进行激光退火，可以获得导电层554，其是在接触空间CS中的每一个中将外延半导体层450集成到导电层552的产物。
此后，可以通过与上面参考图6N描述的方式类似或相同的方式在图8B的产物中/从图8B的产物回蚀导电层554，以形成包括导电层554的填充凹槽空间R1的部分在内的下掩埋接触插塞150B。此后，可以通过执行上面参考图6O和图6P描述的工艺来制造图2所示的集成电路器件100。
图9是示出了根据本发明构思的其他实施例的制造集成电路器件的方法的截面图。
图9示出了与沿图1的线A-A′截取的截面相对应的部分的根据工艺序列的一些组件的截面结构。将参考图9描述制造图2所示的集成电路器件100的另一示例方法。在图9中，与图6A至图6P中相同的附图标记表示相同的部件，并且此处省略其详细描述。
参考图9，在通过执行上面参考图6A至图6L描述的工艺而形成接触空间CS和凹槽空间R1之后，可以通过与上面参考图7A描述的方式类似或相同的方式在衬底110的通过凹槽空间R1暴露的表面上外延生长半导体材料，以形成填充凹槽空间R1的外延半导体层450。
此后，可以形成在外延半导体层450上填充接触空间CS的导电层652。导电层652的材料与上面参考图6M描述的导电层150L的材料基本相同。在示例实施例中，导电层652可以包括或者可以是掺杂半导体层，例如掺杂有n型掺杂剂的多晶硅层。多个空隙VD可以被包括/形成在导电层652中/由导电层652包括/形成，例如，在接触空间CS中。
可以通过对图9的产物进行激光退火来去除空隙VD中的至少一些。此后，可以通过与上面参考图6N描述的方式相似或相同的方式回蚀导电层652的激光退火结果，以仅允许导电层652的激光退火结果的填充凹槽空间R1的部分保留，并且此后，可以执行上面参考图6O至图6P描述的工艺以制造图2所示的集成电路器件100。
尽管已经参考本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种集成电路器件，包括：
衬底，包括多个有源区；
直接接触部，与选自所述多个有源区的第一有源区电连接；
掩埋接触插塞，与选自所述多个有源区的第二有源区电连接，所述第二有源区在第一水平方向上与所述第一有源区相邻，所述掩埋接触插塞包括导电半导体层；
位线，在所述衬底上沿垂直于所述第一水平方向的第二水平方向延伸，并电连接到所述直接接触部；
导电着接焊盘，沿竖直方向朝向所述掩埋接触插塞延伸，具有在所述第一水平方向上面对所述位线的侧壁，并包括金属；以及
外绝缘间隔物，在所述位线与所述导电着接焊盘之间，所述外绝缘间隔物与所述导电着接焊盘的所述侧壁接触，并且所述外绝缘间隔物与所述掩埋接触插塞间隔开。
2.根据权利要求1所述的集成电路器件，其中，所述掩埋接触插塞的上表面的竖直高度低于所述外绝缘间隔物的底面的竖直高度。
3.根据权利要求1所述的集成电路器件，其中，所述掩埋接触插塞的顶面的竖直高度等于或低于所述衬底的上表面的竖直高度。
4.根据权利要求1所述的集成电路器件，还包括：
金属硅化物层，在所述掩埋接触插塞和所述导电着接焊盘之间，
其中，所述金属硅化物层与所述外绝缘间隔物接触。
5.根据权利要求1所述的集成电路器件，其中，所述掩埋接触插塞具有在所述第一水平方向上平坦延伸的上表面。
6.根据权利要求1所述的集成电路器件，其中，所述掩埋接触插塞具有弯曲的上表面。
7.根据权利要求1所述的集成电路器件，其中，所述掩埋接触插塞包括掺杂多晶硅层、外延生长硅层或其组合。
8.根据权利要求1所述的集成电路器件，其中，所述直接接触部包括具有第一掺杂浓度的第一硅层，以及
所述掩埋接触插塞包括具有小于所述第一掺杂浓度的第二掺杂浓度的第二硅层。
9.根据权利要求1所述的集成电路器件，还包括：
内绝缘间隔物，与所述位线的侧壁和所述直接接触部的侧壁接触；
中绝缘间隔物，在所述第一水平方向上位于所述内绝缘间隔物和所述外绝缘间隔物之间，并且包括面对所述位线的第一侧壁和面对所述导电着接焊盘的第二侧壁，其中，所述内绝缘间隔物位于所述第一侧壁和所述位线之间，所述外绝缘间隔物位于所述第二侧壁和所述导电着接焊盘之间；以及
间隙填充绝缘图案，在所述直接接触部和所述掩埋接触插塞之间，并与所述内绝缘间隔物和所述掩埋接触插塞接触。
10.根据权利要求1所述的集成电路器件，还包括：
绝缘围栏，在所述第二水平方向上与所述导电着接焊盘相邻，并从所述衬底上与所述掩埋接触插塞隔开的位置沿所述竖直方向延伸。
11.一种集成电路器件，包括：
衬底，包括多个有源区；
位线，在所述衬底上沿水平方向延伸，并与选自所述多个有源区的第一有源区连接；
掩埋接触插塞，连接到所述多个有源区中与所述第一有源区相邻的第二有源区，并包括掩埋在所述衬底中的导电半导体层；
导电着接焊盘，沿竖直方向朝向所述掩埋接触插塞延伸，具有面对所述位线的侧壁，并包括金属；以及
间隔物结构，在所述位线和所述导电着接焊盘之间，
其中，所述间隔物结构包括与所述导电着接焊盘的所述侧壁接触并与所述掩埋接触插塞间隔开的外绝缘间隔物。
12.根据权利要求11所述的集成电路器件，其中，所述掩埋接触插塞的上表面的竖直高度低于所述外绝缘间隔物的底面的竖直高度。
13.根据权利要求11所述的集成电路器件，还包括：
金属硅化物层，在所述掩埋接触插塞和所述导电着接焊盘之间，
其中，所述金属硅化物层的底面的竖直高度低于所述位线的底面的竖直高度。
14.根据权利要求11所述的集成电路器件，还包括：
金属硅化物层，在所述掩埋接触插塞和所述导电着接焊盘之间，
其中，所述金属硅化物层的顶面的竖直高度低于所述位线的顶面的竖直高度。
15.根据权利要求11所述的集成电路器件，其中，所述掩埋接触插塞包括掺杂多晶硅层、外延生长硅层或其组合。
16.根据权利要求11所述的集成电路器件，其中，所述间隔物结构包括：
内绝缘隔离物，与所述位线和所述掩埋接触插塞接触；以及
中绝缘间隔物，在所述内绝缘间隔物和所述外绝缘间隔物之间，
其中，所述内绝缘间隔物和所述外绝缘间隔物包括氮化硅层，以及
所述中绝缘间隔物包括氧化物层或空气间隔物。
17.一种集成电路器件，包括：
衬底，包括彼此间隔开的多个有源区；
第一位线与第二位线，在所述衬底上在第一水平方向上彼此间隔开，并沿垂直于所述第一水平方向的第二水平方向延伸；
多个掩埋接触插塞，沿所述第二水平方向在所述第一位线与所述第二位线之间布置成行，并包括掩埋在所述衬底中的多个导电半导体层；
多个绝缘围栏，在所述第一位线与所述第二位线之间逐个布置在所述多个掩埋接触插塞之间；
直接接触部，将选自所述多个有源区的第一有源区与所述第一位线电连接；
多个导电着接焊盘，沿竖直方向分别朝向所述多个掩埋接触插塞延伸，具有在所述第一水平方向上面对所述第一位线的第一侧壁和面对所述第二位线的第二侧壁，并包括金属；以及
在所述第一位线与所述多个导电着接焊盘之间的第一间隔物结构和在所述第二位线与所述多个导电着接焊盘之间的第二间隔物结构，
其中，所述第一间隔物结构和所述第二间隔物结构包括与所述多个导电着接焊盘接触并与所述多个掩埋接触插塞间隔开的相应外绝缘间隔物。
18.根据权利要求17所述的集成电路器件，其中，所述多个掩埋接触插塞中的每一个的上表面的竖直高度低于所述外绝缘间隔物中的每一个的底面的竖直高度。
19.根据权利要求17所述的集成电路器件，还包括：
多个金属硅化物层，在所述多个掩埋接触插塞和所述多个导电着接焊盘之间，
其中，所述多个金属硅化物层中的每一个的底面的竖直高度低于所述第一位线和所述第二位线中的每一个的底面的竖直高度。
20.根据权利要求17所述的集成电路器件，还包括：
多个金属硅化物层，在所述多个掩埋接触插塞和所述多个导电着接焊盘之间并与所述多个掩埋接触插塞接触，
其中，所述多个掩埋接触插塞与所述多个金属硅化物层之间的界面具有不均匀的形状。
CN202210109946.6A 2021-04-19 2022-01-28 集成电路器件 Pending CN115223988A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0050744 2021-04-19
KR1020210050744A KR20220144265A (ko) 2021-04-19 2021-04-19 집적회로 소자

Publications (1)

Publication Number Publication Date
CN115223988A true CN115223988A (zh) 2022-10-21

Family

ID=83601703

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210109946.6A Pending CN115223988A (zh) 2021-04-19 2022-01-28 集成电路器件

Country Status (4)

Country Link
US (1) US12114475B2 (zh)
KR (1) KR20220144265A (zh)
CN (1) CN115223988A (zh)
TW (1) TWI832157B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115942744A (zh) * 2023-02-15 2023-04-07 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230276616A1 (en) * 2022-02-25 2023-08-31 Nanya Technology Corporation Semiconductor structure and semiconductor manufacturing method
KR20240136072A (ko) * 2023-03-06 2024-09-13 삼성전자주식회사 집적회로 소자 및 그 제조방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7316953B2 (en) 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
KR100885924B1 (ko) 2007-08-10 2009-02-26 삼성전자주식회사 묻혀진 도전성 포스트를 포함하는 반도체 패키지 및 그제조방법
KR20120007708A (ko) 2010-07-15 2012-01-25 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
KR20120123943A (ko) 2011-05-02 2012-11-12 에스케이하이닉스 주식회사 반도체 소자, 반도체 모듈, 반도체 시스템 및 반도체 소자의 제조 방법
JP5826783B2 (ja) 2013-03-25 2015-12-02 株式会社東芝 半導体装置
KR102002980B1 (ko) 2013-04-08 2019-07-25 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102044275B1 (ko) 2013-07-31 2019-11-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102168172B1 (ko) 2014-05-23 2020-10-20 삼성전자주식회사 반도체 소자의 제조 방법
KR102238951B1 (ko) * 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102269228B1 (ko) 2014-07-31 2021-06-25 삼성전자주식회사 반도체 장치의 제조 방법
KR102214506B1 (ko) * 2014-08-21 2021-02-09 삼성전자 주식회사 콘택 플러그를 포함하는 반도체 소자 및 그 제조 방법
KR20160058499A (ko) 2014-11-17 2016-05-25 삼성전자주식회사 반도체 소자, 및 그 반도체 소자의 제조방법과 제조장치
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9972537B2 (en) 2016-02-24 2018-05-15 Globalfoundries Inc. Methods of forming graphene contacts on source/drain regions of FinFET devices
KR101795783B1 (ko) 2016-06-10 2017-12-01 광주과학기술원 금속-그래핀 이종 접합 금속 배선, 이의 형성방법 및 이를 포함하는 반도체 소자
KR102489949B1 (ko) * 2016-12-13 2023-01-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102705036B1 (ko) * 2016-12-19 2024-09-10 삼성전자주식회사 반도체 메모리 장치
KR20180076424A (ko) 2016-12-27 2018-07-06 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN108364911A (zh) 2017-01-26 2018-08-03 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102371892B1 (ko) * 2017-05-25 2022-03-08 삼성전자주식회사 확대된 콘택홀과 랜딩 패드를 갖는 반도체 소자 형성 방법 및 관련된 소자
CN110299360B (zh) 2018-03-22 2022-04-26 联华电子股份有限公司 半导体结构及其制作方法
KR102661930B1 (ko) * 2018-08-13 2024-04-29 삼성전자주식회사 집적회로 소자
KR20210027622A (ko) * 2019-08-29 2021-03-11 삼성전자주식회사 집적회로 소자
KR20210037211A (ko) * 2019-09-27 2021-04-06 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115942744A (zh) * 2023-02-15 2023-04-07 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
CN115942744B (zh) * 2023-02-15 2023-08-04 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2024169088A1 (zh) * 2023-02-15 2024-08-22 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构

Also Published As

Publication number Publication date
TW202243113A (zh) 2022-11-01
TWI832157B (zh) 2024-02-11
KR20220144265A (ko) 2022-10-26
US20220336465A1 (en) 2022-10-20
US12114475B2 (en) 2024-10-08

Similar Documents

Publication Publication Date Title
CN110364529B (zh) 包括超低k间隔件的半导体器件及其制造方法
KR102705036B1 (ko) 반도체 메모리 장치
US10593393B2 (en) Semiconductor memory device
KR102661930B1 (ko) 집적회로 소자
US12114475B2 (en) Integrated circuit device
US11515389B2 (en) Semiconductor device and method for fabricating the same
US11417675B2 (en) Three-dimensional semiconductor memory devices
US11948994B2 (en) Semiconductor device and method of fabricating the same
CN114078951A (zh) 具有低k间隔件的半导体器件
CN115696914A (zh) 半导体器件
US11177215B2 (en) Integrated circuit device
CN110610944B (zh) 垂直存储器装置及其制造方法
KR20150129364A (ko) 수직형 메모리 장치 및 이의 제조 방법
CN117082854A (zh) 半导体器件及其制造方法
CN113437070B (zh) 半导体装置及其形成方法
CN215220720U (zh) 集成电路器件
US11647627B2 (en) Integrated circuit device
US11737273B2 (en) Three-dimensional semiconductor memory devices
US11895828B2 (en) Semiconductor memory device
KR20240143686A (ko) 집적회로 소자 및 그 제조 방법
CN118510267A (zh) 半导体器件
CN113782541A (zh) 垂直存储器件
CN117596873A (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination