TWI832157B - 積體電路裝置 - Google Patents

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李明東
金仁雨
韓成熙
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Abstract

本發明提供一種積體電路裝置，包含：基底，包含主動區；直接觸點，電連接至選自主動區的第一主動區；內埋接觸插塞，電連接至選自主動區的第二主動區，第二主動區在第一水平方向上鄰近於第一主動區，且包含導電半導體層；位元線，在垂直於第一水平方向的第二水平方向上在基底上延伸且電連接至直接觸點；導電著陸墊，在豎直方向上朝向內埋接觸插塞延伸，具有在第一水平方向上面向位元線的側壁，且包含金屬；以及外部絕緣間隔件，位於位元線與導電著陸墊之間，與導電著陸墊的側壁接觸，且與內埋接觸插塞間隔開。

Description

積體電路裝置
相關申請案的交叉引用
此申請案是基於且主張2021年4月19日在韓國智慧財產局申請的韓國專利申請案第10-2021-0050744號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種積體電路裝置，且更特定言之，是關於一種包含導電線及鄰近於其的接觸插塞的積體電路裝置。
最近，隨著積體電路裝置已快速地縮小尺寸，已減少導電線之間的距離，且因此，亦逐漸減少導電線與位於導電線之間的相對狹窄間隔中的接觸結構之間的距離。因此，開發用於實施用於抑制位於導電線之間的相對狹窄間隔中的接觸結構的電阻的增加且保持電氣可靠度的結構的技術是有益的。
即使由於半導體裝置的縮小尺寸而減少裝置區的面積，但本發明概念提供一種用於抑制鄰近於導電線的接觸結構的電阻的增加且保持電氣可靠度的積體電路裝置。
根據本發明概念的態樣，提供一種積體電路裝置，包含：基底，包含多個主動區；直接觸點，電連接至選自多個主動區的第一主動區；內埋接觸插塞，電連接至選自多個主動區的第二主動區，第二主動區在第一水平方向上鄰近於第一主動區，內埋接觸插塞包含導電半導體層；位元線，在垂直於第一水平方向的第二水平方向上在基底上延伸且電連接至直接觸點；導電著陸墊，在豎直方向上朝向內埋接觸插塞延伸，具有在第一水平方向上面向位元線的側壁，且包含金屬；以及外部絕緣間隔件，位於位元線與導電著陸墊之間，外部絕緣間隔件與導電著陸墊的側壁接觸，且外部絕緣間隔件與內埋接觸插塞間隔開。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：基底，包含多個主動區；位元線，在水平方向上在基底上延伸且連接至選自多個主動區的第一主動區；內埋接觸插塞，連接至鄰近於多個主動區當中的第一主動區的第二主動區且包含內埋於基底中的導電半導體層；導電著陸墊，在豎直方向上朝向內埋接觸插塞延伸，具有面向位元線的側壁，且包含金屬；以及間隔件結構，插入於位元線與導電著陸墊之間，其中間隔件結構包含與導電著陸墊的側壁接觸且與內埋接觸插塞間隔開的外部絕緣間隔件。
根據本發明概念的另一態樣，提供一種積體電路裝置，包含：基底，包含彼此間隔開的多個主動區；第一位元線及第二位元線，在第一水平方向上在基底上彼此間隔開且在垂直於第一水平方向的第二水平方向上延伸；多個內埋接觸插塞，在第二水平方向上在第一位元線與第二位元線之間配置成行且包含內埋於基底中的多個導電半導體層；多個絕緣柵欄，在第一位元線與第二位元線之間的多個內埋接觸插塞之間逐個地配置；直接觸點，電連接選自多個主動區的第一主動區與第一位元線；多個導電著陸墊，在豎直方向上分別朝向多個內埋接觸插塞延伸，具有在第一水平方向上面向第一位元線的第一側壁及面向第二位元線的第二側壁，且包含金屬；以及第一間隔件結構，插入於第一位元線與多個導電著陸墊之間，及第二間隔件結構，位於第二位元線與多個導電著陸墊之間，其中第一間隔件結構及第二間隔件結構包含與多個導電著陸墊接觸且與多個內埋接觸插塞間隔開的各別外部絕緣間隔件。
在下文中，將參考隨附圖式詳細地描述本發明概念的實施例。相同附圖標號用於圖式中的相同組件，且可省略對其的重複描述。
圖1為示出根據本發明概念的實施例的積體電路裝置10的記憶體單元陣列區的主要組件的示意性平面佈局。
參考圖1，積體電路裝置10可包含多個主動區ACT。主動區ACT可在相對於第一水平方向（X方向）及第二水平方向（Y方向）的對角/傾斜方向上。舉例而言，主動區ACT可在跨越第一水平方向及第二水平方向的方向上延伸，且方向不平行於或垂直於第一方向及第二方向。
多個字元線WL可在穿越/跨越主動區ACT的第一水平方向（X方向）上彼此平行地延伸。多個位元線BL可在字元線WL上/上方與第一水平方向（X方向）相交的第二水平方向（Y方向）上彼此平行地延伸。位元線BL可經由直接觸點DC電連接至主動區ACT。
多個內埋觸點BC可形成於位元線BL當中的每兩個鄰近位元線BL之間。在實例實施例中，內埋觸點BC可在第一水平方向（X方向）及第二水平方向（Y方向）上配置成行。多個導電著陸墊LP可分別形成於內埋觸點BC上。內埋接觸BC及導電著陸墊LP可將形成於位元線BL上/上方的電容器的下部電極（未繪示）電連接至主動區ACT。舉例而言，內埋觸點BC中的每一者可接觸主動區ACT。導電著陸墊LP中的每一者的至少一部分可與內埋觸點BC豎直地交疊。舉例而言，內埋觸點BC可內埋於基礎基底中及導電著陸墊LP下方。
將理解，當元件稱為「連接」或「耦接」至另一元件或「在」另一元件「上」時，其可直接連接或耦接至另一元件或在另一元件上或可存在介入元件。相比之下，當元件稱為「直接連接」或「直接耦接」至另一元件，或稱為「接觸」另一元件或「與」另一元件「接觸」時，接觸點處不存在介入元件。
隨後，將參考圖2至圖5描述根據本發明概念的實施例的積體電路裝置的實例組態。圖2至圖5中所示出的積體電路裝置可各自具有圖1中所示出的積體電路裝置10的佈局。
圖2繪示示出根據本發明概念的實施例的積體電路裝置100的橫截面視圖。在圖2中，(a)為對應於沿著圖1中的線A-A'截取的橫截面的部分的一些組件的橫截面視圖，(b)為對應於沿著圖1的線B-B'截取的橫截面的部分的一些組件的橫截面視圖，且(c)為對應於(a)中的虛線區AX的部分的放大視圖。
參考圖2，積體電路裝置100包含具有由裝置隔離層112界定的主動區ACT的基底110。裝置隔離層112形成於在基底110中所形成的用於裝置隔離的溝渠T1（或裝置隔離溝渠T1）中。
基底110可包含矽，例如單晶矽、多晶矽或非晶矽。在其他實例實施例中，基底110可包含選自Ge、SiGe、SiC、GaAs、InAs以及InP的至少一者。在實例實施例中，基底110可包含導電區，例如摻雜有雜質的井或摻雜有雜質的結構。裝置隔離層112可包含氧化層、氮化層或其組合或由氧化層、氮化層或其組合形成。
在第一水平方向（X方向）上延伸的多個字元線溝渠T2形成於基底110中，且多個閘極介電層116及多個字元線118以及內埋絕緣層120形成於字元線溝渠T2中。字元線118可對應於圖1中所示出的字元線WL。
閘極介電層116可包含選自氧化矽層、氮化矽層、氮氧化矽層、氧化/氮化/氧化（oxide/nitride/oxide；ONO）層以及具有比氧化矽層的介電常數更高的介電常數的高k層中的至少一者。高k層可包含HfO 2、Al 2O 3、HfAlO 3、Ta 2O 3、TiO 2或其組合。字元線118可包含Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其組合。內埋絕緣層120可包含氧化矽層、氮化矽層、氮氧化矽層或其組合。
緩衝層122形成於基底110上。可形成緩衝層122以覆蓋主動區ACT的上部表面、裝置隔離層112的上部表面以及內埋絕緣層120的上部表面。緩衝層122可包含但不限於依序形成於基底110上的第一氧化矽層、氮化矽層以及第二氧化矽層或由依序形成於基底110上的第一氧化矽層、氮化矽層以及第二氧化矽層形成。
在第二水平方向（Y方向）上彼此平行地延伸的位元線BL定位於緩衝層122上。位元線BL可在第一水平方向（X方向）上彼此間隔開。直接觸點DC形成於主動區ACT中的每一者的部分上。可將位元線BL中的每一者經由直接觸點DC電連接至主動區ACT。直接觸點DC可包含Si、Ge、W、WN、Co、Ni、Al、Mo、Ru、Ti、TiN、Ta、TaN、Cu或其組合。在實例實施例中，直接觸點DC可包含摻雜多晶矽層或由摻雜多晶矽層形成。舉例而言，直接觸點DC可為電連接電晶體的位元線BL及主動區ACT（例如，源極/汲極區）的導電圖案，且直接觸點DC可由與形成位元線BL的材料相同的材料形成。直接觸點DC可藉由與形成位元線BL的製程相同的製程形成。舉例而言，直接觸點DC可與位元線BL的至少一部分一體地形成。舉例而言，直接觸點DC可與例如作為單一主體的位元線BL的至少一部分一體地連接。在此情況下，一體形成圖案的上部部分可視為位元線BL的一部分且一體形成圖案的下部部分可視為直接觸點DC。舉例而言，位元線部分與直接觸點部分之間的邊界可視為與鄰近位元線BL的底部表面相同的豎直水平高度。舉例而言，邊界可視為在與緩衝層122的頂部表面相同的水平高度處。
位元線BL中的每一者可包含依序形成於基底110上的下部導電層130、中間導電層132以及上部導電層134。用絕緣頂蓋圖案136覆蓋位元線BL中的每一者。在豎直方向（Z方向）上，絕緣頂蓋圖案136可定位於上部導電層134上。位元線BL的下部導電層130的上部表面可與直接觸點DC的上部表面共面。在圖2中，位元線BL示出為具有包含下部導電層130、中間導電層132以及上部導電層134的三導電層結構，但本發明概念的技術概念不限於此。舉例而言，位元線BL可具有包含單一導電層、雙導電層或四個或大於四個導電層的多個導電層或由單一導電層、雙導電層或四個或大於四個導電層的多個導電層形成的堆疊結構。
在實例實施例中，下部導電層130可包含摻雜多晶矽層或由摻雜多晶矽層形成。中間導電層132及上部導電層134可各自包含Ti、TiN、TiSiN、鎢（W）、WN、矽化鎢（WSi x）、氮化鎢矽（WSi xN y）、釕（Ru）或其組合的層或可為包含Ti、TiN、TiSiN、鎢（W）、WN、矽化鎢（WSi x）、氮化鎢矽（WSi xN y）、釕（Ru）或其組合的層或由Ti、TiN、TiSiN、鎢（W）、WN、矽化鎢（WSi x）、氮化鎢矽（WSi xN y）、釕（Ru）或其組合形成的層。舉例而言，中間導電層132可包含TiN層及/或TiSiN層或可為TiN層及/或TiSiN層，且上部導電層134可包含Ti、TiN、W、WN、WSi xN y、Ru或其組合或可為包含Ti、TiN、W、WN、WSi xN y、Ru或其組合的層或由Ti、TiN、W、WN、WSi xN y、Ru或其組合形成的層。絕緣頂蓋圖案136可包含氮化矽層/圖案或可為氮化矽層/圖案。
多個凹陷間隔R1可形成於基底110的局部區中的主動區ACT中。多個內埋接觸插塞150B可定位於凹陷間隔R1中。可將內埋接觸插塞150B中的每一者電連接至及/或接觸選自主動區ACT中的一個主動區ACT。內埋接觸插塞150B中的每一者可包含內埋於基底100中的導電半導體層或可為內埋於基底100中的導電半導體層。在實例實施例中，內埋接觸插塞150B中的每一者的最頂部表面的豎直水平高度可等於或低於基底110的上部表面的豎直水平高度。如本文中所使用，術語「豎直水平高度」指在豎直方向（Z方向或-Z方向）上的高度。內埋接觸插塞150B中的每一者可內埋於基底110中及導電著陸墊LP下方。
內埋接觸插塞150B中的每一者可與主動區ACT接觸。內埋接觸插塞150B可包含摻雜有雜質、金屬、導電金屬氮化物或其組合的半導體材料或由摻雜有雜質、金屬、導電金屬氮化物或其組合的半導體材料形成。在實例實施例中，內埋接觸插塞150B中的每一者可包含摻雜多晶矽層/圖案、磊晶生長矽層/圖案或其組合或可為摻雜多晶矽層/圖案、磊晶生長矽層/圖案或其組合。在實例實施例中，直接觸點DC及內埋接觸插塞150B中的每一者可包含摻雜半導體層/圖案或可為摻雜半導體層/圖案。舉例而言，直接觸點DC中的每一者可包含具有第一摻雜濃度的第一矽層/圖案或可為具有第一摻雜濃度的第一矽層/圖案，且內埋接觸插塞150B中的每一者可包含具有小於第一摻雜濃度的第二摻雜濃度的第二矽層/圖案或可為具有小於第一摻雜濃度的第二摻雜濃度的第二矽層/圖案。
在積體電路裝置100中，一個直接觸點DC及面向彼此的其間具有一個直接觸點DC的一對內埋接觸插塞150B可分別電連接至主動區ACT當中的不同主動區ACT。
多個金屬矽化物層172及多個導電著陸墊LP可定位於內埋接觸插塞150B上。導電著陸墊LP中的每一者可在內埋接觸插塞150B上/上方在豎直方向（Z方向）上延伸。舉例而言，導電著陸墊LP可朝向內埋接觸插塞150B豎直地延伸。導電著陸墊LP中的每一者可具有在第一水平方向（X方向）上面向位元線BL的側壁。
可經由金屬矽化物層172將導電著陸墊LP分別電連接至內埋接觸插塞150B。導電著陸墊LP可在豎直方向（Z方向）上延伸以穿過位元線BL之間的間隔及絕緣頂蓋圖案136之間的間隔，且可在絕緣頂蓋圖案136上方延伸以與位元線BL中的一些豎直地交疊。
導電著陸墊LP中的每一者可包含導電障壁層174及導電層176。在實例實施例中，導電障壁層174可具有Ti/TiN堆疊結構。導電層176可包含金屬或由金屬形成。舉例而言，導電層176可包含鎢（W）或由鎢（W）形成。導電著陸墊LP在平面視圖中可具有多個島狀圖案形狀。導電著陸墊LP可藉由填充圍繞導電著陸墊LP的上部凹陷間隔R2的絕緣層180而彼此電絕緣。
在實例實施例中，金屬矽化物層172可包含矽化鈷、矽化鎳或矽化錳或由矽化鈷、矽化鎳或矽化錳形成，但不限於此。
內埋接觸插塞150B可在位元線BL當中在第一水平方向（X方向）上彼此鄰近的一對位元線BL之間的第二水平方向（Y方向）上配置成行。絕緣柵欄149可安置於在第二水平方向（Y方向）上配置成行的內埋接觸插塞150B之間。內埋接觸插塞150B可藉由絕緣柵欄149彼此絕緣。絕緣柵欄149中的每一者可具有在基底110上在豎直方向（Z方向）上延伸的柱狀形狀。
絕緣柵欄149可在第二水平方向（Y方向）上分別鄰近於導電著陸墊LP定位，且可與內埋接觸插塞150B間隔開定位。在實例實施例中，絕緣柵欄149可包含氮化矽層/圖案或可為氮化矽層/圖案。
積體電路裝置100可包含位元線BL與導電著陸墊LP之間的多個間隔件結構SP1。一個間隔件結構SP1可設置於選自位元線BL當中的一個位元線BL與在第二水平方向（Y方向）上配置成行的內埋接觸插塞150B之間。間隔件結構SP1中的每一者可包含內部絕緣間隔件142、中間絕緣間隔件146以及外部絕緣間隔件148或由內部絕緣間隔件142、中間絕緣間隔件146以及外部絕緣間隔件148形成。
內部絕緣間隔件142可接觸位元線BL的側壁及直接觸點DC的側壁中的每一者。內部絕緣間隔件142可包含與內埋接觸插塞150B接觸的一部分。內部絕緣間隔件142可包含氮化矽層/圖案或可為氮化矽層/圖案。中間絕緣間隔件146可在第一水平方向（X方向）上在內部絕緣間隔件142與外部絕緣間隔件148之間。中間絕緣間隔件146可具有面向位元線BL的側壁而使中間絕緣間隔件146與位元線BL間具有內部絕緣間隔件142及面向導電著陸墊LP的側壁而使中間絕緣間隔件146與導電著陸墊LP間具有外部絕緣間隔件148。中間絕緣間隔件146可包含氧化矽層/圖案、空氣間隔件或其組合或可為氧化矽層/圖案、空氣間隔件或其組合。如本文所使用，術語「空氣」可指大氣或在製造製程期間可存在的其他氣體。舉例而言，空氣間隔件可為用空氣或氣體填充的空白間隔或可處於真空狀態。
外部絕緣間隔件148可安置於位元線BL與導電著陸墊LP之間。外部絕緣間隔件148可接觸導電著陸墊LP的側壁。外部絕緣間隔件148可以外部絕緣間隔件148與內埋接觸插塞150B間的金屬矽化物層172與內埋接觸插塞150B間隔開。金屬矽化物層172可包含與外部絕緣間隔件148接觸的一部分。金屬矽化物層172的最底部表面的豎直水平高度可低於位元線BL的最底部表面的豎直水平高度，例如，下部導電層130的最底部表面構成位元線BL。金屬矽化物層172的最頂部表面的豎直水平高度可低於位元線BL的最頂部表面的豎直水平高度，例如，上部導電層134的最頂部表面構成位元線BL。
內埋接觸插塞150B的頂部表面的豎直水平高度可等於或低於外部絕緣間隔件148的最底部表面的豎直水平高度。外部絕緣間隔件148可以外部絕緣間隔件148與內部絕緣間隔件142間的中間絕緣間隔件146與內部絕緣間隔件142隔開。在實例實施例中，外部絕緣間隔件148可包含氮化矽層/圖案或可為氮化矽層/圖案。
構成間隔件結構SP1的內部絕緣間隔件142、中間絕緣間隔件146以及外部絕緣間隔件148可各自在第二水平方向（Y方向）上平行於位元線BL延伸。
間隙填充絕緣圖案144可設置於直接觸點DC與內埋接觸插塞150B之間。間隙填充絕緣圖案144可以間隙填充絕緣圖案144與直接觸點DC間的內部絕緣間隔件142與直接觸點DC隔開。
間隙填充絕緣圖案144可覆蓋直接觸點DC的側壁且包圍直接觸點DC。間隙填充絕緣圖案144可接觸內部絕緣間隔件142及內埋接觸插塞150B。在實例實施例中，間隙填充絕緣圖案144可包含氮化矽層/圖案或可為氮化矽層/圖案。
在上文參考圖2所描述的積體電路裝置100中，內埋接觸插塞150B可包含半導體層/圖案或可為半導體層/圖案，例如多晶矽層、磊晶生長矽層或其組合。包含氮化矽層的外部絕緣間隔件148可不接觸內埋接觸插塞150B但可接觸面向位元線BL的導電著陸墊LP。
若包含半導體層的內埋接觸插塞150B定位於位元線BL之間的相對狹窄間隔中且在狹窄間隔中與外部絕緣間隔件148的氮化矽層接觸，那麼空乏區可形成於與構成外部絕緣間隔件148的氮化矽層接觸的內埋接觸插塞150B的表面上及靠近內埋接觸插塞150B的表面，使得內埋接觸插塞150B的電阻可增加且其電特性可降低。根據本發明概念，包含半導體層的內埋接觸插塞150B可在低於外部絕緣間隔件148的豎直水平高度的豎直水平高度上以免接觸包含氮化矽層的外部絕緣間隔件148，且可用包含金屬的導電著陸墊LP填充位元線BL之間的相對狹窄間隔。因此，外部絕緣間隔件148可與導電著陸墊LP接觸且可不與內埋接觸插塞150B接觸。由於導電著陸墊LP包含含有金屬的材料，故即使導電著陸墊LP與外部絕緣間隔件148接觸，亦可消除靠近其接觸表面形成空乏區或由於外部絕緣間隔件148而降低導電著陸墊LP的電特性的可能性。因此，可防止降低藉由內埋接觸插塞150B、金屬矽化物層172以及導電著陸墊LP所形成的接觸結構的電特性。
圖3為示出根據本發明概念的其他實例實施例的積體電路裝置200的橫截面視圖。圖3為對應於圖2的（a）中的虛線區AX的積體電路裝置200的部分的一些組件的放大圖。在圖3中，與圖2中的彼等相同的附圖標號指代相同構件，且本文中省略其冗餘描述。
參考圖3，積體電路裝置200具有與圖2中所示出的積體電路裝置100實質上相同的組態。然而，積體電路裝置200包含多個間隔件結構SP2而非間隔件結構SP1。舉例而言，除間隔件結構SP2以外，圖3中所示出的積體電路裝置200可與圖2中所示出的積體電路裝置100相同。
間隔件結構SP2中的每一者可具有與圖2中所示出的間隔件結構SP1實質上相同的結構。然而，間隔件結構SP2可包含內部絕緣間隔件142、空氣間隔件AS2以及外部絕緣間隔件148。內部絕緣間隔件142的側壁、外部絕緣間隔件148的側壁以及間隙填充絕緣圖案144的上部表面可暴露於空氣間隔件AS2的內部。舉例而言，內部絕緣間隔件142的側壁、外部絕緣間隔件148的側壁、間隙填充絕緣圖案144的上部表面以及絕緣層180可例如至少在如圖2及圖3中所繪示的橫截面視圖中封閉/密封空氣間隔件AS2。另一空氣間隔件AS2可例如至少在亦如圖2及圖3中所繪示的橫截面視圖中由內部絕緣間隔件142的側壁、外部絕緣間隔件148的側壁、間隙填充絕緣圖案144的上部表面以及導電障壁層174來封閉/密封。圖3中所示出的實施例的其他組件可與圖2中所示出的實施例的組件相同。
在積體電路裝置200中，由於用包含具有相對低電容率的空氣間隔件AS2的間隔件結構SP2覆蓋位元線BL的側壁，故可減少位元線BL與鄰近其的導電著陸墊LP之間的非所要寄生電容。
圖4為示出根據本發明概念的其他實施例的積體電路裝置300的橫截面圖。圖4為對應於圖2的（a）中的虛線區AX的積體電路裝置300的部分的一些組件的放大圖。在圖4中，與圖2中的彼等相同的附圖標號指代相同構件，且本文中省略其冗餘描述。
參考圖4，積體電路裝置300具有與圖2中所示出的積體電路裝置100實質上相同的組態。然而，積體電路裝置300包含多個間隔件結構SP3而非間隔件結構SP1。舉例而言，除間隔件結構SP3以外，圖4中所示出的積體電路裝置300可與圖2中所示出的積體電路裝置100相同。間隔件結構SP3可具有與圖2中所示出的間隔件結構SP1實質上相同的結構。然而，間隔件結構SP3可包含空氣間隔件AS3及中間絕緣間隔件圖案P3，而非中間絕緣間隔件146。空氣間隔件AS3及中間絕緣間隔件圖案P3可在內部絕緣間隔件142的側壁與外部絕緣間隔件148的側壁之間的間隔中在豎直方向（Z方向）上交疊。在空氣間隔件AS3與中間絕緣間隔件圖案P3之間，中間絕緣間隔件圖案P3可更靠近基底110（參考圖2）。圖4中所示出的實施例的其他組件可與圖2中所示出的實施例的組件相同。
在積體電路裝置300中，由於用包含具有相對低電容率的空氣間隔件AS3的間隔件結構SP3覆蓋位元線BL的側壁，故可減少位元線BL與鄰近其的導電著陸墊LP之間的非所要寄生電容。
圖5為示出根據本發明概念的其他實施例的積體電路裝置400的橫截面視圖。圖5為對應於圖2的（a）中的虛線區AX的積體電路裝置400的一些組件的放大圖。在圖5中，與圖2中的彼等相同的附體標號指代相同構件，且本文中省略其冗餘描述。
參考圖5，積體電路裝置400具有與圖2中所示出的積體電路裝置100實質上相同的組態。然而，積體電路裝置400包含定位於凹陷間隔R1中的多個內埋接觸插塞450B及定位於內埋接觸插塞450B中的多個金屬矽化物層472。舉例而言，除內埋接觸插塞450B以外，圖5中所示出的積體電路裝置400可與圖2中所示出的積體電路裝置100相同。
內埋接觸插塞450B及金屬矽化物層472可具有與上文參考圖2所描述的內埋接觸插塞150B及金屬矽化物層172的組態實質上相同的組態。然而，內埋接觸插塞450B可具有在第一水平方向（X方向）上非線性地延伸的上部表面。內埋接觸插塞450B與金屬矽化物層472之間的介面可在水平方向（X-Y平面方向）上非線性地延伸。金屬矽化物層472的底部表面及上部表面可各自在第一水平方向（X方向）上非線性地延伸。舉例而言，內埋接觸插塞450B與金屬矽化物層472之間的邊界可不為平坦的且可不為平滑的。舉例而言，內埋接觸插塞450B與金屬矽化物層472之間的邊界可為波紋的或不均勻的，或可具有如圖5中所繪示的彎曲的界線。圖5中所示出的實施例的其他組件可與圖2中所示出的實施例的組件相同。
在積體電路裝置400中，包含半導體層的內埋接觸插塞450B在低於外部絕緣間隔件148的豎直水平高度的豎直水平高度處以免接觸包含氮化矽層的外部絕緣間隔件148，且位元線BL之間的相對狹窄間隔可用包含金屬的導電著陸墊LP填充。因此，外部絕緣間隔件148可與導電著陸墊LP接觸且可不與內埋接觸插塞450B接觸。由於導電著陸墊LP包含含有金屬的材料，故即使導電著陸墊LP與外部絕緣間隔件148接觸，亦可消除靠近導電著陸墊LP與外部絕緣間隔件148之間的接觸表面形成空乏區或由於外部絕緣間隔件148而降低導電著陸墊LP的電特性的可能性。因此，可防止降低由內埋接觸插塞450B、金屬矽化物層472以及導電著陸墊LP所形成的接觸結構的電特性。
在下文中，將描述根據根據本發明概念的技術精神的實施例的製造積體電路裝置的方法。
圖6A至圖6P為示出根據本發明概念的實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。在圖6A至圖6P中，（a）為根據對應於沿著圖1中的線A-A'截取的橫截面的局部區的製程序列的一些組件的橫截面視圖，且（b）為根據對應於沿著圖1中的線B-B'截取的橫截面的一部分的製程序列的一些組件的橫截面視圖。在圖6N、圖6O、圖6P中，（c）為對應於對應圖式的（a）中的虛線區AX的一部分的放大橫截面視圖。將參考圖6A至圖6P描述圖2中所示出的製造積體電路裝置100的方法。
參考圖6A，用於裝置隔離的溝渠T1可形成於基底110中，且裝置隔離層112可形成於用於裝置隔離的溝渠T1中。可由裝置隔離層112在基底110上界定多個主動區ACT。
多個字元線溝渠T2可形成於基底110中。字元線溝渠T2可在第一水平方向（X方向）上彼此平行地延伸且可具有橫穿主動區ACT的線形。為了在其底部表面上形成具有臺階的字元線溝渠T2，可藉由單獨蝕刻製程來蝕刻裝置隔離層112及基底110，使得裝置隔離層112的蝕刻深度及基底110的蝕刻深度可彼此不同。可清潔形成字元線溝渠T2的產物，且在其之後，可在字元線溝渠T2中的每一者內部依序形成閘極介電層116、字元線118以及內埋絕緣層120。在形成字元線118之前或之後，可執行用於在主動區ACT上形成多個源極/汲極區的離子植入製程。
緩衝層122可形成於基底110上。可形成緩衝層122以覆蓋主動區ACT的上部表面、裝置隔離層112的上部表面以及內埋絕緣層120的上部表面。第一氧化矽層、氮化矽層以及第二氧化矽層可依序形成於基底110上以形成緩衝層122，但本發明概念不限於此。
參考圖6B，下部導電層130可形成於緩衝層122上。下部導電層130可包含摻雜多晶矽層或可為摻雜多晶矽層。
參考圖6C，在罩幕圖案MP1形成於下部導電層130上之後，可蝕刻經由罩幕圖案MP1的開口MH暴露的下部導電層130、緩衝層122、基底110以及裝置隔離層112的部分以形成暴露基底110的主動區ACT的直接觸點孔DCH。罩幕圖案MP1可包含氧化物層、氮化物層或其組合或由氧化物層、氮化物層或其組合形成，但不限於此。
參考圖6D，可自圖6C的產物移除罩幕圖案MP1，且直接觸點DC可形成於直接觸點孔DCH中。
為形成直接觸點DC，可在直接觸點孔DCH內部及在下部導電層130上形成具有足以填充直接觸點孔DCH的厚度的摻雜多晶矽層，且可移除摻雜多晶矽層的不必要部分以使得摻雜多晶矽層保留在直接觸點孔DCH中。在實例實施例中，直接觸點DC可包含摻雜有n型摻雜劑的多晶矽層或由摻雜有n型摻雜劑的多晶矽層形成。n型摻雜劑可選自磷（P）、砷（As）以及銻（Sb）。
參考圖6E，中間導電層132、上部導電層134以及多個絕緣頂蓋圖案136可依序形成於下部導電層130及直接觸點DC上。絕緣頂蓋圖案136中的每一者可包含在第二水平方向（Y方向）上延伸的線圖案。
參考圖6F，在圖6E的產物中，可使用絕緣頂蓋圖案136作為蝕刻罩幕來蝕刻各別上部導電層134、中間導電層132、下部導電層130以及直接觸點DC的部分以在基底110上形成位元線BL。位元線BL可包含各別下部導電層130、中間導電層132以及上部導電層134的剩餘部分。
在形成位元線BL之後，直接觸點孔DCH的部分可圍繞直接觸點DC而再次暴露。位元線BL及絕緣頂蓋圖案136可構成位元線結構。在第二水平方向（Y方向）上延伸的線間隔（例如，線性間隔）LS可界定於位元線結構之間。
參考圖6G，可形成保形地覆蓋圖6F的產物的經暴露表面的內部絕緣間隔件142。
可形成內部絕緣間隔件142以保形地覆蓋直接觸點DC、下部導電層130、中間導電層132、上部導電層134以及絕緣頂蓋圖案136中的每一者。內部絕緣間隔件142可包含氮化矽層或由氮化矽層形成。可使用化學氣相沈積（chemical vapor deposition；CVD）或原子層沈積（atomic layer deposition；ALD）以形成內部絕緣間隔件142。
參考圖6H，可形成間隙填充絕緣層P144以填充圖6G的產物的內部絕緣間隔件142上的直接觸點孔DCH的剩餘間隔且覆蓋位元線BL、絕緣頂蓋圖案136以及直接觸點DC中的每一者的側壁。
在實例實施例中，間隙填充絕緣層P144可包含氮化矽層或可為氮化矽層。可使用CVD或ALD以形成間隙填充絕緣層P144。
參考圖6I，在圖6H的產物中，可等向性地蝕刻間隙填充絕緣層P144以形成包含間隙填充絕緣層P144的殘餘部分或由間隙填充絕緣層P144的殘餘部分形成的間隙填充絕緣圖案144。在等向性地蝕刻間隙填充絕緣層P144的同時，內部絕緣間隔件142可充當蝕刻終止層。間隙填充絕緣圖案144可包含填充間隙填充絕緣層P144的直接觸點孔DCH的內部的部分以及自直接觸點孔DCH的入口的外部覆蓋直接觸點孔DCH的入口的部分或由填充間隙填充絕緣層P144的直接觸點孔DCH的內部的部分以及自直接觸點孔DCH的入口的外部覆蓋直接觸點孔DCH的入口的部分形成。
參考圖6J，在形成使用CVD或ALD保形地覆蓋圖6I的產物中所暴露的表面的中間絕緣間隔件層之後，可異向性地蝕刻中間絕緣間隔件層以自中間絕緣間隔件層形成多個中間絕緣間隔件146。
在異向性地蝕刻中間絕緣間隔件層以形成中間絕緣間隔件146的同時，可移除間隙填充絕緣圖案144的部分、內部絕緣間隔件142的部分以及緩衝層122的部分。因此，可經由線間隔LS暴露基底110的部分、內部絕緣間隔件142的部分以及間隙填充絕緣圖案144的部分。內部絕緣間隔件142上的中間絕緣間隔件146可覆蓋位元線BL的側壁及絕緣頂蓋圖案136的側壁。
中間絕緣間隔件146可包含不同於內部絕緣間隔件142的材料及間隙填充絕緣圖案144的材料的材料或由不同於內部絕緣間隔件142的材料及間隙填充絕緣圖案144的材料的材料形成。中間絕緣間隔件146相對於內部絕緣間隔件142及間隙填充絕緣圖案144中的每一者可包含具有蝕刻選擇性的材料或由具有蝕刻選擇性的材料形成。舉例而言，中間絕緣間隔件146可包含氧化矽層或由氧化矽層形成。
參考圖6K，可形成外部絕緣間隔件148以保形地覆蓋圖6J的產物。
外部絕緣間隔件148相對於中間絕緣間隔件146可包含具有蝕刻選擇性的材料或由具有蝕刻選擇性的材料形成。舉例而言，外部絕緣間隔件148可包含氮化矽層或由氮化矽層形成。可使用CVD或ALD以形成外部絕緣間隔件148。
參考圖6L，在圖6K的產物中，彼此間隔開的多個絕緣柵欄149可形成於由位元線BL之間的外部絕緣間隔件148界定的線間隔LS中以將線間隔LS分離成多個觸點間隔CS。
可在字元線118上形成絕緣柵欄149以在豎直方向（Z方向）上與字元線118交疊。絕緣柵欄149可包含氮化矽層或由氮化矽層形成。在實例實施例中，在形成絕緣柵欄149的同時可消耗絕緣頂蓋圖案136及安置於絕緣頂蓋圖案136周圍的絕緣層中的每一者的部分，使得可降低其高度。
在其之後，可移除經由觸點間隔CS所暴露的結構的部分以形成暴露位元線BL之間的基底110的主動區ACT的多個凹陷間隔R1，例如在平面視圖中。可使用異向性蝕刻或異向性蝕刻及等向性蝕刻的組合以形成凹陷間隔R1。舉例而言，可藉由異向性地蝕刻形成於位元線BL與其下方的基底的部分之間的觸點間隔CS的底部表面處的外部絕緣間隔件148及等向性地蝕刻由此所暴露的基底110的主動區ACT的部分而形成凹陷間隔R1。可將凹陷間隔R1分別連接至觸點間隔CS。舉例而言，凹陷間隔R1中的每一者可用對應觸點間隔CS一體地及連續地形成。在用於形成凹陷間隔R1的蝕刻製程期間，可在鄰近於基底110的上部表面的區中消耗內部絕緣間隔件142及間隙填充絕緣圖案144中的每一者的部分。
可經由凹陷間隔R1中的每一者暴露基底110的主動區ACT的部分、內部絕緣間隔件142的部分以及間隙填充絕緣圖案144的部分。在某些實施例中，可經由凹陷間隔R1中的每一者暴露裝置隔離層112的部分。
參考圖6M，在圖6L的產物中，填充凹陷間隔R1及觸點間隔CS的導電層150L可形成於位元線BL之間。導電層150L可包含覆蓋觸點間隔CS外部的絕緣頂蓋圖案136中的每一者的上部表面的部分。導電層150L可包含摻雜多晶矽層或由摻雜多晶矽層形成。舉例而言，導電層150L可包含摻雜有n型摻雜劑的多晶矽層或由摻雜有n型摻雜劑的多晶矽層形成。
在實例實施例中，在形成填充凹陷間隔R1及觸點間隔CS的摻雜多晶矽層以形成導電層150L之後，可執行雷射退火以使摻雜多晶矽層緻密。藉由在摻雜多晶矽層上執行雷射退火，可移除包含於摻雜多晶矽層中的空隙且可獲得具有密集膜品質的摻雜多晶矽層。
參考圖6N，在圖6M的產物中，可回蝕導電層150L以形成填充凹陷間隔R1的下部內埋導電層150。在形成下部內埋導電層150之後，可再次清空觸點間隔CS。
如圖6N中所示出，下部內埋導電層150中的每一者的上部表面的豎直水平高度可等於或高於基底110的上部表面水平高度。下部內埋導電層150中的每一者的上部表面的豎直水平高度可等於或高於外部絕緣間隔件148的底部表面的豎直水平高度。在實例實施例中，下部內埋導電層150中的每一者可包含與面向觸點間隔CS的外部絕緣間隔件148的外部側壁接觸的部分。下部內埋導電層150中的每一者可具有暴露於觸點間隔CS中的平坦的上部表面。
然而，根據本發明概念，下部內埋導電層150的形狀及大小不限於圖6N中所示出的形狀及大小。舉例而言，不同於圖6N中所示出的實施例，下部內埋導電層150中的每一者的上部表面的豎直水平高度可低於基底110的上部表面的豎直水平高度及外部絕緣間隔件148的最底部表面的豎直水平高度。因此，下部內埋導電層150中的每一者可不包含與外部絕緣間隔件148接觸的部分。在某些實施例中，下部內埋導電層150中的每一者的上部表面可具有在第一水平方向（X方向）上非線性地/不均勻地延伸的形狀。舉例而言，下部內埋導電層150的上部表面可具有彎曲的橫截面視圖。
參考圖6O，在圖6N的產物中，多個金屬矽化物層172可形成於經由觸點間隔CS所暴露的下部內埋導電層150上。在金屬矽化物層172的形成期間，下部內埋導電層150中的每一者的上部部分可參與金屬矽化物層172的形成反應。舉例而言，下部內埋導電層150中的每一者的上部部分可變為金屬矽化物層172。在金屬矽化物層172形成於觸點間隔CS中的每一者內部之後，在參與金屬矽化物層172的形成反應之後作為下部內埋導電層150的殘餘部分的內埋接觸插塞150B，可保留於凹陷間隔R1中的每一者中。舉例而言，內埋接觸插塞150B可為下部內埋導電層150的不變為金屬矽化物層172的部分。
內埋接觸插塞150B中的每一者的上部表面的豎直水平高度可等於或低於外部絕緣間隔件148的底部表面的豎直水平高度。內埋接觸插塞150B中的每一者的上部表面的豎直水平高度可等於或低於基底110的上部表面的豎直水平高度。內埋接觸插塞150B中的每一者可不包含與外部絕緣間隔件148接觸的部分。內埋接觸插塞150B的上部表面可在水平方向（X-Y平面方向）上實質上平坦地延伸。內埋接觸插塞150B與金屬矽化物層172之間的介面可在水平方向（X-Y平面方向）上實質上平坦地延伸。內埋接觸插塞150B及金屬矽化物層172可形成圖1中所示出的內埋觸點BC的至少一部分。舉例而言，內埋觸點BC可由內埋接觸插塞150B及金屬矽化物層172形成。
如本文所使用的諸如「平坦」、「相同」、「等於」或「平面」或「共面」的術語涵蓋包含可能例如由於製造製程而發生的變化的相同性或近似相同性。除非上下文或其他陳述另外指示，否則本文中可使用術語「實質上」來強調此含義。
參考圖6P，在圖6O的產物中，可形成導電著陸墊LP以填充觸點間隔CS中的每一者的內部。
導電著陸墊LP中的每一者可包含填充金屬矽化物層172上的觸點間隔CS的部分以及延伸至絕緣頂蓋圖案136的上部部分以與位元線BL中的一些豎直地交疊的部分。舉例而言，導電著陸墊LP的部分可接觸絕緣頂蓋圖案136的頂部表面及/或形成於絕緣頂蓋圖案136的頂部表面上。
為形成導電著陸墊LP，可形成保形地覆蓋圖6O的產物中的經暴露表面的導電障壁層174，且接著具有足以填充觸點間隔CS的厚度的金屬層可接著形成於導電障壁層174上以形成導電層176。在其之後，暴露導電層176的部分的罩幕圖案（未繪示）形成於導電層176上，且可使用罩幕圖案作為蝕刻罩幕來蝕刻導電層176、導電障壁層174以及其下方的絕緣層以形成上部凹陷間隔R2。罩幕圖案可包含氮化矽層或由氮化矽層形成，但不限於此。
由上部凹陷間隔R2界定的導電著陸墊LP中的每一者的上部表面可具有多個島狀圖案形狀。在導電著陸墊LP中，自觸點間隔CS的外部在水平方向上延伸的部分可構成圖1中所示出的導電著陸墊LP。
在形成導電著陸墊LP之後，包含於導電著陸墊LP中的每一者中的導電障壁層174及導電層176可在第一水平方向（X方向）上面向包含於位元線BL中的下部導電層130、中間導電層132，以及上部導電層134而具有內部絕緣間隔件142及外部絕緣間隔件148於其間。
導電著陸墊LP可藉由用絕緣層180填充圍繞導電著陸墊LP的上部凹陷間隔R2而彼此電絕緣。在其之後，可在絕緣層180上形成電連接至導電著陸墊LP的多個電容器下部電極。
在實例實施例中，在上文參考圖6P所描述的製程中形成圍繞導電著陸墊LP的上部凹陷間隔R2之後，可在用絕緣層180填充上部凹陷間隔R2之前進一步執行藉由經由上部凹陷間隔R2移除構成中間絕緣間隔件146的氧化矽層的至少一部分來形成空氣間隔件的製程。
在實例中，為製造圖3中所示出的積體電路裝置200，在上文參考圖6P所描述的製程中，在形成上部凹陷間隔R2之後，及在用絕緣層180填充上部凹陷間隔R2之前，可經由上部凹陷間隔R2完全地移除構成中間絕緣間隔件146的氧化矽層以用空氣間隔件AS2替換中間絕緣間隔件146。
在另一實例中，為製造圖4中所示出的積體電路裝置300，在上文參考圖6P所描述的製程中，在形成上部凹陷間隔R2之後，及在用絕緣層180填充上部凹陷間隔R2之前，可經由上部凹陷間隔R2移除僅構成中間絕緣間隔件146的氧化矽層的部分以形成空氣間隔件AS3，且由氧化矽層的下部部分形成的中間絕緣間隔件圖案P3可保留於空氣間隔件AS3下部。
圖7A及圖7B為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。圖7A及圖7B示出對應於沿著圖1的線A-A'截取的橫截面的局部橫截面組態的局部區的放大橫截面結構。圖7A及7B中所示出的部分可為對應於圖6N的（a）中的虛線區AX的部分。將參考圖7A及圖7B描述圖5中所示出的製造積體電路裝置400的實例方法。在圖7A及圖7B中，與圖6A至圖6P中的彼等相同的附圖標號指代相同構件，且本文中省略其詳細描述。
參考圖7A，在藉由執行上文參考圖6A至圖6L所描述的製程來形成觸點間隔CS及凹陷間隔R1之後，半導體材料可生長於經由凹陷間隔R1所暴露的基底110的表面上以形成填充凹陷間隔R1的多個磊晶半導體層450。舉例而言，磊晶半導體層450中的每一者可填充對應凹陷間隔R1。
在實例實施例中，可使用包含元素半導體前驅體的原材料來執行低壓化學氣相沈積（low-pressure chemical vapor deposition；LPCVD）、選擇性磊晶生長（selective epitaxial growth；SEG）或循環沈積及蝕刻（cyclic deposition and etching；CDE）以形成磊晶半導體層450。元素半導體前驅體可包含含有Si元素的Si源極。如可使用Si源極、矽烷（SiH 4）、二矽烷（Si 2H 6）、三矽烷（Si 3H 8）、二氯矽烷（SiH 2Cl 2）或類似者，但不限於此。在實例實施例中，磊晶半導體層450中的每一者可包含摻雜有n型摻雜劑的Si層或可為摻雜有n型摻雜劑的Si層。n型摻雜劑可選自磷（P）、砷（As）以及銻（Sb）。在實例實施例中，在用於形成磊晶半導體層450的磊晶生長期間，可原位執行n型摻雜劑的離子植入。
如圖7A中所示出，磊晶半導體層450中的每一者可具有暴露於觸點間隔CS中的非線性上部表面450T（例如，不均勻/彎曲的上部表面）。非線性上部表面450T可包含朝向觸點間隔CS突出的部分。
磊晶半導體層450可包含相對密集結晶半導體層。因此，在磊晶半導體層450之後，可省略上文參考圖6M所描述的雷射退火製程，且可在無雷射退火製程的情況下執行稍後將參考圖7B描述的製程。
參考圖7B，用與上文參考圖6O所描述的用於形成金屬矽化物層172的製程類似或相同的方法，金屬矽化物層472可在圖7A的合成產物中形成於磊晶半導體層450中的每一者上。舉例而言，在形成金屬矽化物層472中，可對圖7A的合成產物執行與形成金屬矽化物層172相同的製程。在經由觸點間隔CS形成金屬矽化物層472的同時，磊晶半導體層450中的每一者的上部部分可參與金屬矽化物層472的形成反應。舉例而言，磊晶半導體層450中的每一者的上部部分可變為金屬矽化物層472。在金屬矽化物層472形成於觸點間隔CS中的每一者中之後，剩餘磊晶半導體層450的頂部表面的水平高度可等於或低於基底110的上部表面的水平高度。磊晶半導體層450中的每一者的頂部表面的水平高度可等於或低於外部絕緣間隔件148的底部表面的水平高度。磊晶半導體層450中的每一者可不包含與外部絕緣間隔件148接觸的部分。磊晶半導體層450與金屬矽化物層472之間的介面可在水平方向（X-Y平面方向）上非線性地延伸。舉例而言，磊晶半導體層450與金屬矽化物層472之間的邊界可為不均勻的/彎曲的。磊晶半導體層450及金屬矽化物層472可形成圖1中所示出的內埋觸點BC的至少一部分。舉例而言，內埋觸點BC可由磊晶半導體層450及金屬矽化物層472形成。舉例而言，磊晶半導體層450可為對應於圖5中所示出的內埋接觸插塞450B的內埋接觸插塞。
在其之後，可分別以與參考圖6P所描述的相同的方式形成填充觸點間隔CS的內部的導電著陸墊LP以製造圖5中所示出的積體電路裝置400。
圖8A及圖8B為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。圖8A及圖8B示出根據對應於沿著圖1的線A-A'截取的橫截面的部分的製程序列的一些組件的橫截面結構。將參考圖8A及圖8B描述圖2中所示出的製造積體電路裝置100的另一實例方法。在圖8A及圖8B中，與圖6A至圖6P中的彼等相同的附圖標號指代相同構件，且本文中省略其詳細描述。
參考圖8A，在藉由執行上文參考圖6A至圖6L所描述的製程來形成觸點間隔CS及凹陷間隔R1之後，半導體材料可以與上文參考圖7A所描述的方式類似或相同的方式磊晶生長於經由凹陷間隔R1所暴露的基底110的表面上以形成填充凹陷間隔R1的磊晶半導體層450。
在其之後，可形成導電層552以保形地覆蓋暴露於形成磊晶半導體層450的產物中的表面。為形成導電層552，可執行與上文參考圖6M所描述的導電層150L形成製程類似或相同的製程。然而，導電層552可不完全地填充觸點間隔CS中的每一者。因此，在導電層552上，自觸點間隔CS中的每一者的入口朝內延伸的間隔的部分可保留空白。導電層552的材料與上文參考圖6M所描述的導電層150L的材料實質上相同。舉例而言，導電層552可包含摻雜有n型摻雜劑的多晶矽層或可為摻雜有n型摻雜劑的多晶矽層。
參考圖8B，可藉由對圖8A的產物執行雷射退火來使導電層552緻密。然而，在此實例中，由於導電層552具有相對較小厚度，故可用少於上文參考圖6M所描述的摻雜多晶矽層的雷射退火中的能量的能量來執行雷射退火。藉由對圖8A的產物執行雷射退火，可獲得作為將磊晶半導體層450整合至觸點間隔CS中的每一者中的導電層552的產物的導電層554。
在其之後，可以與上文參考圖6N所描述的方式類似或相同的方式在圖8B的產物中/自圖8B的產物回蝕導電層554以形成包含填充凹陷間隔R1的導電層554的部分的下部內埋接觸插塞150B。在其之後，可藉由執行上文參考圖6O及圖6P所描述的製程來製造圖2中所示出的積體電路裝置100。
圖9為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的橫截面視圖。
圖9示出根據對應於沿著圖1的線A-A'截取的橫截面的部分的製程序列的一些組件的橫截面結構。將參考圖9描述圖2中所示出的製造積體電路裝置100的另一實例方法。在圖9中，與圖6A至圖6P中的彼等相同的附圖標號指代相同構件，且本文中省略其詳細描述。
參考圖9，在藉由執行上文參考圖6A至圖6L所描述的製程來形成觸點間隔CS及凹陷間隔R1之後，半導體材料可以與上文參考圖7A所描述的方式類似或相同的方式磊晶生長於經由凹陷間隔R1所暴露的基底110的表面上以形成填充凹陷間隔R1的磊晶半導體層450。
在其之後，可形成填充磊晶半導體層450上的觸點間隔CS的導電層652。導電層652的材料與上文參考圖6M所描述的導電層150L的材料實質上相同。在實例實施例中，導電層652可包含例如摻雜有n型摻雜劑的多晶矽層的摻雜半導體層或可為摻雜半導體層。多個空隙VD可包含於導電層652中/藉由導電層652形成，例如觸點間隔CS中。
可藉由對圖9的產物執行雷射退火來移除空隙VD中的至少一些。在其之後，可以與上文參考圖6N所描述的方式類似或相同的方式回蝕導電層652的雷射經退火結果以允許僅填充凹陷間隔R1的導電層652的雷射經退火結果的部分保留，且在其之後，可執行上文參考圖6O至圖6P所描述的製程以製造圖2中所示出的積體電路裝置100。
雖然本發明概念已參考其實施例進行具體繪示及描述，但將理解，可在不脫離以下申請專利範圍的精神及範疇的情況下作出形式及細節的各種改變。
10、100、200、300、400:積體電路裝置 110:基底 112:裝置隔離層 116:閘極介電層 118、WL:字元線 120:內埋絕緣層 122:緩衝層 130:下部導電層 132:中間導電層 134:上部導電層 136:絕緣頂蓋圖案 142:內部絕緣間隔件 144:間隙填充絕緣圖案 146:中間絕緣間隔件 148:外部絕緣間隔件 149:絕緣柵欄 150:下部內埋導電層 150B、450B:內埋接觸插塞 150L、176、552、554、652:導電層 172、472:金屬矽化物層 174:導電障壁層 180:絕緣層 450:磊晶半導體層 450T:非線性上部表面 A-A'、B-B':線 ACT:主動區 AS2、AS3:空氣間隔件 AX:虛線區 BC:內埋觸點 BL:位元線 CS:觸點間隔 DC:直接觸點 DCH:接觸點孔 LP:導電著陸墊 LS:線間隔 MH:開口 MP1:罩幕圖案 P144:間隙填充絕緣層 P3:中間絕緣間隔件圖案 R1:凹陷間隔 R2:上部凹陷間隔 SP1、SP2、SP3:間隔件結構 T1:裝置隔離溝渠 T2:字元線溝渠 VD:空隙 X、Y、Z:方向
自結合隨附圖式進行的以下詳細描述將更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為示出根據本發明概念的實施例的積體電路裝置的記憶體單元陣列區的主要組件的示意性平面佈局。 圖2為示出根據本發明概念的實施例的積體電路裝置的橫截面視圖。 圖3為示出根據本發明概念的其他實施例的積體電路裝置的橫截面視圖。 圖4為示出根據本發明概念的其他實施例的積體電路裝置的橫截面視圖。 圖5為示出根據本發明概念的其他實施例的積體電路裝置的橫截面視圖。 圖6A至圖6P為示出根據本發明概念的實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。 圖7A及圖7B為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。 圖8A及圖8B為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的製程序列的橫截面視圖。 圖9為示出根據本發明概念的其他實施例的製造積體電路裝置的方法的橫截面視圖。
100:積體電路裝置
110:基底
112:裝置隔離層
116:閘極介電層
118:字元線
120:內埋絕緣層
122:緩衝層
130:下部導電層
132:中間導電層
134:上部導電層
136:絕緣頂蓋圖案
142:內部絕緣間隔件
144:間隙填充絕緣圖案
146:中間絕緣間隔件
148:外部絕緣間隔件
149:絕緣柵欄
150B:內埋接觸插塞
172:金屬矽化物層
174:導電障壁層
176:導電層
180:絕緣層
A-A'、B-B':線
ACT:主動區
AX:虛線區
BL:位元線
DC:直接觸點
LP:導電著陸墊
R1:凹陷間隔
R2:上部凹陷間隔
SP1:間隔件結構
T1:裝置隔離溝渠
T2:字元線溝渠
X、Y、Z:方向

Claims (20)

  1. 一種積體電路裝置，包括： 基底，包含多個主動區； 直接觸點，電連接至選自所述多個主動區的第一主動區； 內埋接觸插塞，電連接至選自所述多個主動區的第二主動區，所述第二主動區在第一水平方向上鄰近於所述第一主動區，所述內埋接觸插塞包含導電半導體層； 位元線，在垂直於所述第一水平方向的第二水平方向上在所述基底上延伸且電連接至所述直接觸點； 導電著陸墊，在豎直方向上朝向所述內埋接觸插塞延伸，具有在所述第一水平方向上面向所述位元線的側壁，且包含金屬；以及 外部絕緣間隔件，位於所述位元線與所述導電著陸墊之間，所述外部絕緣間隔件與所述導電著陸墊的所述側壁接觸，且所述外部絕緣間隔件與所述內埋接觸插塞間隔開。
  2. 如請求項1所述的積體電路裝置，其中所述內埋接觸插塞的上部表面的豎直水平高度低於所述外部絕緣間隔件的底部表面的豎直水平高度。
  3. 如請求項1所述的積體電路裝置，其中所述內埋接觸插塞的頂部表面的豎直水平高度等於或低於所述基底的上部表面的豎直水平高度。
  4. 如請求項1所述的積體電路裝置，更包括： 金屬矽化物層，位於所述內埋接觸插塞與所述導電著陸墊之間， 其中所述金屬矽化物層與所述外部絕緣間隔件接觸。
  5. 如請求項1所述的積體電路裝置，其中所述內埋接觸插塞具有在所述第一水平方向上平坦地延伸的上部表面。
  6. 如請求項1所述的積體電路裝置，其中所述內埋接觸插塞具有彎曲的上部表面。
  7. 如請求項1所述的積體電路裝置，其中所述內埋接觸插塞包含摻雜多晶矽層、磊晶生長矽層或其組合。
  8. 如請求項1所述的積體電路裝置，其中所述直接觸點包含具有第一摻雜濃度的第一矽層，且 所述內埋接觸插塞包含具有小於所述第一摻雜濃度的第二摻雜濃度的第二矽層。
  9. 如請求項1所述的積體電路裝置，更包括： 內部絕緣間隔件，與所述位元線的側壁及所述直接觸點的側壁接觸； 中間絕緣間隔件，在所述第一水平方向上位於所述內部絕緣間隔件與所述外部絕緣間隔件之間，且包含面向所述位元線的第一側壁而使所述中間絕緣間隔件與所述位元線間具有所述內部絕緣間隔件以及面向所述導電著陸墊的第二側壁而使所述中間絕緣間隔件與所述導電著陸墊間具有所述外部絕緣間隔件；以及 間隙填充絕緣圖案，位於所述直接觸點與所述內埋接觸插塞之間且與所述內部絕緣間隔件及所述內埋接觸插塞接觸。
  10. 如請求項1所述的積體電路裝置，更包括： 絕緣柵欄，在所述第二水平方向上鄰近於所述導電著陸墊且在所述基底上在所述豎直方向上自與所述內埋接觸插塞隔開的位置延伸。
  11. 一種積體電路裝置，包括： 基底，包含多個主動區； 位元線，在水平方向上在所述基底上延伸且連接至選自所述多個主動區的第一主動區； 內埋接觸插塞，連接至所述多個主動區當中的鄰近於所述第一主動區的第二主動區且包含內埋於所述基底中的導電半導體層； 導電著陸墊，在豎直方向上朝向所述內埋接觸插塞延伸，具有面向所述位元線的側壁，且包含金屬；以及 間隔件結構，位於所述位元線與所述導電著陸墊之間， 其中所述間隔件結構包含與所述導電著陸墊的所述側壁接觸且與所述內埋接觸插塞間隔開的外部絕緣間隔件。
  12. 如請求項11所述的積體電路裝置，其中所述內埋接觸插塞的上部表面的豎直水平高度低於所述外部絕緣間隔件的底部表面的豎直水平高度。
  13. 如請求項11所述的積體電路裝置，更包括： 金屬矽化物層，位於所述內埋接觸插塞與所述導電著陸墊之間， 其中所述金屬矽化物層具有底部表面，所述底部表面具有低於所述位元線的底部表面的豎直水平高度的豎直水平高度。
  14. 如請求項11所述的積體電路裝置，更包括： 金屬矽化物層，位於所述內埋接觸插塞與所述導電著陸墊之間， 其中所述金屬矽化物層的頂部表面的豎直水平高度低於所述位元線的頂部表面的豎直水平高度。
  15. 如請求項11所述的積體電路裝置，其中所述內埋接觸插塞包含摻雜多晶矽層、磊晶生長矽層或其組合。
  16. 如請求項11所述的積體電路裝置，其中所述間隔件結構包含： 內部絕緣間隔件，與所述位元線及所述內埋接觸插塞接觸；以及 中間絕緣間隔件，位於所述內部絕緣間隔件與所述外部絕緣間隔件之間， 其中所述內部絕緣間隔件及所述外部絕緣間隔件包含氮化矽層，且 所述中間絕緣間隔件包含氧化層或空氣間隔件。
  17. 一種積體電路裝置，包括： 基底，包含彼此間隔開的多個主動區； 第一位元線及第二位元線，在第一水平方向上在所述基底上彼此間隔開且在垂直於所述第一水平方向的第二水平方向上延伸； 多個內埋接觸插塞，在所述第二水平方向上在所述第一位元線與所述第二位元線之間配置成行且包含內埋於所述基底中的多個導電半導體層； 多個絕緣柵欄，在所述第一位元線與所述第二位元線之間所述多個內埋接觸插塞之間逐個地配置； 直接觸點，電連接選自所述多個主動區的第一主動區及所述第一位元線； 多個導電著陸墊，在豎直方向上分別朝向所述多個內埋接觸插塞延伸，具有在所述第一水平方向上面向所述第一位元線的第一側壁及面向所述第二位元線的第二側壁，且包含金屬；以及 第一間隔件結構，位於所述第一位元線與所述多個導電著陸墊之間，及第二間隔件結構，位於所述第二位元線與所述多個導電著陸墊之間， 其中所述第一間隔件結構及所述第二間隔件結構包含與所述多個導電著陸墊接觸且與所述多個內埋接觸插塞間隔開的各別外部絕緣間隔件。
  18. 如請求項17所述的積體電路裝置，其中所述多個內埋接觸插塞中的每一者的上部表面的豎直水平高度低於所述外部絕緣間隔件中的每一者的底部表面的豎直水平高度。
  19. 如請求項17所述的積體電路裝置，更包括： 多個金屬矽化物層，位於所述多個內埋接觸插塞與所述多個導電著陸墊之間， 其中所述多個金屬矽化物層中的每一者具有底部表面，所述底部表面具有低於所述第一位元線及所述第二位元線中的每一者的底部表面的豎直水平高度的豎直水平高度。
  20. 如請求項17所述的積體電路裝置，更包括： 多個金屬矽化物層，位於所述多個內埋接觸插塞與所述多個導電著陸墊之間且與所述多個內埋接觸插塞接觸， 其中所述多個內埋接觸插塞與所述多個金屬矽化物層之間的介面具有不均勻形狀。
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