CN117082854A - 半导体器件及其制造方法 - Google Patents

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李贤真
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Abstract

提供一种半导体器件以及用于制造半导体器件的方法，该半导体器件，包括：半导体衬底；多个位线结构，该多个位线结构在半导体衬底之上彼此间隔开，并且每个位线结构包括位线和位线硬掩模的堆叠结构；接触焊盘，该接触焊盘在相邻的位线结构之间定位在半导体衬底之上；接触结构，该接触结构包括第一接触和第二接触的堆叠结构，该第一接触形成在接触焊盘之上，该第二接触具有比第一接触大的线宽；第一间隔件结构，该第一间隔件结构介于第一接触与每个位线结构之间；以及第二间隔件结构，该第二间隔件结构介于第二接触与每个位线结构之间，并且具有比第一间隔件结构小的介电常数。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2022年5月17日提交的申请号为10-2022-0060091的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本发明的各种实施例总体上涉及一种半导体器件及其制造方法，更具体地，涉及一种包括储存节点接触的半导体器件及其制造方法。
背景技术
随着半导体器件集成度的增大及其尺寸的减小，在半导体器件中采用的接触插塞的尺寸也必须减小。然而，较小的接触插塞需要形成较高的高宽比的接触孔，这在半导体器件的制造过程中提出了许多困难的挑战。
例如，在用于形成具有高的高宽比的接触孔的刻蚀工艺期间，可能会发生错位，并且通常，错位可能很大，使得接触孔无法被正确地形成，例如，接触孔在其整个长度上可能无法完全打开或根本无法打开。
这类接触孔缺陷在较高的高宽比下可能增大，并且可能使半导体器件的电特性劣化或使半导体器件完全有缺陷。
发明内容
本发明公开内容的各种实施例涉及一种具有优越电特性的的半导体器件以及用于制造该半导体器件的方法。
根据本发明的实施例，一种半导体器件包括：半导体衬底；多个位线结构，该多个位线结构在半导体衬底之上彼此间隔开，并且每个位线结构包括位线和位线硬掩模的堆叠结构；接触焊盘，该接触焊盘在相邻的位线结构之间定位在半导体衬底之上；接触结构，该接触结构包括第一接触和第二接触的堆叠结构，该第一接触形成在接触焊盘之上，该第二接触具有比第一接触大的线宽；第一间隔件结构，该第一间隔件结构介于第一接触与每个位线结构之间；以及第二间隔件结构，该第二间隔件结构介于第二接触与每个位线结构之间，并且具有比第一间隔件结构小的介电常数。
根据本发明的另一个实施例，一种用于制造半导体器件的方法包括：提供半导体衬底；形成多个位线结构，该多个位线结构在半导体衬底之上彼此间隔开，并且每个位线结构包括位线和位线硬掩模的堆叠结构；形成接触焊盘，该接触焊盘在相邻的位线结构之间定位在半导体衬底之上；形成接触结构，该接触结构包括第一接触和第二接触的堆叠结构，该第一接触位于接触焊盘之上，该第二接触具有比第一接触的线宽大的线宽；形成第一间隔件结构，该第一间隔件结构介于第一接触与每个位线结构之间；以及形成第二间隔件结构，该第二间隔件结构介于第二接触与每个位线结构之间，并且具有比第一间隔件结构的介电常数小的介电常数。
通过结合以下附图对本发明的具体示例的详细描述，对于本发明的本领域的普通技术人员来说，本发明的这些特征和其他特征以及优点应该变得显而易见。
附图说明
图1是示出根据本发明的实施例的半导体器件的平面图。
图2A和图2B是分别沿图1的线A-A'和B-B'截取的剖视图，其示出了根据本发明的实施例的半导体器件。
图3A至图20C示出根据本发明的实施例的用于制造半导体器件的方法。
具体实施方式
下面将参考附图更详细描述本发明的各种实施例。然而，本发明可以以不同的形式实施并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例，使得本公开内容能够被更透彻地理解，并且使得本公开内容将本发明的范围传达给本领域的技术人员。在整个公开中，相同的附图标记在本发明的各个附图和实施例中指代相同的部件。
附图不一定按比例绘制，并且在某些情况下，可能已经夸大了比例以便清楚地示出实施例的特征。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
图1是示出根据本发明的实施例的半导体器件的平面图。图2A和图2B是分别沿图1的线A-A'和B-B'截取的剖视图，其示出了根据本发明的实施例的半导体器件。
参考图1、图2A和图2B，半导体器件可以包括多个存储单元。每个存储单元可以包括单元晶体管，该单元晶体管包括掩埋栅极结构BG、位线结构BL、以及存储元件137。
可以在衬底101之上形成隔离层102和有源区103。多个有源区103可以由隔离层102限定。每个有源区103可以具有条形状，该条形状具有长轴和短轴。有源区103可以被定位成以预定间隔彼此间隔开。
衬底101可以由含硅的材料形成。衬底101可以包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合、或它们的多层。衬底101还可以包括不同的半导体材料，诸如锗。衬底101可以包括III/V族半导体衬底，例如，化合物半导体衬底，诸如GaAs。衬底101可以包括绝缘体上硅(SOI)衬底。可以通过浅沟槽隔离(STI)工艺形成隔离层102。
可以在衬底101中形成在第一方向D1上延伸的线形掩埋栅极结构BG(参考图1)。掩埋栅极结构可以包括：栅极电介质层106，其形成在栅极沟槽105的表面之上；栅电极107，其形成在栅极电介质层106之上，以填充栅极沟槽105；以及密封层108。
具体地，可以在衬底101中形成在第一方向D1上与有源区103和隔离层102交叉的线形栅极沟槽105。栅极沟槽105可以以预定深度形成在由硬掩模层104限定的区域中，该硬掩模层104形成在衬底101的表面上。栅极沟槽105的底表面可以被定位在比隔离层102的底表面高的水平处。换言之，栅极沟槽105可以具有比隔离层102浅的深度。根据本发明的另一个实施例，栅极沟槽105的底部可以具有弧度。根据本发明的又一个实施例，在栅极沟槽105延伸的方向上的隔离层102可以被刻蚀至预定深度，以在有源区103中形成鳍部。
可以在栅极沟槽105的表面上形成栅极电介质层106。可以在栅极电介质层106之上形成部分填充栅极沟槽105的栅电极107。可以在栅电极107之上形成密封层108，以填充栅极沟槽105的剩余部分。密封层108的上表面可以被定位在与硬掩模层104的上表面相同的水平处。栅电极107的上表面可以被定位在比衬底101的上表面低的水平处。栅电极107可以由低电阻金属材料形成。可以通过将氮化钛和钨顺序地堆叠来形成栅电极107。根据本发明的另一个实施例，栅电极107可以仅由氮化钛(仅TiN)形成。
可以在衬底101中形成第一杂质区109和第二杂质区110。第一杂质区109和第二杂质区110可以被称为“源极/漏极区”。第一杂质区109和第二杂质区110可以通过栅极沟槽105彼此间隔开。相应地，栅电极107以及第一杂质区109和第二杂质区110可以成为单元晶体管。单元晶体管能够改善由于栅电极107具有掩埋栅极结构而可能发生的短沟道效应。
可以在衬底101之上形成位线接触121。位线接触121可以耦接到第一杂质区109。位线接触121可以被定位在位线接触孔的内部。位线接触孔可以使第一杂质区109暴露。位线接触121的下表面可以低于衬底101的上表面。位线接触121可以由多晶硅或金属材料形成。位线接触121的一部分可以具有比位线接触孔的直径小的线宽。相应地，可以在位线接触121的两侧上形成间隙G。可以在位线接触121的两侧上独立地形成间隙G。结果，一个位线接触121和一对间隙G可以被定位在位线接触孔中，并且该对间隙G可以由位线接触121间隔开。间隙G可以被定位在位线接触121与接触结构SNC之间。
可以在位线接触121之上形成位线结构BL(参考图1)。位线结构BL可以通过位线接触121耦接到有源区。位线结构BL可以包括：位线122、和在位线122之上的位线硬掩模123。参考图1，位线结构BL可以具有在与掩埋栅极结构BG交叉的方向(即，第二方向D2上)延伸的线形状(参考图1)。位线122的一部分可以耦接到位线接触121。参考图2A，位线122和位线接触121可以具有相同的线宽。相应地，位线122可以在一个方向上延伸，同时覆盖位线接触121的上表面。位线122可以包括金属材料。位线硬掩模123可以包括电介质材料。
可以在位线结构BL和位线接触121的侧壁上形成第一至第三间隔件结构SP1、SP2和SP3。第一间隔件结构SP1可以被定位在位线接触121的侧壁上。第二间隔件结构SP2可以被定位在位线122的侧壁上。第三间隔件结构SP3可以被定位在位线硬掩模123的侧壁上。第一至第三间隔件结构SP1、SP2和SP3可以具有不同的堆叠结构。
第一间隔件结构SP1可以填充被定位在位线接触121的两侧上的间隙G。第一间隔件结构SP1可以包括第一间隔件124和间隙填充间隔件125。第一间隔件结构SP1可以具有：第一间隔件124和间隙填充间隔件125的堆叠结构，该第一间隔件124沿着间隙G的表面共形地形成，该间隙填充间隔件125在第一间隔件124之上填充间隙G。第一间隔件124和间隙填充间隔件125可以由包括硅的电介质材料形成。例如，第一间隔件124可以包括氧化硅。例如，间隙填充间隔件125可以包括氮化硅。根据本发明的另一个实施例，晶种层可以介于位线接触121与第一间隔件结构SP1之间。例如，晶种层可以是氮化硅。例如，晶种层可以具有大于等于且小于等于/>的厚度。
第二间隔件结构SP2可以包括：第一至第三间隔件124、126和128的堆叠结构。第二间隔件结构SP2可以具有一种结构，在该结构中，第一至第三间隔件124、126和128从位线122的侧壁顺序地堆叠。第一间隔件124和第二间隔件126可以由包括硅的电介质材料形成。例如，第一间隔件124可以包括氧化硅。例如，第二间隔件126可以包括氧化硅。例如，第三间隔件128可以包括低k材料。换言之，第二间隔件结构SP2可以具有O/O/K(氧化物/氧化物/低k材料)结构。根据本发明的另一个实施例，晶种层可以介于位线122与第二间隔件结构SP2之间。例如，晶种层可以是氮化硅。例如，晶种层可以具有大于等于且小于等于/>的厚度。第二间隔件结构SP2的晶种层可以是与第二间隔件结构SP2同时形成的单层。
第二间隔件结构SP2的第一间隔件124可以是与第一间隔件结构SP1的第一间隔件124同时形成的单层。第二间隔件结构SP2的第一间隔件124可以与第一间隔件结构SP1的第一间隔件124形成在同一层上。换言之，第二间隔件结构SP2的第一间隔件124可以在与衬底101的表面垂直的方向上从第一间隔件结构SP1的第一间隔件124延伸。
第二间隔件结构SP2的上表面可以被定位在比位线122的上表面高的水平处。根据本发明的另一个实施例，第二间隔件结构SP2的上表面可以被定位在与位线122的上表面相同的水平处。
第三间隔件结构SP3可以包括第四间隔件133。例如，第四间隔件133可以包括氮化硅。
第三间隔件结构SP3可以被定位在位线硬掩模123的侧壁上。第三间隔件结构SP3的下表面可以被定位在比位线122的上表面高的水平处。第三间隔件结构SP3的上表面可以被定位在与位线硬掩模123的上表面相同的水平处。
参考图1，相邻的接触结构SNC可以被定位成在第二方向D2上彼此间隔开，并且可以通过插塞隔离层132间隔开。插塞隔离层132可以包括电介质材料。插塞隔离层132可以包括氮化硅。
接触焊盘127可以被定位在接触结构SNC与第二源极/漏极区110之间。接触焊盘127可以用于将接触结构SNC和第二源极/漏极区110彼此耦接。可以通过选择性外延生长(SEG)形成接触焊盘127。可以通过自对准形成接触焊盘127。
可以通过自下而上的生长工艺(例如，诸如外延生长工艺和选择性外延生长工艺等)形成接触焊盘127。接触焊盘127可以包括含硅外延层。例如，接触焊盘127可以包括硅外延层。接触焊盘127可以包括SEG Si。
接触焊盘127可以包括掺杂剂。相应地，接触焊盘127可以是掺杂的外延层。掺杂剂可以包括N型掺杂剂。N型掺杂剂可以包括磷(P)、砷(As)、锑(Sb)、或它们的组合。接触焊盘127可以包括：硅外延层，其掺杂有磷、通过选择性外延生长形成，即，重度掺杂SEG磷化硅(SiP)或它们的组合。这里，术语低浓度SEG SiP和高浓度SEG SiP分别指代SEG SiP中的低浓度磷和高浓度磷。
根据本发明的另一个实施例，接触焊盘127可以包括：掺杂有N型掺杂剂的SEGSiGe、或掺杂有N型掺杂剂的SEG SiC。
可以在接触焊盘127之上形成接触结构SNC。接触结构SNC可以形成在相邻的位线结构BL之间。接触结构SNC可以通过接触焊盘127耦接到第二源极/漏极区110。接触结构SNC可以包括：第一接触129和第二接触134的堆叠结构。第一接触129和第二接触134可以包括导电材料。例如，第一接触129可以包括多晶硅。第二接触134可以包括金属材料。例如，第二接触134可以包括选自以下之中的任一个：钛、氮化钛、以及钨、或它们的组合。
第一接触129的上表面可以被定位在比位线122的上表面高的水平处。第一接触129的上表面可以被定位成与第二间隔件结构SP2的上表面相同的水平处。第二接触134的上表面可以被定位成与第三间隔件结构SP3的上表面相同的水平处。换言之，具有O/O/K结构的第二间隔件结构SP2可以被定位在第一接触129与位线122之间。相应地，可以使第一接触129与位线122之间的寄生电容最小化。
第三间隔件结构SP3可以被定位在第二接触134与位线硬掩模123之间。第三间隔件结构SP3可以形成为第四间隔件133的单层，以比第二间隔件结构SP2薄。换言之，第二接触134的线宽可以大于第一接触129的线宽。相应地，可以确保接触结构SNC与着陆焊盘(landing pad)136之间的叠加边距(overlay margin)，并且可以降低接触电阻。
可以在接触结构SNC之上形成着陆焊盘136。相邻的着陆焊盘136可以通过层间电介质层135间隔开。着陆焊盘136可以是用于在接触结构SNC与存储元件137之间的互连的结构。着陆焊盘136可以包括导电材料。
可以在着陆焊盘136之上形成存储元件137。存储元件137可以包括电容器，该电容器包括储存节点。储存节点可以包括柱类型。还可以在储存节点之上形成电介质层和板式节点。储存节点可以具有除了柱的形式之外的圆柱体的形式，。储存节点可以通过着陆焊盘136耦接到接触结构SNC。
根据本发明的另一个实施例，不同类型的存储元件可以在接触结构SNC之上被耦接。
如上所述，根据本发明的实施例，可以通过在位线122的侧壁上设置具有O/O/K结构的第二间隔件结构SP2来使与第一接触129的寄生电容最小化。此外，可以通过在由电介质材料形成的位线硬掩模123的侧壁上设置由单层形成的第三间隔件结构SP3来确保接触结构SNC与着陆焊盘136之间的叠加边距并且降低接触电阻，以及因此不会影响寄生电容。
图3A至图20C示出了用于制造半导体器件的方法。图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、以及图20A是平面图。图3B、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B、图20B为分别沿在图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、以及图20A中示出的线A-A'截取的横截面图。图3C、图4C、图5C、图6C、图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C为分别沿在图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、以及图20A中示出的线B-B'截取的横截面图。
参考图3A至图3C，可以在衬底11中形成隔离层12。有源区13可以由隔离层12限定。每个有源区13可以具有细长的条形状。有源区13可以以预定间隔彼此间隔开。
可以通过浅沟槽隔离(STI)工艺形成隔离层12。STI工艺可以包括：对衬底11进行刻蚀以形成隔离沟槽(附图标记省略)，并且隔离沟槽可以用电介质材料填充，从而形成隔离层12。隔离层12可以包括氧化硅、氮化硅、或它们的组合。可以执行化学气相沉积(CVD)或其他沉积工艺，以用电介质材料填充隔离沟槽。可以附加地使用诸如化学机械抛光(CMP)的平坦化工艺。
随后，可以在衬底11中形成掩埋栅极结构。掩埋栅极结构可以包括：栅极沟槽15；栅极电介质层16，其覆盖栅极沟槽15的底部表面和侧壁；栅电极17，其在栅极电介质层16之上部分地填充栅极沟槽15；以及密封层18，其形成在栅电极17之上。
用于形成掩埋栅极结构的方法可以如下。
首先，可以在衬底11中形成栅极沟槽15。栅极沟槽15可以具有与有源区13和隔离层12交叉的线形状。可以通过以下方式来形成栅极沟槽15：在衬底11之上形成掩模图案，并且使用掩模图案作为刻蚀掩模来执行刻蚀工艺。为了形成栅极沟槽15，硬掩模层14可以被用作刻蚀阻挡层(etch barrier)。硬掩模层14可以包括原硅酸四乙酯(TEOS)。栅极沟槽15可以形成为比隔离沟槽浅。换言之，栅极沟槽15的底表面可以被定位在比隔离层12的底表面高的水平处。栅极沟槽15可以具有足够的深度以增加至与栅电极17的平均横截面积一样多。相应地，可以降低栅电极17的电阻。根据本发明的另一个实施例，栅极沟槽15的底部拐角可以具有弧度。通过将栅极沟槽15的底部拐角形成为具有弧度，可以使栅极沟槽15的底部处的不规则性最小化，并且因此可以容易地执行栅电极17的填充。
在形成栅极沟槽15之后，可以形成鳍区。可以通过使隔离层12的一部分凹陷来形成鳍区。
随后，可以在栅极沟槽15的底部表面和侧壁上形成栅极电介质层16。在形成栅极电介质层16之前，可以修复栅极沟槽15的表面上的刻蚀损伤。例如，在通过热氧化工艺形成牺牲氧化物之后，可以去除牺牲氧化物。
可以通过热氧化工艺形成栅极电介质层16。例如，可以通过使栅极沟槽15的底部表面和侧壁氧化来形成栅极电介质层16。
根据本发明的另一个实施例，可以通过诸如化学气相沉积(CVD)或原子层沉积(ALD)的沉积方法来形成栅极电介质层16。栅极电介质层16可以包括：高k材料、氧化物、氮化物、氮氧化物、或它们的组合。高k材料可以包括含铪材料。含铪材料可以包括：氧化铪、氧化铪硅、氮氧化铪硅、或它们的组合。根据本发明的另一个实施例，高k材料可以包括：氧化镧、氧化镧铝、氧化锆、氧化锆硅、氮氧化锆硅、氧化铝、以及它们的组合。对于高k材料，可以选择性地使用其他已知的高k材料。
根据本发明的另一个实施例，可以通过以下方式来形成栅极电介质层16：沉积内衬多晶硅层，以及然后使内衬多晶硅层彻底地氧化。
另外，根据本发明的另一个实施例，可以通过以下方式来形成栅极电介质层16：形成内衬氮化硅层，以及然后使内衬氮化硅层彻底地氧化。
随后，可以在栅极电介质层16之上形成栅电极17。为了形成栅电极17，可以在形成导电层以填充栅极沟槽15之后执行凹陷工艺。凹陷工艺可以作为回蚀工艺或CMP工艺被执行，并且回蚀工艺被顺序地执行。栅电极17可以具有部分地填充栅极沟槽15的凹陷形状。换言之，栅电极17的上表面可以被定位在比衬底11的上表面低的水平处。栅电极17可以包括：金属、金属氮化物、或它们的组合。例如，栅电极17可以由氮化钛(TiN)、钨(W)、或氮化钛/钨(TiN/W)形成。氮化钛/钨(TiN/W)可以具有一种结构，在该结构中共形地形成氮化钛以及然后用钨部分地填充栅极沟槽15。对于栅电极17，可以单独使用氮化钛，并且这可以被称为具有“仅TiN”结构的栅电极17。
随后，可以在栅电极17之上形成密封层18。密封层18可以包括电介质材料。可以用密封层18填充栅极沟槽15的在栅电极17之上的剩余部分。密封层18可以包括氧化硅。此外，根据本发明的另一个实施例，密封层18可以是NON(氮化物-氧化物-氮化物)结构。密封层18的上表面可以被定位在与硬掩模层14的上表面相同的水平处。为此，当形成密封层18时，可以执行使用硬掩模层14的上表面作为刻蚀停止目标的化学机械抛光(CMP)工艺。
在如上所述形成掩埋栅极结构之后，可以形成第一源极/漏极区19和第二源极/漏极区20。可以通过诸如注入的掺杂工艺形成第一源极/漏极区19和第二源极/漏极区20。第一源极/漏极区19和第二源极/漏极区20可以具有相同的深度。根据本发明的另一个实施例，第一源极/漏极区19可以比第二源极/漏极区20深。第一源极/漏极区19可以是将要与位线接触耦接的区。第二源极/漏极区20可以是将要与储存接触耦接的区。
可以由栅电极17、第一源极/漏极区19、以及第二源极/漏极区20形成存储单元的单元晶体管。
随后，可以形成耦接到第一源极/漏极区19的位线结构。该位线结构可以包括：位线22和位线硬掩模23的堆叠结构。
用于形成位线结构的方法可以如下。
首先，可以对硬掩模层14进行刻蚀以形成位线接触孔。当从平面图的角度观察时，位线接触孔可以具有圆形形状。当从平面图的角度观察时，位线接触孔可以具有椭圆形形状。衬底11的一部分可以通过位线接触孔暴露。位线接触孔可以具有被控制为具有预定线宽的直径。可以形成位线接触孔以使有源区13的一部分暴露。例如，可以通过位线接触孔使第一源极/漏极区19暴露。位线接触孔可以具有比有源区13的短轴的宽度大的直径。结果，在用于形成位线接触孔的刻蚀工艺中，可以对第一源极/漏极区19的一部分、隔离层12、以及密封层18进行刻蚀。换言之，在位线接触孔之下的密封层18、第一源极/漏极区19、以及隔离层12可以被凹陷至预定深度。相应地，位线接触孔的底部部分可以被扩展到衬底11中。随着位线接触孔扩展，可以使第一源极/漏极区19凹陷，并且第一源极/漏极区19的上表面可以被定位在比第二源极/漏极区20的上表面低的水平处。
随后，可以形成对位线接触孔进行间隙填充的初步插塞。可以通过选择性外延生长(SEG)形成初步插塞。例如，初步插塞可以包括SEG SiP。以这种方式，可以通过选择性外延生长形成无空位(void)的初步插塞。根据本发明的另一个实施例，可以通过沉积多晶硅并执行CMP工艺来形成初步插塞。初步插塞可以填充位线接触孔。初步插塞的上表面可以被定位成与硬掩模层14的上表面相同的水平处。
随后，导电层和硬掩模材料层可以在包括初步插塞的硬掩模层14之上堆叠。导电层和硬掩模材料层可以被顺序地堆叠在初步插塞和硬掩模层14之上。导电层可以包括含金属材料。导电层可以包括金属、金属氮化物、金属硅化物、或它们的组合。根据本发明的实施例，导电层可以包括钨(W)。根据本发明的实施例，导电层可以包括氮化钛和钨的堆叠(TiN/W)。本文中，氮化钛可以用作阻挡层。硬掩模材料层可以由相对于导电层和初步插塞具有刻蚀选择性的电介质材料形成。硬掩模材料层可以包括氧化硅或氮化硅。
随后，可以在硬掩模材料层之上形成位线掩模层。位线掩模层可以由相对于导电层和硬掩模材料层具有刻蚀选择性的材料形成。位线掩模层可以包括光致抗蚀剂图案。可以通过诸如间隔件图案化技术(SPT，specer patterning technology)或双图案化技术(DPT，double patterning technology)的图案化方法形成位线掩模层。当从平面图的角度观察时，位线掩模层可以具有在第二方向D2上延伸的线形状。
随后，可以顺序地对硬掩模材料层、导电层、以及初步插塞进行刻蚀。结果，可以形成位线接触21、位线22、以及位线硬掩模23。位线22和位线硬掩模23的堆叠结构可以被称为“位线结构”。
位线结构的线宽可以小于位线接触孔的直径。结果，可以在位线接触21周围形成间隙G。间隙G可以不以围绕位线接触21的形状形成，而是独立地形成在位线接触21的两个侧壁上。结果，一个位线接触21和一对间隙G可以被定位在位线接触孔中，并且一对间隙G可以被位线接触21分开。间隙G的底部表面可以被定位在与第一源极/漏极区19的凹陷上表面相同的水平处。根据本发明的另一个实施例，间隙G的底部表面可以延伸到隔离层12的内部。换言之，间隙G的底部表面可以被定位在比第一源极/漏极区19的凹陷上表面低的水平处。
参考图4A至图4C，可以形成第一间隔件层24A。可以沿着包括位线结构的整个表面轮廓共形地形成第一间隔件层24A。第一间隔件层24A可以包括电介质材料。第一间隔件层24A可以包括低k材料。这里，低k材料可以指具有比氧化硅高的介电常数和比氮化硅低的介电常数的材料。低k材料可以包括对湿化学品的损失比氧化硅少的材料。例如，第一间隔件层24A可以包括SiCO。
根据本发明的另一个实施例，在形成第一间隔件层24A之前，可以沿着包括位线结构的整个表面轮廓形成晶种层。可以应用晶种层以防止位线22氧化。例如，晶种层可以包括氮化硅。例如，晶种层可以形成为具有大于等于且小于等于/>的厚度。
参考图5A至图5C，可以在第一间隔件层24A之上形成间隙填充间隔件层25A。间隙填充间隔件层25A可以形成为具有填充位线接触21的两侧上的间隙G的厚度。间隙填充间隔件层25A可以包括电介质材料。例如，间隙填充间隔件层25A可以包括氮化硅。
参考图6A至图6C，可以形成填充间隙G的间隙填充间隔件25。为此，可以对间隙填充间隔件层25A执行修整工艺(trimming process)。相应地，除了间隙G之外，第一间隔件层24A之上的所有间隙填充间隔件层25A可以被去除。
随后，可以执行清洗工艺。在清洗工艺期间，间隔件的厚度可以通过形成低k材料的第一间隔件层24A来保持，该低k材料对湿化学品的损失比氧化硅少。
随后，可以执行氧(O2)等离子体剥离工艺。可以通过氧等离子体剥离工艺用由氧化硅形成的第一间隔件层24B替换由低k材料形成的第一间隔件层24A(参见图5B)。相应地，可以在保持间隔件厚度的同时进一步降低间隔件的介电常数。
参考图7A至图7C，可以在第一间隔件层24B和间隙填充间隔件25之上形成第二间隔件层26A。可以沿着包括第一间隔件层24B的整个表面轮廓共形地形成第二间隔件层26A。第二间隔件层26A可以包括电介质材料。第二间隔件层26A可以包括低k材料。这里，低k材料可以指具有比氧化硅高的介电常数和比氮化硅低的介电常数的材料。低k材料可以包括对湿化学品的损失比氧化硅少的材料。例如，第二间隔件层26A可以包括SiCO。
参考图8A至图8C，可以形成第一间隔件24和第二间隔件26。为此，可以对第一间隔件层24B和第二间隔件层26A进行刻蚀。结果，位线硬掩模23和硬掩模层14可以被暴露。
随后，可以对被暴露的硬掩模层14进行刻蚀以形成使有源区13的一部分暴露的凹陷部R。为了形成凹陷部R，硬掩模层14、隔离层12、以及第二源极/漏极区20可以被刻蚀至预定深度。凹陷部R可以延伸到衬底11的内部。凹陷部R的底部表面可以定位在比位线接触22的上表面低的水平处。凹陷部R的底部表面可以定位在比位线接触22的底部表面高的水平处。
当形成第一间隔件24和第二间隔件26以及凹陷部R时，储存接触区可以被暴露。可以在沿第二方向D2延伸的线形位线结构的侧壁上形成第一间隔件24和第二间隔件26。相应地，被第一间隔件24和第二间隔件26以及凹陷部R暴露的区域可以是被位线结构间隔开并在第二方向D2上延伸的线形区域。
参考图9A至图9C，可以形成部分地填充凹陷部R的接触焊盘27。可以通过自下而上的生长工艺形成接触焊盘27。可以通过选择性外延生长(SEG)形成接触焊盘27。可以使用第二源极/漏极区20作为晶种来使接触焊盘27生长。换言之，接触焊盘27可以是自对准SEG。接触焊盘27可以包括含硅材料。接触焊盘27可以是外延层。接触焊盘27可以是含硅外延层。接触焊盘27可以包括SEG Si、SEG SiGe、或SEG SiC。根据本发明的另一个实施例，接触焊盘27可以包括：掺杂有N型掺杂剂的SEG Si、掺杂有N型掺杂剂的SEG SiGe、或掺杂有N型掺杂剂的SEG SiG。例如，接触焊盘27可以包括SEG SiP。可以使用硅源气体和添加气体(additivegas)来形成接触焊盘27。硅源气体可以包括：硅烷(SiH4)、二氯硅烷(SiH2Cl2、DCS)、或它们的混合物。添加气体可以包括HCl。
接触焊盘27的上表面可以定位在比位线接触21的上表面低的水平处。
如上所述，由于执行选择性外延生长以形成接触焊盘27，因此可以使工艺简化。此外，由于接触焊盘27由使用第二源极/漏极区20作为晶种生长的自对准SEG形成，因此可以省略图案化工艺。
参考图10A至图10C，可以执行氧等离子体剥离工艺。通过氧等离子体剥离工艺，可以用由氧化硅形成的第二间隔件26'替换由低k材料形成的第二间隔件26(参见图9B)。相应地，可以在保持间隔件厚度的同时进一步减小间隔件的介电常数。
参考图11A至图11C，可以在第二间隔件26'和接触焊盘27之上形成第三间隔件层28A。可以沿着包括第二间隔件26'的整个表面轮廓共形地形成第三间隔件层28A。第三间隔件层28A可以包括电介质材料。第三间隔件层28A可以包括低k材料。这里，低k材料可以指具有比氧化硅高的介电常数和比氮化硅低的介电常数的材料。低k材料可以包括：对湿化学品的损失比氧化硅少的材料。例如，第三间隔件层28A可以包括SiCO。
参考图12A至图12C，可以形成使接触焊盘27暴露的第三间隔件28。可以通过刻蚀接触焊盘27之上的第三间隔件层28A而形成第三间隔件28。
参考图13A至图13C，可以形成对储存接触区进行间隙填充的插塞材料层29A。插塞材料层29A可以形成为对由位线结构暴露的所有线形储存接触区进行间隙填充。插塞材料层29A可以包括导电材料。例如，插塞材料层29A可以包括多晶硅。
参考图14A至图14C，可以形成插塞分离部分30。插塞分离部分30可以限定第一接触29。第一接触29可以定位在接触焊盘27之上并且可以通过接触焊盘27电连接到第二源极/漏极区20。插塞分离部分30可以在第二方向D2上将第一接触29分开。
参考图15A至图15C，可以在插塞分离部分30中顺序地形成第一插塞分离层31和第二插塞分离层32。可以沿着插塞分离部分30的内壁共形地形成第一插塞分离层31。
第二插塞分离层32可以形成为在第一插塞分离层31之上填充插塞分离部分30。
第一插塞分离层31和第二插塞分离层32可以包括电介质材料。第一插塞分离层31和第二插塞分离层32可以由不同的材料形成。第一插塞分离层31和第二插塞分离层32可以由具有不同湿法刻蚀选择性的材料形成。第一插塞分离层31可以由具有与第一至第三间隔件24、26'和28的湿法刻蚀选择性相似或相同的湿法刻蚀选择性的材料形成。例如，第一插塞分离层31可以包括氧化硅。第二插塞分离层32可以由具有与第一至第三间隔件24、26'和28的湿法刻蚀选择性不同的湿法刻蚀选择性的材料形成。例如，第二插塞分离层32可以包括氮化硅。
参考图16A至图16C，可以使第一接触29凹陷。可以通过回蚀工艺使第一接触29凹陷。凹陷的第一接触29的上表面可以定位在比位线硬掩模23的底部表面高的水平处。根据本发明的另一个实施例，凹陷的第一接触29的上表面可以定位在与位线22的上表面相同的水平处。换言之，凹陷的第一接触29可以在横向方向上与位线22交叠。
参考图17A至图17C，可以去除暴露于第一接触29的上部的第一至第三间隔件24、26'、28和第一插塞分离层31。为此，可以通过执行氧等离子体剥离工艺用氧化硅替换被暴露的低k材料的第三间隔件28。随后，可以通过使用氢氟酸(HF)的清洗工艺去除被暴露的氧化硅。
相应地，在突出于第一接触29之上的位线结构的侧壁上可以不存在间隔件。换言之，在第一接触29之上可以暴露出位线硬掩模23和第二插塞分离层32。
第一至第三间隔件24、26'和28可以介于位线结构与第一接触29之间。相应地，可以通过将具有氧化物/氧化物/低k材料(O/O/K)结构的间隔件结构应用在位线22与第一接触29之间来改善寄生电容。
参考图18A至图18C，可以在被暴露的位线硬掩模23的侧壁和第二插塞分离层32的侧壁上形成第四间隔件33。第四间隔件33可以包括电介质材料。例如，第四间隔件33可以包括氮化硅。第四间隔件33的厚度可以被调整为比第一至第三间隔件24、26'和28的总厚度薄。
参考图19A至图19C，可以在第一接触29之上形成第二接触34。第二接触34可以包括金属材料。
第二接触34的底部表面可以定位在比位线22的上表面高的水平处。第二接触34不与位线22横向地交叠。第二接触34可以与位线硬掩模23横向地交叠。
根据本发明的实施例，可以通过使第一至第三间隔件24、26'和28介于位线22与第一接触29之间来防止寄生电容。另外，通过仅使其厚度小于第一至第三间隔件24、26'和28的总厚度的第四间隔件33介于位线硬掩模23与第二接触34之间，可以将第二接触34的线宽调整为比第一接触29的线宽宽。相应地，可以改善通过后续工艺形成的着陆焊盘与第二接触34之间的交叠裕度。
参考图20A至图20C，可以在第二接触34之上形成着陆焊盘36。可以通过层间电介质层35将着陆焊盘36间隔开。当从平面图的角度观察时，着陆焊盘36可以形成为岛形状。
随后，可以在着陆焊盘36之上形成包括电容器的存储元件37。
存储元件37可以包括电容器，该电容器包括储存节点。储存节点可以包括柱类型。还可以在储存节点之上形成电介质层和板式节点。储存节点可以具有除了柱形状之外的筒形状。
根据本发明的实施例，可以通过应用接触焊盘来确保衬底与接触之间的交叠裕度。
根据本发明的实施例，可以防止位线间隔件的损失并且可以通过降低介电常数来增大寄生电容。
根据本发明的实施例，可以确保接触结构与着陆焊盘之间的交叠裕度。
根据本发明的实施例，可以改善半导体器件的可靠性。
虽然本发明已针对特定实施例进行了描述，但对于本领域技术人员而言显而易见的是，在不脱离如所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种改变和修改。

Claims (21)

1.一种半导体器件，包括：
半导体衬底；
多个位线结构，所述多个位线结构在所述半导体衬底之上彼此间隔开，并且每个位线结构包括位线和位线硬掩模的堆叠结构；
接触焊盘，所述接触焊盘在相邻的位线结构之间定位在所述半导体衬底之上；
接触结构，所述接触结构包括第一接触和第二接触的堆叠结构，所述第一接触形成在所述接触焊盘之上，所述第二接触具有比所述第一接触大的线宽；
第一间隔件结构，所述第一间隔件结构介于所述第一接触与每个所述位线结构之间；以及
第二间隔件结构，所述第二间隔件结构介于所述第二接触与每个所述位线结构之间，并且具有比所述第一间隔件结构小的介电常数。
2.如权利要求1所述的半导体器件，其中，所述第一间隔件结构的厚度大于所述第二间隔件结构的厚度。
3.如权利要求1所述的半导体器件，其中，所述第一间隔件结构包括多层结构。
4.如权利要求1所述的半导体器件，其中，所述第一间隔件结构包括氧化物/氧化物/低k材料结构。
5.如权利要求1所述的半导体器件，其中，所述第一接触的上表面定位在比所述位线的上表面高的水平处。
6.如权利要求1所述的半导体器件，其中，所述第一间隔件结构定位在与所述第一接触的上表面相同的水平处。
7.如权利要求1所述的半导体器件，其中，所述第一接触和所述第一间隔件结构在横向方向上与所述位线交叠。
8.如权利要求1所述的半导体器件，其中，所述第二间隔件结构包括单层结构。
9.如权利要求1所述的半导体器件，其中，所述第二间隔件结构包括氮化硅。
10.如权利要求1所述的半导体器件，其中，所述第二接触和所述第二间隔件结构在横向方向上与所述位线硬掩模交叠。
11.如权利要求1所述的半导体器件，其中，所述接触焊盘包括外延层。
12.如权利要求1所述的半导体器件，还包括：
掩埋栅极结构，所述掩埋栅极结构形成在所述半导体衬底中；以及
第一源极/漏极区和第二源极/漏极区，所述第一源极/漏极区和所述第二源极/漏极区在所述掩埋栅极结构的两侧上形成在所述半导体衬底中，
其中，所述接触焊盘耦接至所述第二源极/漏极区。
13.如权利要求1所述的半导体器件，还包括：
位线接触，所述位线接触适用于耦接所述半导体衬底和每个所述位线结构。
14.一种用于制造半导体器件的方法，包括：
提供半导体衬底；
形成多个位线结构，所述多个位线结构在所述半导体衬底之上彼此间隔开，每个所述位线结构包括位线和位线硬掩模的堆叠结构；
形成接触焊盘，所述接触焊盘在相邻的位线结构之间定位在所述半导体衬底之上；
形成接触结构，所述接触结构包括第一接触和第二接触的堆叠结构，所述第一接触位于所述接触焊盘之上，所述第二接触具有比所述第一接触的线宽大的线宽；
形成第一间隔件结构，所述第一间隔件结构介于所述第一接触与每个所述位线结构之间；以及
形成第二间隔件结构，所述第二间隔件结构介于所述第二接触与每个所述位线结构之间，并且具有比所述第一间隔件结构的介电常数小的介电常数。
15.如权利要求14所述的方法，其中，在形成所述接触焊盘的步骤中，
执行从所述半导体衬底生长的选择性外延生长。
16.如权利要求14所述的方法，其中，所述接触焊盘包括含硅外延层。
17.如权利要求14所述的方法，其中，所述第一间隔件结构的厚度大于所述第二间隔件结构的厚度。
18.如权利要求14所述的方法，其中，形成所述第一间隔件结构的步骤包括：
在每个所述位线结构的两个侧壁上形成低k材料的第一间隔件层；
用氧化硅的第一间隔件层替换所述低k材料的第一间隔件层；
在所述第一间隔件层之上形成低k材料的第二间隔件层；
用氧化硅的第二间隔件层替换所述低k材料的第二间隔件层；
在所述第二间隔件层之上形成低k材料的第三间隔件层；以及
使所述第一间隔件层至所述第三间隔件层凹陷以使所述位线硬掩模的两个侧壁暴露。
19.如权利要求18所述的方法，其中，在氧等离子体剥离工艺中执行所述第一间隔件层的替换和所述第二间隔件层的替换。
20.如权利要求18所述的方法，其中，形成所述第二间隔件层的步骤包括：
在所述位线硬掩模的被暴露的侧壁上形成第四间隔件。
21.如权利要求20所述的方法，其中，所述第四间隔件包括氮化硅。
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