KR20180076424A - 반도체장치 및 그 제조 방법 - Google Patents

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epitaxial
seg
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안태항
김오현
백승범
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Abstract

본 기술은 고종횡비를 갖는 오프닝 내에 보이드없이 콘택구조물을 형성할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로서, 본 기술의 반도체장치 제조 방법은 높은 종횡비 패턴을 포함하는 반도체구조물을 제공하는 단계; 상기 패턴 내에 제1도펀트농도를 갖는 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 상기 제1도펀트농도보다 높은 제2도펀트농도를 갖는 계면층을 인시튜로 형성하는 단계; 상기 계면층 상에 금속실리사이드층을 형성하는 단계; 및 상기 금속실리사이드층 상에 금속플러그를 형성하는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체구조물에 관한 것으로, 상세하게는 콘택구조물을 포함하는 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 콘택구조물 제조 시에, 누설전류 및 콘택 저항의 증가를 억제하기 위해 오믹콘택을 형성하고 있다. 공지된 기술로서, 오믹콘택을 형성하기 위해 실리사이드층을 형성하고 있다. 반도체장치의 미세화에 수반하여, 콘택구조물의 종횡비가 증가하고 있다.
본 발명의 실시예들은, 콘택저항을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
또한, 본 발명의 실시예들은, 고종횡비를 갖는 오프닝 내에 보이드없이 콘택구조물을 형성할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은, 높은 종횡비 패턴을 포함하는 반도체구조물을 제공하는 단계; 상기 패턴 내에 제1도펀트농도를 갖는 에피택셜층을 형성하는 단계; 상기 에피택셜층 상에 상기 제1도펀트농도보다 높은 제2도펀트농도를 갖는 계면층을 인시튜로 형성하는 단계; 상기 계면층 상에 금속실리사이드층을 형성하는 단계; 및 상기 금속실리사이드층 상에 금속플러그를 형성하는 단계를 포함할 수 있다. 상기 에피택셜층은 선택적에피택셜성장(SEG)에 의해 형성되고, 상기 선택적에피택셜성장(SEG) 이후에 상기 에피택셜층의 상부 내에 상기 계면층을 형성하기 위해 인시튜 기상도핑공정을 수행할 수 있다. 상기 에피택셜층은 제1선택적에피택셜성장에 의해 형성되고, 상기 계면층은 상기 제1선택적에피택셜성장 이후에 인시튜로 제2선택적에피택셜성장에 의해 형성될 수 있다. 상기 에피택셜층은 제1 SEG SiP를 포함하고, 상기 계면층은 상기 제1 SEG SiP보다 인 농도가 높은 제2 SEG SiP를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치는, 높은 종횡비 콘택홀을 포함하는 반도체구조물; 상기 콘택홀의 하부를 채우고, 제1도펀트농도를 갖는 에피택셜층; 상기 에피택셜층 상의 금속실리사이드층; 상기 금속실리사이드층 상의 금속플러그; 및 상기 금속실리사이드층과 상기 에피택셜층 사이의 계면층을 포함하고, 상기 계면층은 상기 에피택셜층의 상부 내에 위치하되, 상기 제1도펀트농도보다 높은 제2도펀트농도를 가질 수 있다.
본 기술은 콘택구조물 형성시 SEG(selective epitaxial growth) 공정을 적용하므로써 고종횡비의 오프닝을 보이드없이 채울 수 있다.
본 기술은 콘택구조물 형성시 SEG(selective epitaxial growth) 공정 직후 인시튜로 고농도 도핑을 진행함으로써, 공정 단순화를 확보할 수 있다.
또한, 본 기술은 이온주입 장비 투자를 하지 않게 됨으로써 제조 원가 절감에 크게 기여할 수 있을 뿐만 아니라 소자의 전기적 특성 향상까지 확보할 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 2는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 3a 내지 도 3h는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 4a 및 도 4b는 제2실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6k는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 7은 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 8a 내지 도 8e는 제4실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 9a 및 도 9b는 제4실시예에 따른 반도체장치를 제조하는 방법의 다른 예를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 실시예들에서, 높은 종횡비 패턴(High aspect ratio pattern)은 오프닝, 콘택홀, 소스/드레인리세스를 포함할 수 있다. 높은 종횡비는 폭 대 높이 비율(a hight to width ratio)이 1:1보다 클 수 있다. 높은 종횡비 패턴의 하부는 바텀-업 성장 공정에 의한 에피택셜층에 의해 채워질 수 있다. 바텀-업 성장 공정은 선택적에피택셜성장을 포함할 수 있다. 계면층은 에피택셜층 형성 이후, 인시튜 기상도핑공정 또는 인시튜 선택적에피택셜성장에 의해 형성될 수 있다.
도 1은 제1실시예에 따른 반도체장치를 도시한 도면이다.
도 1을 참조하면, 반도체장치(100)는 콘택구조물(CS)을 포함할 수 있다.
도프드영역(101D)을 포함하는 기판(101) 상에 절연층(102)이 형성될 수 있다. 절연층(102)을 관통하는 높은 종횡비 패턴, 즉 오프닝(103)이 형성될 수 있다. 오프닝(103) 내에 콘택구조물(CS)이 형성될 수 있다. 콘택구조물(CS)은 에피택셜구조물(E)과 금속구조물(M)을 포함할 수 있다. 에피택셜구조물(E)은 기판(101)의 도프드영역(101D)에 접촉되고, 금속구조물(M)은 에피택셜구조물(E) 상에 형성될 수 있다. 에피택셜구조물(E)은 에피택셜층(104) 및 계면층(105)을 포함할 수 있다. 금속구조물(M)은 금속실리사이드층(106)과 금속층(107)을 포함할 수 있다. 금속실리사이드층(106)에 의해 에피택셜구조물(E)과 금속층(107) 사이에 오믹콘택(Ohmic contact)이 형성될 수 있다. 계면층(105)에 의해 콘택구조물(CS)의 저항을 낮출 수 있다.
기판(101)은 반도체 프로세싱(semiconductor processing)을 위한 적절한 물질(suitable materials)을 포함할 수 있다. 기판(101)은 반도체기판(Semiconductor substrate)을 포함할 수 있다. 예컨대, 기판(101)은 실리콘기판, 실리콘저마늄(SiGe) 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(101)은 도프드영역(101D)을 포함할 수 있다. 도프드영역(101D)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 도프드영역(101D)은 트랜지스터의 소스/드레인영역을 포함할 수 있다.
절연층(102)은 산화물, 질화물, 저유전물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, 절연층(102)은 SiO2, TEOS, PSG, BPSG, BSG 또는 SOD을 포함할 수 있다. 절연층(102)은 싱글층(single layer) 또는 다층(multiple layers)일 수 있다. 절연층(102)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 다른 적절한 기술(other suitable technique)에 의해 형성될 수 있다.
오프닝(103)은 콘택홀이라고 지칭될 수 있다. 탑뷰로 볼 때, 오프닝(103)은 써클 형상 또는 라인 형상일 수 있다.
에피택셜층(104)은 바텀-업 성장 공정(bottom-up growth porcess)에 의해 형성될 수 있다. 바텀-업 성장 공정은 에피택셜성장공정(epitaxial growth process)을 포함할 수 있다. 에피택셜성장 공정은 선택적에피택셜성장(selective epitaxial growth)을 포함할 수 있다. 에피택셜층(104)은 실리콘함유에피택셜층(silicon-containing epitaxial layer)을 포함할 수 있다. 예컨대, 에피택셜층(104)은 실리콘에피택셜층(Si epitaxial layer)을 포함할 수 있다. 에피택셜층(104)이 선택적에피택셜성장(SEG)에 의해 형성될 수 있으므로, 에피택셜층(104)은 SEG Si를 포함할 수도 있다.
에피택셜층(104)은 도펀트(dopant)를 포함할 수 있다. 따라서, 에피택셜층(104)은 도프드 에피택셜층(doped epitaxial layer)일 수 있다. 도펀트는 N형 도펀트를 포함할 수 있다. N형 도펀트는 인(phosporus), 비소(arsenic), 안티몬(antimony) 또는 이들의 조합을 포함할 수 있다. 에피택셜층(104)의 도펀트 농도는 1×1019 atoms/cm3 미만일 수 있다. 에피택셜층(104)의 도펀트 농도는 두께 방향을 따라 균일할 수 있다. 에피택셜층(104)은 계면층(105)보다 두꺼울 수 있다. 에피택셜층(104)과 계면층(105)은 동일 물질일 수 있다.
계면층(105)은 에피택셜층(104)과 금속실리사이드층(106) 사이에 위치할 수 있다. 계면층(105)은 실리콘함유에피택셜층을 포함할 수 있다. 계면층(105)은 실리콘에피택셜층(Si epitaxial layer)을 포함할 수 있다. 계면층(105)이 선택적에피택셜성장(SEG)에 의해 형성될 수 있으므로, 계면층(105)은 SEG Si를 포함할 수도 있다. 계면층(105)은 도펀트를 포함할 수 있다. 따라서, 계면층(105)은 도프드 에피택셜층(doped epitaxial layer)일 수 있다. 도펀트는 인(phosporus)을 포함할 수 있다. 에피택셜층(104)과 계면층(105)은 동일 도펀트를 포함할 수 있다. 계면층(105)은 에피택셜층(104)보다 도펀트 농도가 높을 수 있다. 예를 들어, 계면층(105)의 도펀트 농도는 1.0×1019 atoms/cm3 이상일 수 있다. 계면층(105)의 도펀트 농도는 두께방향을 따라 균일할 수 있다.
위와 같이, 에피택셜구조물(E)은 에피택셜층(104)과 계면층(105)을 포함할 수 있다. 에피택셜층(104)과 계면층(105)은 각각 도펀트가 도핑될 수 있다. 따라서, 에피택셜층(104)은 '도프드 에피택셜층'이라고 지칭할 수 있고, 계면층(105)은 '도프드 계면층'이라고 지칭할 수 있다. 에피택셜층(104)은 제1도펀트농도를 갖고, 계면층(105)은 제1도펀트농도보다 높은 제2도펀트농도를 가질 수 있다. 제2도펀트농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있고, 제1도펀트농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 에피택셜층(104)과 계면층(105)은 모두 인으로 도핑되어 있을 수 있고, 제1도펀트농도 및 제2도펀트농도는 인의 도핑농도일 수 있다. 에피택셜층(104)과 계면층(105)은 선택적에피택셜성장에 의한 인이 도핑된 실리콘에피택셜층, 즉 SEG SiP을 포함할 수 있다. 에피택셜층(104)은 '저농도 SEG SiP(lightly doped SEG SiP)'라고 지칭할 수 있고, 계면층(105)은 '고농도 SEG SiP(heavily doped SEG SiP)'라고 지칭할 수 있다.
다른 실시예에서, 에피택셜층(104)은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다. 계면층(105)은 인이 도핑된 SEG SiGe 또는 인이 도핑된 SEG SiC를 포함할 수 있다. 계면층(105)의 인 농도는 에피택셜층(104)의 N형 도펀트 농도보다 높을 수 있다.
금속실리사이드층(106)은 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함할 수 있다.
금속층(107)은 저저항 금속 물질일 수 있다. 금속층(107)은 티타늄, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속층(107)은 티타늄질화물 상에 텅스텐이 적층된 TiN/W일 수 있다.
도 1의 계면층(105)은 에피택셜층(104) 형성 직후의 인시튜 기상도핑공정(in-situ gas phase doping)에 의해 형성될 수 있다. 예를 들어, 에피택셜층(104)은 소스가스 및 N형 도펀트가스를 이용하여 성장시키고, 인시튜 기상 도핑 공정은 소스가스없이 인함유 도펀트 가스를 흘려주어 수행할 수 있다. 인시튜 기상 도핑 공정은 인함유 도펀트 가스 흡착, 도펀트의 활성화 및 확산을 위한 어닐링의 순서로 진행할 수 있다. 인시튜 기상 도핑 공정에 의해 에피택셜층(104)의 상부는 계면층(105)으로 정의될 수 있다. 즉, 계면층(105)은 에피택셜층(104)의 상부 내에 위치할 수 있다. 인시튜 기상 도핑 공정은 후술하기로 한다.
도 2는 제2실시예에 따른 반도체장치를 도시한 도면이다. 도 2의 반도체장치(100M)의 일부 구성들은 도 1의 반도체장치(100)와 유사할 수 있다.
도 2를 참조하면, 기판(101) 상에 절연층(102)이 형성될 수 있다. 절연층(102)을 관통하는 오프닝(103)이 형성될 수 있다. 오프닝(103) 내에 콘택구조물(CS)이 형성될 수 있다. 콘택구조물(CS)은 에피택셜구조물(E')과 금속구조물(M)을 포함할 수 있다. 에피택셜구조물(E')은 기판(101)에 접촉되고, 금속구조물(M)은 에피택셜구조물(E') 상에 형성될 수 있다. 에피택셜구조물(E')은 에피택셜층(104') 및 계면층(105')을 포함할 수 있다. 금속구조물(M)은 금속실리사이드층(106)과 금속층(107)을 포함할 수 있다. 금속실리사이드층(106)에 의해 에피택셜구조물(E')과 금속층(107) 사이에 오믹콘택이 형성될 수 있다.
에피택셜층(104')은 도 1의 에피택셜층(104)과 동일한 방법에 의해 형성될 수 있다.
계면층(105')은 도 1의 계면층(105)과 다른 방법에 의해 형성될 수 있다. 예를 들어, 에피택셜층(104') 형성 직후의 인시튜 선택적에피택셜성장(in-situ SEG)에 의해 형성될 수 있다. 에피택셜층(104')은 바텀-업 성장 공정에 의해 형성될 수 있다.
에피택셜층(104')은 소스가스 및 N형 도펀트가스를 이용하여 선택적에피택셜성장시키고, 계면층(105')은 소스가스 및 인함유 도펀트가스를 이용하여 인시튜로 선택적에피택셜성장시킬 수 있다. 에피택셜층(104')과 계면층(105')은 동일 물질일 수 있다. 에피택셜층(104')과 계면층(105')은 동일 도펀트 또는 다른 도펀트로 도핑될 수 있다. N형 도펀트는 인(phosporus), 비소(arsenic) 또는 안티몬(antimony)을 포함할 수 있다. 계면층(105')은 에피택셜층(104')보다 도펀트 농도가 높을 수 있다. 예를 들어, 계면층(105')의 도펀트 농도는 1.0×1019atoms/cm3 이상일 수 있고, 에피택셜층(104')의 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 계면층(105')은 에피택셜층(104')보다 얇을 수 있다. 계면층(105')은 100∼300Å의 두께일 수 있다. 에피택셜층(104') 및 계면층(105')은 각각 SEG SiP를 포함할 수 있다. 에피택셜층(104')의 인 농도는 1×1019 atoms/cm3 보다 낮을 수 있고, 계면층(105')의 인 농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다. 다른 실시예에서, 에피택셜층(104')은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다. 계면층(105')은 인이 도핑된 SEG SiGe 또는 인이 도핑된 SEG SiC를 포함할 수 있다. 계면층(105')의 인 농도는 에피택셜층(104')의 N형 도펀트 농도보다 높을 수 있다.
상술한 바와 같이, 계면층(105')은 에피택셜층(104') 상에 선택적에피택셜성장에 의해 얇은 두께로 형성될 수 있다.
도 1 및 도 2에 따르면, 에피택셜층(104, 104')은 바텀-업 성장 공정에 의해 형성되므로, 보이드없이 오프닝(103) 내부를 채울 수 있다. 계면층(105, 105')은 각각 인시튜 기상 도핑 공정 및 인시튜 선택적에피택셜성장에 의해 형성될 수 있으므로, 고농도의 인(Phosphorus)을 균일하게 도핑할 수 있다.
도 3a 내지 도 3h는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 3a 내지 도 3h는 도 1에 도시된 반도체장치(100)를 제조하는 방법의 일예이다.
도 3a를 참조하면, 기판(11)이 준비될 수 있다. 기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 기판(11)은 도프드영역(11D)을 포함할 수 있다. 도프드영역(11D)은 N형 도펀트 또는 P형 도펀트로 도핑될 수 있다. 도프드영역(11D)은 트랜지스터의 소스/드레인영역일 수 있다.
기판(11) 상에 절연층(12)이 형성될 수 있다. 절연층(12)은 단일층(single-layer) 또는 복수층(multi-layer)일 수 있다. 절연층(12)은 화학적 기상 증착(Chemical Vapor Deposition : CVD) 또는 물리적 기상 증착(Physical Vapor Deposition : PVD)으로 형성될 수 있다. 절연층(12)은 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
절연층(12)에 오프닝(13)이 형성될 수 있다. 오프닝(13)을 형성하기 위해, 마스크패턴(미도시)을 이용한 절연층(12)의 식각공정이 수행될 수 있다. 식각 공정은 화학적 건식 식각 공정 또는 습식 식각 공정 중에서 선택된 적어도 하나에 의해 수행될 수 있다. 오프닝(13)은 기판(11)의 일부 표면을 노출할 수 있다. 탑뷰로 볼 때, 오프닝(13)은 써클 형상(Circle shape) 또는 라인 형상(Line shape)일 수 있다. 오프닝(13)은 콘택홀이라고 지칭될 수 있다. 오프닝(13)은 측벽은 수직프로파일을 가질 수 있다. 오프닝(13)은 고종횡비를 가질 수 있다.
다른 실시예에서, 절연층(12) 및 오프닝(13)을 형성하기 위해, 다마신 프로세스를 적용할 수도 있다. 예컨대, 오프닝(13)에 대응하는 희생층패턴을 형성한 후, 희생층패턴을 에워싸는 절연층(12)을 형성할 수 있다. 계속해서, 희생층패턴을 제거하여 오프닝(13)을 형성할 수 있다.
다른 실시예에서, 오프닝(13)을 형성한 이후에, 오프닝(13)의 측벽에 스페이서를 더 형성할 수도 있다.
후속하여, 에피택셜층(14) 형성 전의 세정공정, 즉 전처리 공정을 진행할 수 있다. 전처리 공정은, 습식세정 또는 건식세정을 포함할 수 있다. 습식세정은 HF-last 세정을 포함할 수 있다. 건식세정은 건식가스세정 또는 플라즈마세정을 포함할 수 있다. 건식세정은 수소 또는 수소/질소 혼합가스를 이용할 수 있다. 전처리 공정은 상온∼900℃ 온도 범위에서 진행될 수 있다.
도 3b를 참조하면, 에피택셜층(14)이 형성될 수 있다. 에피택셜층(14)은 바텀-업 성장 공정에 의해 형성될 수 있다. 바텀-업 성장 공정은 에피택셜성장공정을 포함할 수 있다. 에피택셜성장공정은 선택적에피택셜성장을 포함할 수 있다. 에피택셜성장에 의해 에피택셜층(14)을 형성하므로, 보이드없이 에피택셜층(14)을 형성할 수 있다. 에피택셜층(14)은 LPCVD(low pressure CVD), VLPCVD(very low pressure CVD), PE-CVD(plasma enhanced CVD), UHVCVD(ultrahigh vacuum CVD), RTCVD(rapid thermal CVD), APCVD(atomosphere pressure CVD), MBE(molecular beam epitaxy) 또는 다른 적절한 에피택셜성장공정에 의해 형성될 수 있다. 에피택셜층(14)은 적어도 1회 이상의 에피택시에 의해 형성될 수 있다. 에피택셜층(14)은 선택적에피택시성장(SEG)에 의해 형성될 수 있다. 에피택셜층(14)은 실리콘함유물질을 포함할 수 있다. 에피택셜층(14)은 실리콘층을 포함할 수 있다. 에피택셜층(14)은 실리콘에피택셜층을 포함할 수 있다. 에피택셜층(14)이 선택적에피택셜성장(SEG)에 의해 형성되므로, 에피택셜층(14)은 SEG Si를 포함할 수 있다. 에피택셜층(14)은 오프닝(13)의 바닥면에 노출된 기판(11), 즉 도프드영역(11D)으로부터 바텀업(Bottom-up) 방식으로 형성될 수 있다. 비교예로서, 폴리실리콘층을 퍼니스 장비에서 증착하는 경우에는, 보이드가 발생할 수 있다. 이에 반해, 선택적에피택셜성장은 기판(11) 표면으로부터 상부로만 성장되므로, 보이드없이 에피택셜층(14)을 성장시킬 수 있다. 에피택셜층(14)은 "보이드 프리(void-free) 에피택셜층"라고 지칭할 수 있다.
일 실시예에서, 에피택셜층(14)은 실리콘에피택셜층을 포함할 수 있다. 실리콘에피택셜층을 포함하는 에피택셜층(14)은 실리콘소스가스를 이용하여 형성될 수 있다. 실리콘소스가스는 실리콘함유프리커서라고 지칭될 수 있다. 실리콘소스가스는 실레인(SiH4), 디실레인(Si2H6), 트리실레인(Si3H8), 디클로로실레인(SiH2Cl2) 또는 이들의 조합을 포함할 수 있다.
에피택셜층(14)의 형성은 도펀트가스를 이용한 인시튜 도핑을 포함할 수 있다. 예컨대, 실리콘소스가스를 이용하여 실리콘에피택셜층을 성장하는 동안에 도펀트가스를 흘려주어 인시튜 도핑이 수행될 수 있다. 도펀트 가스는 N형 도펀트가스를 포함할 수 있다. N형 도펀트가스는 인(phosporus), 비소(arsenic), 안티몬(antimony) 또는 이들의 조합을 포함할 수 있다. N형 도펀트가스는 포스핀(PH3), 아스핀(AsH3)을 포함할 수 있다. 에피택셜층(14)의 N형 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 예를 들어, 인이 인시튜 도핑된 에피택셜층(14)의 형성은 SiH4/HCl/PH3/H2의 혼합가스를 이용할 수 있고, 650∼850℃의 온도 및 1∼500torr의 압력하에서, 200∼1000Å의 두께로 형성할 수 있다.
본 실시예에서, 에피택셜층(14)은 인(Phosphorus)이 도핑된 실리콘에피택셜층을 포함할 수 있다. 인이 도핑된 실리콘에피택셜층은 "SiP epitaxial layer"이라고 지칭될 수 있다. 에피택셜층(14)은 낮은 인 농도(Low Phosphorus concentration)를 가질 수 있다. 에피택셜층(14)은 1×1019 atoms/cm3 보다 낮은 인 농도를 가질 수 있다. 에피택셜층(14)의 인 농도는 두께 방향을 따라 균일할 수 있다.
다른 실시예에서, 에피택셜층(14)은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다.
에피택셜층(14)은 오프닝(13)을 부분적으로 채울 수 있다. 예컨대, 에피택셜층(14)은 오프닝(13)의 하부를 채울 수 있다. 오프닝(13)의 상부(13T)는 빈 공간으로 잔류할 수 있다. 선택적에피택성장은 에치백 공정없이 오프닝(13)을 부분적으로 채울 수 있다. 비교예로서, 도프드 폴리실리콘층을 증착하는 경우에는 오프닝(13)을 부분적으로 채우도록 추가로 에치백 공정이 필요하다. 이로써, 에치백 공정 동안에 주변구조물의 손상이 불가피할뿐만 아니라, 도펀트가 손실될 수 있다.
도 3c에 도시된 바와 같이, 인시튜 기상 도핑(Gas-phase doping, 15)이 수행될 수 있다. 인시튜 기상 도핑 공정(GPD, 15)은 에피택셜층(14)을 형성한 후에 동일 장비에서 인시튜(in-situ)로 수행될 수 있다. 인시튜 기상 도핑 공정(GPD, 15)은 도펀트 가스 공급 프로세스 및 어닐링 프로세스를 순차적으로 수행할 수 있다. 도펀트 가스 공급 프로세스는 도펀트가스를 공급하여 에피택셜층(14)의 표면에 도펀트들을 흡착시킬 수 있다. 어닐링 프로세스는 흡착된 도펀트들을 확산 및 활성화시킬 수 있다. 이와 같은 인시튜 기상 도핑(GPD, 15)에 의해, 에피택셜층(14)의 상부는 계면층(16)으로 변환될 수 있다. 계면층(16)의 도펀트들은 고농도일 수 있다. 예컨대, 계면층(16)은 에피택셜층(14)보다 높은 농도의 도펀트가 존재할 수 있다.
예컨대, 인시튜 기상 도핑 공정(GPD, 15)을 수행하기 위해, 에피택셜층(14)을 형성한 후에, 소스가스 및 도펀트가스 중 소스가스의 공급을 중단할 수 있다. 즉, 도펀트 가스만을 공급할 수 있다. 도펀트 가스 외에 첨가가스를 더 공급할 수도 있다. 첨가가스는 수소가스 또는 질소 가스를 포함할 수 있다. 도펀트가스는 인(phosporus) 함유 도펀트가스를 포함할 수 있다. 예를 들어, 인함유 도펀트가스는 포스핀(PH3)을 포함할 수 있다. 인시튜 기상 도핑 공정(15)은 고온 분위기, 즉 약 350∼1000℃에서 수행될 수 있다. 이와 같이, 고온에서 기상(Gas Phase) 방식으로 에피택셜층(14)의 상부를 고농도의 인으로 도핑할 수 있다.
계면층(16)은 에피택셜층(14)의 상부 내에 형성될 수 있다. 따라서, 계면층(16)은 SEG SiP를 포함할 수 있다. 에피택셜층(14)과 계면층(16)은 동일 도펀트를 포함할 수 있다. 예컨대, 에피택셜층(14)과 계면층(16)은 모두 인을 포함할 수 있다. 에피택셜층(14)과 계면층(16)은 서로 다른 도펀트를 포함할 수 있다. 예컨대, 에피택셜층(14)은 인 이외의 N형 도펀트를 포함할 수 있고, 계면층(16)은 인을 포함할 수 있다. 계면층(16)은 도프드 실리콘에피택셜층을 포함할 수 있다. 계면층(16)의 도펀트 농도는 1.0×1019atoms/cm3 이상일 수 있다. 계면층(16)은 인(Ph)을 포함할 수 있고, 인의 농도는 1.0×1019∼1.0×1022 atoms/cm3일 수 있다. 계면층(16)은 에피택셜층(14)보다 도펀트농도가 높을 수 있다. 계면층(16)의 인 농도는 두께방향을 따라 균일할 수 있다.
예컨대, 에피택셜층(14)과 계면층(16)이 각각 SEG SiP를 포함하는 경우, 에피택셜층(14)은 '저농도 SEG SiP'라고 지칭할 수 있고, 계면층(16)은 '고농도 SEG SiP'라고 지칭할 수 있다.
상술한 바와 같이, 에피택셜층(14) 형성 직후에 도펀트가스를 이용하여 고온에서 기상 방식으로 에피택셜층(14)의 상부영역에 고농도로 도핑한다.
공지된 도핑기술로 이온주입기술(implantation)이 있다. 이온주입기술을 이용함에 있어서는 채널링으로 인해 얕은 접합을 형성하기 어렵다. 또한, 도펀트를 주입할 때, 이온주입타겟에 손상을 줄 수 있다.
기상도핑기술은 이온주입기술보다 얕은 접합을 형성하기가 용이할 뿐만 아니라, 도핑타겟의 손상이 없다. 또한, 기상도핑기술은 이온주입기술보다 도펀트 농도를 균일하게 유지할 수 있다.
다음으로, 어닐링이 수행될 수 있다. 어닐링에 의해 계면층(16)에 도핑된 도펀트들이 확산 및 활성화될 수 있다. 다른 실시예에서, 후속 실리사이드층(18) 형성을 위한 어닐링 공정에 의해 도펀트들이 확산 및 활성화될 수도 있다.
상술한 바와 같은 일련의 공정에 의해, 도프드영역(11D)에 전기적으로 접속되는 에피택셜구조물(E1)이 형성될 수 있다. 에피택셜구조물(E1)은 에피택셜층(14)과 계면층(16)을 포함할 수 있다.
후속하여, 도 3d 내지 도 3h에 도시된 방법에 의해, 에피택셜구조물(E1) 상에 금속구조물(M1)이 형성될 수 있다.
도 3d에 도시된 바와 같이, 계면층(16) 상에 실리사이드화-금속층(silicidable metal layer, 17A)이 형성될 수 있다. 실리사이드화-금속층(17A)은 계면층(16) 및 절연층(12) 상에 형성될 수 있다. 실리사이드화-금속층(17A)은 오프닝(14)을 채우지 않고 컨포멀하게 형성될 수 있다. 실리사이드화-금속층(17A)은 실리사이드화가능 금속물질(silicidable metal material)일 수 있다. 예컨대, 실리사이드화-금속층(17A)에 함유된 금속은 계면층(16)과 반응할 수 있다. 본 실시예에서, 실리사이드화-금속층(17A)은 코발트를 포함할 수 있다. 실리사이드화-금속층(17A)은 ALD, CVD 등의 증착법에 의해 형성될 수 있다.
실리사이드화-금속층(17A)을 형성하기 전에, 계면층(16)의 표면이 노출되어 있다. 계면층(16)의 표면은 실리콘을 포함할 수 있다. 따라서, 실리사이드화-금속층(17A)의 일부는 실리콘이 함유된 표면들 상에 형성될 수 있고, 실리사이드화-금속층(17A)의 다른 부분들은 절연층(12) 상에 형성될 수 있다.
다른 실시예에서, 실리사이드화-금속층(17A)은 코발트 외에 티타늄, 니켈 등의 금속을 포함할 수 있다.
도 3e에 도시된 바와 같이, 어닐링공정이 수행될 수 있다. 어닐링공정에 의해, 금속실리사이드층(18)이 형성될 수 있다. 금속실리사이드층(18)은 코발트실리사이드를 포함할 수 있다.
금속실리사이드층(18)은 계면층(16)의 실리콘과 실리사이드화-금속층(17A)의 금속이 반응하여 형성될 수 있다.
어닐링 공정 이후에, 미반응 실리사이드화-금속층(Unreacted silicidable metal layer, 17)이 잔류할 수 있다.
금속실리사이드층(18)은 코발트실리사이드에 한정되지 않는다. 예컨대, 실리콘과 반응하여 실리사이드층을 형성할 수 있는 다른 금속(예를 들면, 티타늄, 니켈 등)을 이용하여, 실리사이드층을 형성할 수도 있다.
도 3f에 도시된 바와 같이, 미반응 실리사이드화-금속층(17)을 선택적으로 제거할 수 있다. 이에 따라, 오프닝(13) 내에는 에피택셜층(14), 계면층(16) 및 금속실리사이드층(18)이 잔류할 수 있다.
도 3g에 도시된 바와 같이, 오프닝(13)에 갭필층(19A)이 형성될 수 있다. 갭필층(19A)은 오프닝(13)의 상부영역을 채울 수 있다. 오프닝(13)의 하부영역은 에피택셜구조물(E1)로 채워져 있다. 갭필층(19A)의 일부는 절연층(12)의 상부 표면을 덮을 수 있다. 갭필층(19A)은 에피택셜층(14) 및 계면층(16)보다 저저항 도전 물질일 수 있다. 예를 들어, 갭필층(19A)은 금속층을 포함할 수 있다. 갭필층(19A)은 Ti, TiN, Ti/TiN, W 또는 이들의 조합을 포함할 수 있다. 예컨대, 갭필층(19A)은 TiN과 W의 순서로 적층된 TiN/W 스택을 포함할 수 있다.
오프닝(13) 내에서, 갭필층(19A)은 보이드없이 채워질 수 있다. 오프닝(13) 내에서 차지하는 갭필층(19A)의 체적은 에피택셜구조물(E1)보다 더 클 수 있다. 이로써, 금속 물질의 체적을 증가시켜, 저항을 감소시킬 수 있다.
도 3h에 도시된 바와 같이, 오프닝(13) 내에 잔류하도록 갭필층(19A)을 선택적으로 제거할 수 있다. 이로써, 오프닝(13) 내에 금속플러그(Metal plug, 19)가 형성될 수 있다. 금속플러그(19)는 도 1 및 도 2의 금속층(107)에 대응할 수 있다. 금속플러그(19)를 형성하기 위해, CMP 공정이 수행될 수 있다. 다른 실시예에서, 금속플러그(19)를 형성하기 위해, 에치백 공정이 수행될 수도 있다. 또다른 실시예에서, 금속플러그(19)를 형성하기 위해, 마스크패턴(미도시)을 이용한 식각 공정이 수행될 수 있다.
위와 같은 일련의 공정에 의해, 오프닝(13) 내에 금속구조물(M1)이 형성될 수 있다. 금속구조물(M1)은 금속실리사이드층(18) 및 금속플러그(19)를 포함할 수 있다. 금속구조물(M1)은 에피택셜구조물(E1) 상에 위치할 수 있다. 금속구조물(M1)의 높이는 에피택셜구조물(E1)보다 더 높을 수 있다.
에피택셜구조물(E1)과 금속구조물(M1)은 콘택구조물(CS1)이 될 수 있다. 콘택구조물(CS1)은 콘택플러그(Contact Plus)라고 지칭될 수 있다. 에피택셜구조물(E1)이 실리콘-베이스물질이고, 금속구조물(M1)이 금속-베이스물질이므로, 콘택구조물(CS1)은 SMP(Semi-Metal Plug) 또는 하이브리드플러그(Hybrid plug)라고 지칭될 수 있다.
상술한 실시예에 따르면, 선택적에피택셜성장에 의해 에피택셜층(14)을 형성하므로, 오프닝(13)을 보이드없이 채울 수 있다. 아울러, 폴리실리콘층 증착 및 에치백공정을 수행하지 않아도 되므로, 주변구조물 및 도펀트의 손상이 없다.
또한, 계면층(16)을 형성하기 위해 인시튜 기상도핑공정(15)에 의해 인(P)을 고농도 도핑하고 있다. 따라서, 이온주입기술을 적용하지 않아도 되므로, 이온주입 손상이 없다. 인(P)이 에피택셜층(14)의 상부에 집중적으로 분포하기 때문에 금속실리사이드층(18) 및 금속플러그(19)와의 오믹콘택 형성에도 유리하다. 인(P))이 후속 어닐링을 통해 치환형(Substitutional) 사이트에 더 잘 위치하게 되므로 도펀트 활성화(Activation) 효과가 크다. 이에 따라, 콘택저항 등의 전기적 특성이 향상될 수 있다.
또한, 인시튜 기상 도핑 공정(15)을 도입하므로, 이온주입기술보다 공정을 단순화시킬 수 있다. 일반적으로, 이온주입기술은 마스크, 이온주입, 후속 열공정, 세정(cleaning), 마스크 스트립이 필요하다. 아울러, 이온주입 장비 투자를 하지 않음으로써 제조 단가 절감에도 기여할 수 있다.
도 4a 및 도 4b는 도 2에 도시된 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 4a 및 도 4b는 도 2에 도시된 반도체장치(100M)를 제조하는 방법의 일예이다. 제2실시예는, 제1실시예와 유사한 공정에 의해 형성될 수 있다. 예컨대, 도 3a 및 도 3b에 도시된 바와 같이, 오프닝(13) 내에 에피택셜층(14)를 성장시킬 수 있다. 이때, 에피택셜층(14)은 제1선택적에피택셜성장에 의해 형성될 수 있다. 에피택셜층(14)은 저농도 SEG SiP을 포함할 수 있다.
다음으로, 도 4a에 도시된 바와 같이, 에피택셜층(14) 상에 계면층(16')이 형성될 수 있다. 계면층(16')은 선택적에피택셜성장에 의해 형성될 수 있다. 예컨대, 에피택셜층(14) 형성 직후, 인시튜로 연속하여 제2선택적에피택셜성장에 의해 계면층(16')을 성장시킬 수 있다.
계면층(16')은 에피택셜층(14)보다 도펀트 농도가 더 높고 두께는 얇을 수 있다. 계면층(16')은 10∼300Å 두께일 수 있다.
계면층(16')을 형성하기 위해, 에피택셜층(14)과 동일한 공정이 수행될 수 있다. 예를 들어, 계면층(16')은 LPCVD, VPCVD, PECVD, UHVCVD, MBE 또는 다른 적절한 에피택셜프로세스에 의해 형성될 수 있다. 계면층(16')은 적어도 1회 이상의 에피택시에 의해 형성될 수 있다. 계면층(16')은 실리콘에피택셜층을 포함할 수 있다. 계면층(16')은 에피택셜층(14) 상부에 형성될 수 있다. 실리콘에피택셜층을 포함하는 계면층(16')은 실리콘소스가스를 이용하여 형성될 수 있다. 실리콘함유가스는 실레인(SiH4), 디실레인(Si2H6), 트리실레인(Si3H8), 디클로로실레인(SiH2Cl2) 또는 이들의 조합을 포함할 수 있다.
계면층(16')의 형성은 도펀트가스를 이용한 인시튜 도핑을 포함할 수 있다. 예컨대, 실리콘소스가스를 이용하여 실리콘층에피택셜층을 성장하는 동안에 도펀트가스를 흘려주어 인시튜 도핑이 수행될 수 있다. 도펀트 가스는 인(phosporus)을 포함할 수 있다. 예를 들어, 도펀트가스는 포스핀(PH3)을 포함할 수 있다.
계면층(16')은 인(Phosphorus)이 도핑된 실리콘층을 포함할 수 있다. 계면층(16')은 인이 도핑된 실리콘에피택셜층(SiP epitaxial layer)일 수 있다. 계면층(16')는 높은 인 농도(high Phosphorus concentration)를 가질 수 있다. 에피택셜층(14)은 1×1019 atoms/cm3 보다 낮은 인 농도를 가질 수 있다. 계면층(16')의 인 농도는 1.0×1019∼1.0×1022 atoms/cm3일 수 있다. 계면층(16')은 에피택셜층(14)보다 인 농도가 높을 수 있다. 계면층(16')의 인 농도는 두께방향을 따라 균일할 수 있다. 이와 같은 인의 농도 차이에 의해, 에피택셜층(14)은 '저농도 SEG SiP'라고 지칭할 수 있고, 계면층(16')은 '고농도 SEG SiP'라고 지칭할 수 있다.
다른 실시예에서, 에피택셜층(14)은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다.
후속하여, 계면층(16')의 도펀트들을 확산 및 활성화시키기 위한 어닐링이 수행될 수 있다.
상술한 바와 같은 일련의 공정에 의해, 도프드영역(11D)에 전기적으로 접속되는 에피택셜구조물(E1')이 형성될 수 있다. 에피택셜구조물(E1')은 에피택셜층(14)과 계면층(16')을 포함할 수 있다.
후속하여, 도 3d 내지 도 3h에 도시된 방법에 의해, 에피택셜구조물(E1') 상에 금속구조물(M1)이 형성될 수 있다.
도 4b는 금속구조물(M1) 형성된 결과를 도시하고 있다. 도 4b를 참조하면, 오프닝(13) 내에 콘택구조물(CS11)이 형성될 수 있다. 콘택구조물(CS11)은 에피택셜구조물(E1')과 금속구조물(M1)을 포함할 수 있다. 따라서, 콘택구조물(CS11)은 에피택셜층(14), 계면층(16'), 금속실리사이드층(18) 및 금속플러그(19)를 포함할 수 있다.
도 5a 내지 도 5c는 제3실시예에 따른 반도체장치를 도시한 도면이다. 제3실시예는, DRAM 등과 같은 메모리셀을 갖는 반도체장치에 대해 설명한다. 도 5a는 제3실시예에 따른 반도체장치의 평면도이다. 도 5b는 도 5a의 A-A'선에 따른 단면도이다. 도 5c는 도 5a의 B-B'선에 따른 단면도이다.
반도체장치(200)는 복수의 메모리셀을 포함할 수 있다. 각각의 메모리셀은 매립워드라인(205)을 포함하는 셀트랜지스터(T), 비트라인(212) 및 메모리요소(300)를 포함할 수 있다.
반도체장치(200)를 자세히 살펴보기로 한다.
기판(201)에 소자분리층(202I) 및 활성영역(202)이 형성될 수 있다. 소자분리층(202I)에 의해 복수의 활성영역(202)이 정의될 수 있다. 기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(202I)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
기판(201)에 게이트트렌치(203)가 형성될 수 있다. 게이트트렌치(203)의 표면 상에 게이트절연층(204)이 형성된다. 게이트절연층(204) 상에 게이트트렌치(203)를 부분적으로 채우는 매립워드라인(205)이 형성될 수 있다. 매립워드라인(205) 상에 실링층(Sealing layer, 206)이 형성될 수 있다. 실링층(206)은 기판(201)의 표면과 동일한 높이를 가질 수 있다. 매립워드라인(205)은 기판(201)의 표면보다 낮은 레벨일 수 있다. 매립워드라인(205)은 저저항 금속물질일 수 있다. 매립워드라인(205)은 티타늄질화물과 텅스텐이 차례로 적층될 수 있다. 다른 실시예에서, 매립워드라인(205)은 티타늄질화물 단독(TiN Only)으로 형성될 수 있다.
기판(201)에 제1 및 제2소스/드레인영역(207, 208)이 형성될 수 있다. 제1 및 제2소스/드레인영역(207, 208)은 게이트트렌치(203)에 의해 서로 이격될 수 있다. 이로써, 매립워드라인(205), 제1 및 제2소스/드레인영역(207, 208)은 셀트랜지스터(T)가 될 수 있다. 셀트랜지스터(T)는 매립워드라인(205)에 의해 숏채널효과를 개선할 수 있다.
기판(201) 상에 비트라인콘택플러그(209)가 형성될 수 있다. 비트라인콘택플러그(209)는 제1소스/드레인영역(207)에 접속될 수 있다. 비트라인콘택플러그(209)는 비트라인콘택홀(210) 내에 위치할 수 있다. 비트라인콘택홀(210)은 하드마스크층(211)에 형성될 수 있다. 하드마스크층(211)은 기판(201) 상에 형성될 수 있다. 비트라인콘택홀(210)은 제1소스/드레인영역(207)을 노출시킬 수 있다. 비트라인콘택플러그(209)의 하부면은 기판(201)의 상부면보다 낮을 수 있다. 비트라인콘택플러그(209)는 도 1 및 도 2의 에피택셜구조물(E1, E')을 포함할 수 있다. 다른 실시예에서, 비트라인콘택플러그(209)는 폴리실리콘 또는 금속물질로 형성될 수 있다. 비트라인콘택플러그(209)의 일부는 비트라인콘택홀(210)의 직경보다 더 작은 선폭을 가질 수 있다. 이에 따라, 비트라인콘택플러그(209) 양측에 각각 갭(Gap; G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(209)의 양측에 독립적으로 형성된다. 결국, 비트라인콘택홀(210) 내에는 하나의 비트라인콘택플러그(209)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(209)에 의해 분리될 수 있다. 비트라인콘택플러그(209)와 실리콘플러그(216) 사이에 갭(G)이 위치할 수 있다.
비트라인콘택플러그(209) 상에 비트라인구조물(BL)이 형성될 수 있다. 비트라인구조물(BL)은 비트라인(212)과 비트라인(212) 상의 비트라인캡층(213)을 포함한다. 비트라인구조물(BL)은 매립워드라인(205)과 교차하는 방향으로 연장된 라인 형상을 갖는다. 비트라인(212)의 일부는 비트라인콘택플러그(209)와 접속될 수 있다. A-A' 방향에서 볼 때, 비트라인(212)과 비트라인콘택플러그(209)는 선폭(line width)이 동일할 수 있다. 따라서, 비트라인(212)은 비트라인콘택플러그(209)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(212)은 금속물질을 포함할 수 있다. 비트라인캡층(213)은 절연물질을 포함할 수 있다.
비트라인구조물(BL)의 측벽에 스페이서요소(214)가 형성될 수 있다. 스페이서요소(214)는 복수의 스페이서로 이루어질 수 있다. 스페이서요소(214)의 바텀부는 비트라인콘택플러그(209) 양측의 갭(G)에 채워질 수 있다. 스페이서요소(214)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 스페이서요소(214)는 NON(Nitride-Oxide-Nitride) 구조를 포함할 수 있다. 다른 실시예에서, 스페이서요소(214)는 에어갭을 포함할 수 있다. 예를 들어, NAN(Nitride-Air gap-Nitride) 구조를 포함할 수 있다.
이웃하는 비트라인구조물(BL) 사이에 셀콘택구조물(C1)이 형성될 수 있다. 셀콘택구조물(C1)은 스토리지노드콘택홀(215)에 형성될 수 있다. 스토리지노드콘택홀(215)은 고종횡비를 가질 수 있다. 셀콘택구조물(C1)은 제2소스/드레인영역(208)에 접속될 수 있다. 셀콘택구조물(C1)은 실리콘플러그(216)와 금속플러그(Metal plug, 218)를 포함할 수 있다. 금속플러그(218)의 상부는 비트라인구조물(BL)의 상부면과 일부 오랩되도록 연장될 수 있다. 금속플러그(218)는 비트라인(212)에 이웃할 수 있다. 실리콘플러그(216)는 비트라인콘택플러그(209)에 이웃할 수 있다. 비트라인구조물(BL)과 평행하는 방향(도 5a의 C-C' 방향)에서 볼 때, 이웃하는 셀콘택구조물(C1) 사이에 플러그분리층(219)이 형성될 수 있다. 플러그분리층(219)은 이웃하는 비트라인구조물(BL) 사이에 형성되며, 하드마스크층(211)과 함께 스토리지노드콘택홀(215)을 제공할 수 있다.
셀콘택구조물(C1)은 실리콘플러그(216)와 금속플러그(218) 사이의 계면층(217) 및 금속실리사이드층(220)을 더 포함할 수 있다.
실리콘플러그(216)는 도 1 및 도 2의 에피택셜층(104, 104')에 대응할 수 있다. 따라서, 실리콘플러그(216)는 바텀-업 성장 공정에 의해 형성될 수 있다. 실리콘플러그(216)는 저농도 SEG SiP를 포함할 수 있다. 다른 실시예에서, 실리콘플러그(216)는 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC을 포함할 수 있다.
계면층(217)은 도 1 및 도 2의 계면층(105, 105')에 대응할 수 있다. 따라서, 계면층(217)은 고농도 SEG SiP를 포함할 수 있다.
실리콘플러그(216)와 계면층(217)은 동일 도펀트 또는 서로 다른 도펀트로 도핑될 수 있다. 실리콘플러그(216)와 계면층(217)은 서로 다른 도펀트 농도를 가질 수 있다. 실리콘플러그(216)보다 계면층(217)의 도펀트 농도가 더 높을 수 있다. 실리콘플러그(216)의 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 계면층(217)의 도펀트농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다.
금속플러그(218)는 텅스텐을 포함할 수 있다. 금속실리사이드층(220)은 코발트실리사이드를 포함할 수 있다. 금속실리사이드층(220)과 금속플러그(218)는 도 1 및 도 2의 금속구조물(M)에 대응할 수 있다.
셀콘택구조물(C1)의 금속플러그(218)와 비트라인구조물(BL)의 상부 사이에 캡핑층(221)이 형성될 수 있다.
셀콘택구조물(C1) 상에 메모리요소(300)가 형성될 수 있다. 메모리요소(300)는 스토리지노드를 포함하는 캐패시터를 포함할 수 있다. 스토리지노드는 필라 형태(Pillar type)를 포함할 수 있다. 도시하지 않았으나, 스토리지노드 상에 유전층 및 플레이트노드가 더 형성될 수 있다. 스토리지노드는 필라형태 외에 실린더형태가 될 수도 있다. 다른 실시예에서, 셀콘택구조물(C1) 상에 다양하게 구현된 메모리요소가 연결될 수 있다. 메모리요소(300)가 스토리지노드를 포함하는 경우, 셀콘택구조물(C1)은 스토리지노드콘택플러그(Storagenode contact plug)라고 지칭될 수 있다.
도 6a 내지 도 6k는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다. DRAM에서는 메모리셀이 형성되는 셀영역 이외에, 일반적으로 메모리셀로의 데이터의 입출력을 제어하는 주변회로영역이 배치될 수 있다. 셀영역과 주변회로영역에 복수의 요소들이 형성될 때, 일부 요소들은 동시에(concurrently), 즉 머지(merge)되어 형성될 수 있다. 이하, 도 5a의 A-A' 방향에 따른 제조 방법에 대해 설명하기로 한다.
도 6a에 도시된 바와 같이, 기판(41)에 소자분리층(42)이 형성된다. 소자분리층(42)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 소자분리층(42)에 의해 복수의 활성영역(43)이 정의된다. 활성영역(43)은 단축과 장축을 갖는 섬형태(Island type)가 될 수 있다. 복수의 활성영역(43)이 소자분리층(42)에 의해 분리된다. 소자분리층(42)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합을 포함할 수 있다.
도시되지 않았으나, 도 5c에 도시된 바와 같이, 게이트트렌치(201), 게이트절연층(204), 매립워드라인(205), 실링층(206)을 포함하는 매립게이트형 셀트랜지스터가 형성될 수 있다.
다음으로, 활성영역(43)에 복수의 제1,2소스/드레인영역(44, 45)을 형성할 수 있다. 제1,2소스/드레인영역(44, 45) 중 제1소스/드레인영역(44)은 비트라인이 접속될 부분이고, 제2소스/드레인영역(45)은 메모리요소가 접속될 부분이다.
다음으로, 하드마스크층(46)이 형성될 수 있다. 하드마스크층(46)은 실리콘산화물을 포함할 수 있다. 하드마스크층(46)은 TEOS를 포함할 수 있다. 하드마스크층(46)은 매립워드라인을 형성하기 위한 게이트트렌치 형성 공정시에 식각장벽으로 사용된 물질일 수도 있다.
다음으로, 제1콘택홀(47)이 형성될 수 있다. 제1콘택홀(47)을 형성하기 위해 콘택마스크(도시 생략)을 이용하여 하드마스크층(46)을 식각할 수 있다. 제1콘택홀(47)는 평면상으로 볼 때 써클 형상 또는 타원 형상을 가질 수 있다. 제1콘택홀(47)에 의해 기판(41)의 일부분이 노출된다. 제1콘택홀(47)은 일정 선폭으로 제어된 직경을 가질 수 있다. 제1콘택홀(47)은 활성영역(43)의 일부분을 노출시키는 형태가 될 수 있다. 예컨대, 제1콘택홀(47)에 의해 제1소스/드레인영역(44)이 노출된다. 제1콘택홀(47)은 활성영역(43)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 제1콘택홀(47)을 형성하기 위한 식각 공정에서 제1소스/드레인영역(44) 및 소자분리층(42)의 일부가 식각될 수 있다. 즉, 제1콘택홀(47) 아래의 제1소스/드레인영역(44) 및 소자분리층(42)이 일정 깊이 리세스될 수 있다. 이에 따라, 제1콘택홀(47)의 저부를 확장시킬 수 있다.
다음으로, 예비 플러그(48A)가 형성된다. 예비 플러그(48A)는 선택적에피택셜성장에 의해 형성될 수 있다. 예를 들어, 예비 플러그(48A)는 SEG SiP을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비 플러그(48A)를 형성할 수 있다.
도 6b에 도시된 바와 같이, 도전층(49A)과 캡핑층(50A)이 적층될 수 있다. 예비 플러그(48A) 및 하드마스크층(46) 상에 도전층(49A)과 캡핑층(50A)을 순차적으로 적층할 수 있다. 도전층(49A)은 금속함유물질을 포함한다. 도전층(49A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 도전층(49A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 도전층(49A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다. 캡핑층(50A)은 도전층(49A) 및 예비 플러그(48A)에 대해 식각선택비를 갖는 절연물질로 형성될 수 있다. 캡핑층(49A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 캡핑층(49A)은 실리콘질화물로 형성된다.
도 6c에 도시된 바와 같이, 비트라인구조물(BL)과 비트라인콘택플러그(48)가 형성된다. 비트라인구조물(BL)과 비트라인콘택플러그(48)는 동시에 형성될 수 있다. 비트라인구조물(BL)과 비트라인콘택플러그(48)는 비트라인마스크를 이용한 식각공정에 의해 형성될 수 있다.
비트라인마스크(도시 생략)를 식각장벽으로 하여 캡핑층(50A) 및 도전층(49A)을 식각한다. 이에 따라, 비트라인(49) 및 비트라인캡층(50)을 포함하는 비트라인구조물(BL)이 형성된다. 비트라인(49)은 도전층(49A)의 식각에 의해 형성될 수 있다. 비트라인캡층(50)은 캡핑층(50A)의 식각에 의해 형성될 수 있다.
연속해서, 비트라인(49)과 동일한 선폭으로, 예비 플러그(48A)를 식각한다. 이에 따라 비트라인콘택플러그(48)가 형성된다. 비트라인콘택플러그(48)는 제1소스/드레인영역(44) 상에 형성된다. 비트라인콘택플러그(48)는 제1소스/드레인영역(44)과 비트라인(49)을 상호 접속시킨다. 비트라인콘택플러그(48)는 제1콘택홀(47) 내에 형성된다. 비트라인콘택플러그(48)의 선폭은 제1콘택홀(47)의 직경보다 작다. 따라서, 비트라인콘택플러그(48) 주변에 갭(G)이 형성된다.
상술한 바와 같이, 비트라인콘택플러그(48)가 형성되므로써 제1콘택홀(47) 내에 갭(G)이 형성된다. 이는 비트라인콘택플러그(48)가 제1콘택홀(47)의 직경보다 더 작게 식각되어 형성되기 때문이다. 갭(G)은 비트라인콘택플러그(48)를 에워싸는 서라운딩 형상이 아니라, 비트라인콘택플러그(48)의 양측벽에 독립적으로 형성된다. 결국, 제1콘택홀(47) 내에는 하나의 비트라인콘택플러그(48)와 한 쌍의 갭(G)이 위치하며, 한 쌍의 갭(G)은 비트라인콘택플러그(48)에 의해 분리된다.
도 6d에 도시된 바와 같이, 스페이서요소(51)가 형성될 수 있다. 스페이서요소(51)는 비트라인콘택플러그(48) 및 비트라인구조물(BL)의 측벽에 위치할 수 있다. 스페이서요소(51)는 복수의 스페이서로 이루어질 수 있다. 스페이서요소(51)는 비트라인구조물(BL)과 비트라인콘택플러그(48)의 양측벽을 커버링하면서 갭(G)을 채울 수 있다. 스페이서요소(51)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 스페이서요소(51)는 에어갭(Air)을 포함할 수 있다.
다음으로, 층간절연층(52)이 형성된다. 층간절연층(52)은 스페이서요소(51) 상에서 비트라인구조물(BL) 사이에 갭필된다. 층간절연층(52)은 실리콘산화물을 포함한다. 층간절연층(52)은 스핀온절연물질(SOD)을 포함할 수 있다. 후속하여 층간절연층(52)은 비트라인구조물(BL)의 상부가 노출되도록 평탄화될 수 있다. 이에 따라, 비트라인구조물(BL) 사이에 층간절연층(52)이 위치할 수 있다. 탑뷰로 볼 때, 층간절연층(52)은 비트라인구조물(BL)과 평행할 수 있다.
도 6e에 도시된 바와 같이, 제2콘택홀(53)이 형성될 수 있다. 제2콘택홀(53)은 비트라인구조물(BL) 사이에 형성될 수 있다. 제2콘택홀(53)을 형성하기 위해 다마신 공정이 적용될 수 있다. 예컨대, 층간절연층(52)의 일부를 식각하여 플러그분리부를 형성하고, 플러그분리부에 플러그분리층(도 5c의 '219' 참조)을 채운다. 이후에, 잔류하는 층간절연층(52)을 제거하므로써 제2콘택홀(53)이 형성될 수 있다. 플러그분리층은 실리콘질화물을 형성한 후 평탄화하여 형성될 수 있다. 제2콘택홀(53)은 평면상으로 볼 때, 사각형 형상일 수 있다. 스페이서요소(51), 플러그분리층 및 비트라인구조물(BL)에 의해 제2콘택홀(53)의 크기가 결정될 수 있다.
다음으로, 제2콘택홀(53)의 바텀부를 확장시킨다. 이를 위해 스페이서요소(51)에 자기정렬시켜 하드마스크층(46)을 식각한다. 따라서, 제2콘택홀(53) 아래에 제2/소스/드레인영역(45)이 노출된다. 후속하여 제2소스/드레인영역(45) 및 소자분리층(42)의 일부가 일정 깊이 리세스될 수 있다.
상술한 바와 같은, 제2콘택홀(53)은 제1실시예 및 제2실시예의 오프닝에 대응될 수 있다. 제2콘택홀(53)은 고종횡비를 가질 수 있다.
도 6f에 도시된 바와 같이, 제2콘택홀(53)을 부분적으로 채우는 실리콘플러그(54)가 형성될 수 있다. 실리콘플러그(54)는 도 3b 및 그에 따른 에피택셜층(14)과 동일할 수 있다. 따라서, 실리콘플러그(54)는 바텀-업 성장 공정에 의해 형성될 수 있다. 실리콘플러그(54)는 선택적에피택셜성장에 의해 형성될 수 있다. 실리콘플러그(54)는 저농도 SEG SiP를 포함할 수 있다. 다른 실시예에서, 실리콘플러그(54)는 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC을 포함할 수 있다.
도 6g에 도시된 바와 같이, 계면층(55)이 형성될 수 있다. 계면층(55)은 도 3c 및 그에 따른 계면층(16)과 동일할 수 있다. 따라서, 계면층(55)은 실리콘플러그(54) 형성 직후, 인시튜 기상 도핑(GPD)에 의해 형성될 수 있다. 계면층(55)은 고농도 SEG SiP를 포함할 수 있다.
실리콘플러그(54)과 계면층(55)은 동일 물질일 수 있고, 동일 도펀트로 도핑될 수 있다. 실리콘플러그(54)와 계면층(55)은 서로 다른 도펀트 농도를 가질 수 있다. 실리콘플러그(54)보다 계면층(55)의 도펀트 농도가 더 높을 수 있다. 실리콘플러그(54)의 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 계면층(55)의 도펀트 농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다.
다음으로, 계면층(55)에 도핑된 도펀트를 활성화하기 위한 어닐링이 수행될 수 있다.
다른 실시예에서, 계면층(55)은 도 4a 및 도 4b에 따른 방법에 의해 형성될 수도 있다. 즉, 실리콘플러그(54)를 선택적에피택셜성장에 의해 성장시킨 직후, 인시튜 선택적에피택셜 성장에 의해 계면층(55)을 형성할 수 있다.
도 6h에 도시된 바와 같이, 금속실리사이드층(56)이 형성될 수 있다. 실리사이드-금속층 증착 및 어닐링공정에 의해 금속실리사이드층(56)이 형성될 수 있다. 금속실리사이드층(56)의 형성 방법은 도 3d 내지 도 3f를 참조하기로 한다. 금속실리사이드층(56)은 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함할 수 있다.
도 6i에 도시된 바와 같이, 제2콘택홀(53)에 금속물질(57A)이 형성될 수 있다. 금속물질(57A) 상에 마스크(58)가 형성될 수 있다. 금속물질(57A)은 실리콘플러그(54) 및 계면층(55)보다 저저항인 물질일 수 있다. 금속물질(57A)은 티타늄, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속물질(57A)은 티타늄질화물 상에 텅스텐이 적층된 TiN/W일 수 있다.
도 6j에 도시된 바와 같이, 금속플러그(57)가 형성될 수 있다. 금속플러그(57)는 비트라인구조물(BL)의 상부까지 연장되는 연장부를 더 포함할 수 있다. 즉, 금속플러그(57)의 일부는 비트라인구조물(BL)의 상부면과 오버랩될 수 있다. 금속플러그(57)를 형성하기 위해, 마스크(58)를 이용하여 금속물질(57A)을 식각할 수 있다.
금속플러그(57)를 형성하기 위한 식각 공정시, 스페이서요소(51) 및 비트라인캡층(50)의 일부가 식각될 수 있다. 이에 따라, 리세스(59)가 형성될 수 있다.
위와 같이, 제2콘택홀(53) 내에는 에피택셜구조물(E21)과 금속구조물(M21)이 형성될 수 있다. 에피택셜구조물(E21)은 실리콘플러그(54)와 계면층(55)을 포함할 수 있다. 금속구조물(M21)은 금속실리사이드층(56)과 금속플러그(57)를 포함할 수 있다.
도 6k에 도시된 바와 같이, 리세스(59) 내에 캡핑층(60)이 형성될 수 있다. 캡핑층(60)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 캡핑층(60)은 금속플러그(57)의 표면이 노출되도록 평탄화될 수 있다.
다른 실시예에서, 캡핑층(60) 형성 전에, 스페이서요소(51)의 일부를 식각하여 에어갭을 형성할 수도 있다.
다음으로, 금속플러그(57) 상에 캐패시터를 포함하는 메모리요소(61)가 형성될 수 있다.
상술한 실시예들에 따른 반도체장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등의 메모리에 적용될 수 있다.
도 7은 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 7을 참조하면, 제4실시예에 따른 반도체장치(300)는 트랜지스터(330)를 포함할 수 있다. 트랜지스터(330)는 게이트구조(G) 및 소스/드레인영역(S/D)을 포함할 수 있다. 게이트구조(G) 아래의 채널영역(310)을 더 포함할 수 있다. 소스/드레인영역(S/D) 상의 금속실리사이드층(313) 및 금속플러그(314)를 더 포함할 수 있다. 트랜지스터(330)는 NMOSFET일 수 있다.
트랜지스터(330)는 기판(301)에 형성될 수 있다. 기판(301)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(301)은 반도체기판을 포함할 수 있다. 기판(301)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(301)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(301)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(301)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(301)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(301) 상에 게이트구조(G)가 형성될 수 있다. 게이트구조(G)는 게이트절연층(302), 게이트전극(303) 및 게이트캡층(304)을 포함할 수 있다. 게이트절연층(302)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 일부 실시예에서, 게이트절연층(302)은 실리콘산화물과 고유전층물질의 적층으로 형성될 수 있다. 게이트전극(303)은 실리콘-베이스물질, 금속-베이스물질 또는 이들의 조합일 수 있다. 본 실시예에서, 게이트전극(303)은 금속함유층일 수 있다. 게이트전극(303)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 게이트전극(303)은 일함수 금속물질일 수 있다. 게이트캡층(304)은 절연물질일 수 있다. 게이트캡층(304)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
게이트구조(G)는 게이트스페이서를 더 포함할 수 있다. 게이트스페이서는 다층 구조일 수 있다. 게이트스페이서는 제1스페이서(305), 제2스페이서(306) 및 제3스페이서(307)를 포함할 수 있다. 제1스페이서(305)와 제3스페이서(307)는 동일 물질일 수 있다. 제2스페이서(306)는 제1 및 제3스페이서(305, 307)와 다른 물질일 수 있다. 제1스페이서(305)와 제3스페이서(307)는 실리콘질화물일 수 있고, 제2스페이서(306)는 실리콘산화물일 수 있다. 게이트스페이서는 NON 구조일 수 있다. NON 구조의 게이트스페이서를 사용하는 이유는 에피성장된 소스/드레인영역(S/D)과 게이트구조(G) 사이의 프록시미티(proximity)를 제어하기 위해서이다.
소스/드레인영역(S/D)은 소스/드레인 리세스(309) 내에 형성될 수 있다. 소스/드레인 리세스(309)는 게이트구조(G) 양측 아래의 기판(301)에 형성될 수 있다. 소스/드레인 리세스(309)는 채널영역(310)의 양끝단에 형성될 수 있다. 다른 실시예에서, 소스/드레인 리세스(309)는 시그마(∑) 형상을 가질 수 있다.
소스/드레인영역(S/D)은 에피택셜층(311)과 계면층(312)을 포함할 수 있다. 에피택셜층(311)은 소스/드레인 리세스(309)를 완전히 채울 수 있다. 계면층(312)은 에피택셜층(311) 상에 위치하며, 게이트구조(G)의 바터코너(308)에서 제3스페이서(307)와 접촉될 수 있다. 에피택셜층(311)과 계면층(312)은 선택적에피택셜성장(SEG)에 의해 형성된 물질일 수 있다. 에피택셜층(311)과 계면층(312)은 채널영역(310)에 스트레스를 인가할 수 있다. 예컨대, 에피택셜층(311)과 계면층(312)은 채널영역(310)에 인장스트레스를 인가할 수 있다. 이로써, 채널영역(310)의 캐리어 이동성을 증가시킬 수 있다.
에피택셜층(311)은 도 1 및 도 2의 에피택셜층(104, 104')에 대응할 수 있다. 따라서, 에피택셜층(311)은 바텀-업 성장 공정에 의해 형성될 수 있다. 에피택셜층(311)은 저농도 SEG SiP를 포함할 수 있다. 다른 실시예에서, 에피택셜층(311)은 N형 도펀트가 도핑된 SEG Si 또는 N형 도펀트가 도핑된 SEG SiC을 포함할 수 있다.
계면층(312)은 도 1 및 도 2의 계면층(105, 105')에 대응할 수 있다. 따라서, 계면층(312)은 고농도 SEG SiP를 포함할 수 있다.
에피택셜층(311)과 계면층(312)은 동일 도펀트 또는 서로 다른 도펀트로 도핑될 수 있다. 에피택셜층(311)과 계면층(312)은 서로 다른 도펀트 농도를 가질 수 있다. 에피택셜층(311)보다 계면층(312)의 도펀트 농도가 더 높을 수 있다. 에피택셜층(311)의 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 계면층(312)의 도펀트 농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다.
계면층(312)은 에피택셜층(311) 형성 직후의 인시튜 기상도핑공정에 의해 형성될 수 있다. 인시튜 기상 도핑 공정에 의해 에피택셜층(311)의 상부는 계면층(312)으로 정의될 수 있다. 즉, 계면층(312)은 에피택셜층(311)의 상부 내에 위치할 수 있다. 인시튜 기상 도핑 공정은 전술한 실시예들을 참조하기로 한다.
다른 실시예에서, 계면층(312)은 선택적에피택셜성장에 의해 형성될 수 있다. 예컨대, 에피택셜층(311) 형성 직후, 인시튜로 연속하여 선택적에피택셜성장에 의해 계면층(312)을 성장시킬 수 있다.
본 실시예에 따른 트랜지스터(330)는 플라나게이트형 트랜지스터일 수 있다.
본 실시예의 변형예로서, 소스/드레인영역(S/D)은 FinFET에 적용될 수 있다. 또한, 트랜지스터(330)의 게이트구조(G)는 게이트퍼스트(Gate first) 프로세스 또는 게이트라스트(Gate last) 프로세스에 의해 형성될 수 있다.
본 실시예에 따른 트랜지스터(330)는 CMOSFET의 NMOSFET일 수 있다.
도 8a 내지 도 8e는 제4실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 8a에 도시된 바와 같이, 기판(71)이 준비될 수 있다. 기판(71)은 실리콘기판을 포함할 수 있다. 도시하지 않았으나, 기판(71)에 소자분리층이 더 형성될 수 있다.
기판(71) 상에 게이트스택이 형성될 수 있다. 게이트스택은 게이트절연층(72), 게이트전극(73) 및 게이트캡층(74)을 포함할 수 있다. 게이트절연층(72)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 고유전물질 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트절연층(72)은 계면층과 고유전층물질의 적층으로 형성될 수 있다. 게이트전극(73)은 실리콘-베이스물질, 금속-베이스물질 또는 이들의 조합일 수 있다. 본 실시예에서, 게이트전극(73)은 금속함유층일 수 있다. 게이트전극(73)은 티타늄질화물, 텅스텐 또는 이들의 조합을 포함할 수 있다. 게이트전극(73)은 일함수 금속물질일 수 있다. 게이트전극(73)은 N형 일함수 또는 P형 일함수를 가질 수 있다. NMOSFET가 형성되는 경우, 게이트전극(73)은 N형 일함수를 가질 수 있다. PMOSFET가 형성되는 경우, 게이트전극(73)은 P형 일함수를 가질 수 있다. 일함수엔지니어링을 위해, 다양한 일함수물질들이 사용될 수 있다. 게이트캡층(74)은 절연물질일 수 있다. 게이트캡층(74)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 게이트캡층(74)은 게이트 포토리소그래피 공정 동안에 식각장벽으로 사용될 수 있다.
도 8b에 도시된 바와 같이, 게이트스택의 양측벽에 게이트스페이서가 형성될 수 있다. 게이트스페이서는 절연물질일 수 있다. 게이트스페이서는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 게이트스페이서는 다층 구조일 수 있다. 본 실시예에서, 게이트스페이서는 제1스페이서(75), 제2스페이서(76) 및 제3스페이서(77)를 포함할 수 있다. 제1스페이서(75)와 제3스페이서(77)는 동일 물질일 수 있다. 제2스페이서(76)는 제1 및 제3스페이서(75, 77)와 다른 물질일 수 있다. 제1스페이서(75)와 제3스페이서(77)는 실리콘질화물일 수 있고, 제2스페이서(76)는 실리콘산화물일 수 있다. 게이트스페이서의 형성은 스페이서층들의 블랭킷 식각을 포함할 수 있다. 게이트스택의 상부면과 측벽들 상에 스페이서층들을 형성한 후, 에치백 공정이 수행될 수 있다. 다른 실시예에서, 제1스페이서(75)를 먼저 형성한 후에, 후속하여 제2스페이서(76) 및 제3스페이서(77)를 형성할 수 있다. 제3스페이서(77)는 기판(71)의 표면과 비접촉할 수 있다. 제1스페이서(75) 및 제2스페이서(77)의 바텀부는 기판(71)의 표면과 접촉할 수 있다. 이와 같이, 게이트스페이서는 NON 구조일 수 있다. NON 구조의 게이트스페이서를 사용하는 이유는 에피성장된 소스/드레인영역(S/D)과 게이트구조(G) 사이의 프록시미티(proximity)를 제어하기 위해서이다. 프록시미티는 전기적 특성에 직결되는 중요한 파라미터로서, 프록시미티 제어를 위해 게이트스페이서의 두께를 조절한다. 즉, 잔류게이트스페이서 두께 조절이 매우 중요하다. 에피성장 전에 리세스 식각 과정에서 게이트스페이서의 두께가 많이 얇아져 두께제어가 어려워진다. 따라서, 제1스페이서(75) 위에 제2스페이서(76)를 덮고, 그 위에 제3스페이서(77)를 덮어 NON의 두께를 충분히 확보한다. 이로써 프록시미티를 제어할 수 있다. 이렇게 되면 제어성(Controllability)이 증가하게 되고, 이렇게 잘 제어된 프록시미티를 가지는 에피택셜층(81) 및 계면층(82)을 에피택셜 성장시킬 수 있다. 다른 실시예에서, 제1질화물스페이서 위에 희생 산화물스페이서를 덮고, 그 위에 제2질화물스페이서를 덮을 수 있다. 이후, 희생산화물스페이서 제거 공정을 통해 희생산화물스페이서와 제2질화물스페이서를 제거하면, 최종적으로 내부의 제1질화물스페이서가 얇게 남아있게 된다. 그럼에도 불구하고 잘 제어된 프록시미티를 얻을 수 있다.
위와 같은 일련의 공정에 의해, 게이트스택 및 게이트스페이서를 포함하는 게이트구조(G)가 형성될 수 있다. 게이트구조(G)는 게이트 바텀코너(Gate bottom corner, 78)를 포함할 수 있다.
도 8c에 도시된 바와 같이, 기판(71)에 적어도 하나 이상의 소스/드레인 리세스(79)가 형성될 수 있다. 소스/드레인 리세스(79)를 형성하기 위해 게이트구조 양측 아래의 기판(71)의 일부가 식각될 수 있다. 소스/드레인 리세스(79)의 깊이는 다양한 식각 조건에 의존할 수 있다. 소스/드레인 리세스(79)를 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합이 수행될 수 있다. 다른 실시예에서, 소스/드레인 리세스(79)는 언더컷을 더 포함할 수 있다. 언더컷은 게이트스페이서 아래에 위치할 수 있다. 다른 실시예에서, 소스/드레인 리세스(79)는 시그마 형상을 가질 수 있다. 예컨대, 소스/드레인 리세스(79)를 형성하기 위해 수산화칼륨(KOH)과 같은 에천트가 사용될 수 있다. 소스/드레인 리세스(79)의 측벽프로파일은 수직하거나 또는 경사질 수 있다. 소스/드레인 리세스(79)에 의해, 게이트구조 아래에 채널영역(80)이 정의될 수 있다.
도 8d에 도시된 바와 같이, 에피택셜층(81)이 형성될 수 있다. 에피택셜층(81)은 도 1 및 도 2의 에피택셜층(104, 104')에 대응할 수 있다. 따라서, 에피택셜층(81)은 바텀-업 성장 공정, 예컨대, 선택적에피택셜성장에 의해 형성될 수 있다. 에피택셜층(81)은 소스/드레인 리세스(79)를 보이드 없이 채울 수 있다. 에피택셜층(81)은 저농도 SEG SiP를 포함할 수 있다. 다른 실시예에서, 에피택셜층(81)은 N형 도펀트가 도핑된 SEG SiGe, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다. 에피택셜층(81)의 상부는 제2스페이서(76) 및 제3스페이서(77)와 오버랩될 수 있다.
도 8e에 도시된 바와 같이, 인시튜 기상도핑공정(GPD)이 수행될 수 있다. 인시튜 기상 도핑 공정에 의해 에피택셜층(81)의 상부영역은 계면층(82)으로 정의될 수 있다. 즉, 계면층(82)은 에피택셜층(81)의 상부(top) 및 에피택셜층(81)의 내부(within)에 위치할 수 있다. 계면층(82)은 도 1 및 도 2의 계면층(105, 105')에 대응할 수 있다. 따라서, 계면층(82)은 고농도 SEG SiP를 포함할 수 있다. 제2스페이서(76)와 계면층(82)이 비-접촉할 수 있다. 따라서, SiO2/고농도 SiP 계면에서 발생하는 디스로케이션 결함을 방지할 있다.
에피택셜층(81)과 계면층(82)은 동일 도펀트 또는 서로 다른 도펀트로 도핑될 수 있다. 에피택셜층(81)과 계면층(82)은 서로 다른 도펀트 농도를 가질 수 있다. 에피택셜층(81)보다 제2에피택셜(82)의 도펀트 농도가 더 높을 수 있다. 에피택셜층(81)의 도펀트 농도는 1×1019 atoms/cm3 보다 낮을 수 있다. 계면층(82)의 도펀트 농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다.
에피택셜층(81)과 계면층(82)은 소스/드레인영역(S/D)이 될 수 있다. 이를 임베디드 소스/드레인영역(Embedded S/D)이라고 지칭한다. 에피택셜층(81)과 계면층(82)은 스트레스유도물질(Stress inducing materials)이라고 지칭될 수 있다. 이로써, 채널영역(80)에 스트레스를 인가할 수 있다.
도시하지 않았으나, 계면층(82)을 형성한 이후에, 금속실리사이드층 및 금속플러그가 형성될 수도 있다(도 7의 '금속실리사이드층(313)' 및 '금속플러그(314)' 참조).
본 실시예에 따르면, 계면층(82)이 높은 도펀트 농도를 가지므로, 캐리어이동성을 더욱 증가시킬 수 있다.
또한, 본 실시예에 따르면, 계면층(82)이 높은 도펀트 농도를 가지므로 저항을 낮출 수 있다. 예컨대, 계면층(82) 상에 금속실리사이드층과 같은 콘택물질이 형성되는 경우, 콘택저항을 개선할 수 있다.
또한, 본 실시예에 따르면, 제2스페이서(76)와 계면층(82)이 비-접촉하도록 형성하므로써, SiP/SiO2 인터페이스에서 발생하는 미스핏(Misfit) 및 쓰레딩디스로케이션(Threading Dislocation)을 제거할 수 있다.
도 9a 및 도 9b는 제4실시예에 따른 반도체장치를 제조하는 방법의 다른 예를 도시한 도면이다.
도 9a에 도시된 바와 같이, 소스/드레인 리세스(79)를 채우는 에피택셜층(81')이 형성될 수 있다. 에피택셜층(81')은 바텀-업 성장 공정, 예컨대, 선택적에피택셜성장에 의해 형성될 수 있다. 에피택셜층(81')은 게이트의 바텀코너(78)와 오버랩될 수 있다. 에피택셜층(81')은 제3스페이서(77)와 접촉할 수 있다. 에피택셜층(81')은 소스/드레인 리세스(79)를 보이드 없이 채울 수 있다. 에피택셜층(81')은 저농도 SEG SiP를 포함할 수 있다. 다른 실시예에서, 에피택셜층(81')은 N형 도펀트가 도핑된 SEG SiGe, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함할 수 있다.
도 9b에 도시된 바와 같이, 인시튜 선택적에피택셜성장에 의해 계면층(82')이 형성될 수 있다. 계면층(82')은 게이트의 바텀코너(78)와 오버랩될 수 있다. 제2스페이서(76)와 계면층(82')이 비-접촉할 수 있다. 계면층(82')은 고농도 SEG SiP를 포함할 수 있다. 계면층(82')의 인 농도는 1.0×1019∼1.0×1022atoms/cm3일 수 있다.
도시하지 않았으나, 계면층(82)을 형성한 이후에, 금속실리사이드층 및 금속플러그가 형성될 수도 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
201 : 기판 202 : 활성영역
202I : 소자분리층 203 : 게이트트렌치
204 : 게이트절연층 205 : 매립워드라인
206 : 실링층 207, 208 : 제1,2소스/드레인영역
209 : 비트라인콘택플러그 210 : 제1콘택홀
211 : 하드마스크층 212 : 비트라인
213 : 비트라인캡층 214 : 스페이서요소
215 : 제2콘택홀 216 : 실리콘플러그
217 : 계면층 218 : 금속플러그
219 : 플러그분리층 220 : 금속실리사이드층
221 : 캡핑층 300 : 메모리요소

Claims (28)

  1. 높은 종횡비 패턴을 포함하는 반도체구조물을 제공하는 단계;
    상기 패턴 내에 제1도펀트농도를 갖는 에피택셜층을 형성하는 단계;
    상기 에피택셜층 상에 상기 제1도펀트농도보다 높은 제2도펀트농도를 갖는 계면층을 인시튜로 형성하는 단계;
    상기 계면층 상에 금속실리사이드층을 형성하는 단계; 및
    상기 금속실리사이드층 상에 금속플러그를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 에피택셜층은 선택적에피택셜성장(SEG)에 의해 형성되고, 상기 선택적에피택셜성장(SEG) 이후에 상기 에피택셜층의 상부 내에 상기 계면층을 형성하기 위해 인시튜 기상도핑공정을 수행하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 선택적에피택셜성장은, 실리콘소스가스 및 N형 도펀트 가스를 인시튜로 공급하는 단계를 포함하고,
    상기 인시튜 기상도핑공정은, 인(Phosphorus) 함유 도펀트가스를 공급하는 단계를 포함하는 반도체장치 제조 방법.
  4. 제3항에 있어서,
    상기 인시튜 기상 도핑공정에 의해 형성되는 상기 계면층의 인 농도는 1.0×1019∼1.0×1022 atoms/cm3 을 포함하는 반도체장치 제조 방법.
  5. 제3항에 있어서,
    상기 인시튜 기상 도핑공정은, 350∼1000℃에서 수행되는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 에피택셜층과 계면층은 동일 도펀트를 포함하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 에피택셜층과 계면층은 SiP을 포함하고, 상기 계면층의 인 농도는 상기 에피택셜층의 인 농도보다 높은 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 에피택셜층은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함하고, 상기 계면층은 인이 도핑된 SEG Si, 인이 도핑된 SEG SiGe 또는 인이 도핑된 SEG SiC를 포함하되, 상기 계면층의 인 농도는 상기 에피택셜층의 N형 도펀트 농도보다 높은 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 에피택셜층은 제1선택적에피택셜성장에 의해 형성되고, 상기 계면층은 상기 제1선택적에피택셜성장 이후에 인시튜로 제2선택적에피택셜성장에 의해 형성되는 반도체장치 제조 방법.
  10. 제9항에 있어서,
    상기 계면층은 상기 에피택셜층보다 얇게 형성되는 반도체장치 제조 방법.
  11. 제9항에 있어서,
    상기 제1선택적에피택셜성장은, 실리콘소스가스 및 N형 도펀트 가스를 인시튜로 공급하는 단계를 포함하고,
    상기 제2선택적에피택셜성장은, 실리콘소스가스 및 인(Phosphorus) 함유 도펀트가스를 인시튜로 공급하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 제2선택적에피택셜성장에 의해 형성되는 상기 계면층의 인 농도는 1.0×1019∼1.0×1022 atoms/cm3 을 포함하는 반도체장치 제조 방법.
  13. 제9항에 있어서,
    상기 에피택셜층은 제1 SEG SiP를 포함하고, 상기 계면층은 상기 제1 SEG SiP보다 인 농도가 높은 제2 SEG SiP를 포함하는 반도체장치 제조 방법.
  14. 제1항에 있어서,
    상기 높은 종횡비 패턴을 포함하는 반도체구조물을 형성하는 단계는,
    반도체기판을 준비하는 단계;
    상기 반도체기판에 트랜지스터의 소스/드레인영역을 형성하는 단계;
    상기 반도체기판 상에 절연층을 형성하는 단계; 및
    상기 소스/드레인영역을 노출시키는 콘택홀을 형성하기 위해, 상기 절연층을 식각하는 단계를 포함하고,
    상기 에피택셜층, 계면층, 금속실리사이드층 및 금속플러그는 상기 콘택홀을 채우는 콘택구조물이 되는 반도체장치 제조 방법.
  15. 제1항에 있어서,
    상기 높은 종횡비 패턴을 포함하는 반도체구조물을 형성하는 단계는,
    반도체기판을 준비하는 단계;
    상기 반도체기판에 워드라인을 매립하는 단계;
    상기 워드라인 양측의 반도체기판 내에 소스/드레인영역을 형성하는 단계;
    상기 반도체기판 상부에 복수의 비트라인구조물을 형성하는 단계; 및
    상기 복수의 비트라인구조물 사이에 상기 소스/드레인영역을 노출시키는 콘택홀을 형성하는 단계를 포함하고,
    상기 에피택셜층, 계면층, 금속실리사이드층 및 금속플러그는 상기 콘택홀을 채우는 콘택구조물이 되는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 금속플러그를 형성하는 단계 이후에,
    상기 금속플러그 상에 메모리요소를 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  17. 제1항에 있어서,
    상기 높은 종횡비 패턴을 포함하는 반도체구조물을 형성하는 단계는,
    기판 상에 게이트구조를 형성하는 단계; 및
    상기 게이트구조 양측 아래에 소스/드레인 리세스를 형성하기 위해 상기 기판의 일부를 제거하는 단계를 포함하고,
    상기 에피택셜층과 계면층은 상기 리세스를 채우는 소스/드레인영역이 되는 반도체장치 제조 방법.
  18. 제1항에 있어서,
    상기 높은 종횡비는 1:1보다 큰 폭 대 높이 비율을 포함하는 반도체장치 제조 방법.
  19. 제1항에 있어서,
    상기 금속실리사이드층은, 코발트실리사이드, 티타늄실리사이드 또는 니켈실리사이드를 포함하는 반도체장치 제조 방법.
  20. 제1항에 있어서,
    상기 금속플러그는, 티타늄, 티타늄질화물, 텅스텐 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  21. 높은 종횡비 콘택홀을 포함하는 반도체구조물;
    상기 콘택홀의 하부를 채우고, 제1도펀트농도를 갖는 에피택셜층;
    상기 에피택셜층 상의 금속실리사이드층;
    상기 금속실리사이드층 상의 금속플러그; 및
    상기 금속실리사이드층과 상기 에피택셜층 사이의 계면층을 포함하고,
    상기 계면층은 상기 에피택셜층의 상부 내에 위치하되, 상기 제1도펀트농도보다 높은 제2도펀트농도를 갖는
    반도체장치.
  22. 제21항에 있어서,
    상기 에피택셜층과 계면층은 동일 도펀트를 포함하는 반도체장치.
  23. 제21항에 있어서,
    상기 에피택셜층은 N형 도펀트로 도핑되고, 상기 계면층은 인으로 도핑된 반도체장치.
  24. 제21항에 있어서,
    상기 에피택셜층은 제1 SEG SiP를 포함하고, 상기 계면층은 상기 제1 SEG SiP보다 인 농도가 높은 제2 SEG SiP를 포함하는 반도체장치.
  25. 제21항에 있어서,
    상기 제2도펀트농도는 1.0×1019∼1.0×1022 atoms/cm3 을 포함하는 반도체장치 제조 방법.
  26. 제21항에 있어서,
    상기 에피택셜층은 N형 도펀트가 도핑된 SEG Si, N형 도펀트가 도핑된 SEG SiGe 또는 N형 도펀트가 도핑된 SEG SiC를 포함하고, 상기 계면층은 인이 도핑된 SEG Si, 인이 도핑된 SEG SiGe 또는 인이 도핑된 SEG SiC를 포함하되, 상기 계면층의 인 농도는 상기 에피택셜층의 N형 도펀트 농도보다 높은 반도체장치.
  27. 제21항에 있어서,
    상기 반도체구조물은,
    반도체기판;
    상기 반도체기판 내에 매립된 워드라인;
    상기 워드라인 양측의 반도체기판 내에 형성된 제1,2소스/드레인영역;
    상기 제1소스/드레인영역 상에 형성된 비트라인콘택플러그;
    상기 비트라인콘택플러그 상의 비트라인을 포함하고,
    상기 높은 종횡비 패턴은 상기 제2소스/드레인영역을 노출시키는 콘택홀을 포함하는 반도체장치.
  28. 제27항에 있어서,
    상기 금속플러그 상에 형성된 메모리요소
    를 더 포함하는 반도체장치.

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10770286B2 (en) * 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US10651177B1 (en) * 2018-11-07 2020-05-12 Nanya Technology Corporation Semiconductor device and method of forming the same
US11164866B2 (en) * 2019-02-20 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and method for manufacturing the same
TWI694571B (zh) * 2019-02-27 2020-05-21 旺宏電子股份有限公司 字元線結構及其製造方法
US11574841B2 (en) * 2020-08-27 2023-02-07 Nanya Technology Corporation Semiconductor device with intervening layer and method for fabricating the same
US11450768B2 (en) 2020-10-05 2022-09-20 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
US11978774B2 (en) 2020-10-05 2024-05-07 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
WO2022076043A1 (en) * 2020-10-05 2022-04-14 Sandisk Technologies Llc High voltage field effect transistor with vertical current paths and method of making the same
US11800699B2 (en) 2021-03-29 2023-10-24 Changxin Memory Technologies, Inc. Semiconductor structure with chamfered capacitor connection line adjacent bit line and method for manufacturing semiconductor structure thereof
CN113097209B (zh) * 2021-03-29 2022-07-08 长鑫存储技术有限公司 半导体结构及半导体结构制作方法
KR20220144265A (ko) 2021-04-19 2022-10-26 삼성전자주식회사 집적회로 소자
CN116133366B (zh) * 2021-08-11 2024-06-07 长鑫存储技术有限公司 半导体结构及其制备方法
US12108685B2 (en) 2021-09-20 2024-10-01 International Business Machines Corporation Multi-diameter magnetic random-access memory pillar structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130682A (ja) * 1993-11-02 1995-05-19 Nippon Steel Corp 半導体装置の製造方法
KR100475084B1 (ko) * 2002-08-02 2005-03-10 삼성전자주식회사 Ｄｒａｍ 반도체 소자 및 그 제조방법
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
KR20070003034A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 반도체 장치의 제조방법
US7538387B2 (en) * 2006-12-29 2009-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Stack SiGe for short channel improvement
CN102437088B (zh) * 2010-09-29 2014-01-01 中国科学院微电子研究所 一种半导体结构及其制造方法
KR20130045716A (ko) * 2011-10-26 2013-05-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
KR102001417B1 (ko) 2012-10-23 2019-07-19 삼성전자주식회사 반도체 장치
KR102070097B1 (ko) 2013-08-13 2020-01-29 삼성전자주식회사 다중 플러그를 갖는 반도체 소자 형성 방법 및 관련된 장치
KR102059863B1 (ko) 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
TWI620234B (zh) * 2014-07-08 2018-04-01 聯華電子股份有限公司 一種製作半導體元件的方法
KR102619874B1 (ko) * 2016-06-23 2024-01-03 삼성전자주식회사 불순물 영역을 갖는 반도체 소자

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