KR20070003034A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 콘택플러그를 형성하는데 있어서, 선택적 에피텍셜 성장의 낮은 농도로 인한 콘택저항의 증가를 해결하기 위해, 추가 이온주입을 하는 경우 후속 열공정에 의한 도펀트 확산으로 소자 특성이 열화되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 본 발명은 도전영역이 완료된 기판상에, 상기 도전영역과 접속될 콘택플러그를 위한 콘택홀을 형성된 절연패턴을 형성하는 단계; 상기 콘택홀의 하단에 상기 도전영역과 접하는 영역에 선택적 에피텍셜 실리콘막을 형성하는 단계: 상기 선택적 에피텍셜 실리콘막에 불순물을 주입하는 단계; 및 상기 선택적 에피텍셜 실리콘막상에 금속플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
반도체, 에피택셜, 저농도, 콘택플러그.
Description
도1과 도2는 종래기술에 의한 반도체 장치의 제조공정중 문제를 보여주는 그래프.
도3 내지 도5는 본 발명에 의한 반도체 장치의 제조공정에 의한 선택적 에피택셜 실리콘의 상태를 보여주는 그래프.
도6a 내지 도6e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
30 : 기판 31 : 게이트 절연막
32 : 게이트 전극막 33 : 게이트 하드마스크
34 : 게이트 측벽절연막 36 : 콘택플러그
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 콘택플러그의 제조방법에 관한 것이다.
반도체 장치가 점점 소형화, 고집적화되는 추세에 따라, 가장 널리 사용되는 메모리 장치인 디램의 경우 단위셀을 구성하는 모스트랜지스터 내의 채널 길이 및 콘택 사이즈가 함께 감소하고 있다.
채널길이가 감소함에 따라 내압 설계마진이 감소하고, 그로 인해 모스 트랜지스터의 게이트 패턴의 측면에 형성되는 콘택플러그의 공정에도 영향을 미치게 된다.
콘택플러그는 통상 도전성 실리콘막을 매립한 후, 저항값을 감소시키니 위해 이온주입을 하게 되는데, 모스트랜지스터의 패턴크기가 줄어들면서 콘택플러그로 주입하는 이온의 농도를 높이기 어려운 상황이 되는 것이다.
콘택플러그 농도를 높게 가지 못하는 문제와 더불어, 콘택플럭의 사이즈도 감소되어 콘택플러그의 콘택면적이 줄어들게 되어 콘택플러그의 저항이 증가되는 원인이 된다.
이와 같은 이유로 동작전류가 감소하는 현상이 나타나게 되는데, 이로 인해 반도체 장치의 tWR 불량 및 리프레쉬 특성 저하와 같은 소자열화 현상이 나타나고 있다.
이에 따라 콘택플러그의 저항을 낮추고 동작전류를 향상시키는 방식으로, 실리콘 기판 정션부분의 도펀트 농도 또는 콘택플러그내의 주입하는 도펀트인 인의 농도를 가능한 높게 최적화하는 방식을 사용하고 있다.
그러나, 이 방법은 도펀트 확산에 의한 소자 내압의 열화로 인해 사용히 제한적이다.
최근에는 퍼니스(furnace) 폴리-실리콘 증착시 대기압 하에서 퍼니스에 로딩될 때 존재하는 산소 농도에 의해 생기는 폴리실리콘과 실리콘기판 사이 계면의 미세 산화막이 콘택플러그의 저항의 증가에 영향을 주므로, 이를 계면 산화막 조절이 필수적인 에피텍셜 실리콘트올 대체함으로 계면 저항을 감소하려고 하고 있다.
폴리실리콘에 비해 상대적으로 저항이 낮은 에피택셜 실리콘으로 대체하여 콘택플러그의 저항을 줄이고자 SPE(Solid Phase Epitaxy), SEG(Selective Epitaxial Growth)에 의한 에피택셜 실리콘공정을 적용하고 있는 것이다.
또한 플러그 물질을 실리콘보다 저항이 더 낮은 금속물질로 대체하려는 시도가 진행되고 있으며, 이 때 금속플러그 물질을 기판 정션에 직접 형성하는 경우 졍선내의 실리콘손실에 의해 얕은 정션의 조절이 어려우므로 금속플러그 물질을 형성하기전에 선택적 에피택셜 또는 실리콘-저마늄막등을 패트 플러그 물질로 사용해야 한다.
그러나, 현재 개발되어 상용화된 선택적 에피택셜 실리콘증착 시스템에 의해서는 도핑농도를 기존 폴리실리콘 또는 SPE(Solid Phase Epitaxy)에 의한 방법보다 높게 할 수 없는 어려움이 있으며, 안정적인 선택비 및 생산성을 가지는 조건에서는 더 악화된다.
즉, 폴리실리콘 및 SPE는 1E20 ~ 1E21의 도핑이 가능한 방면, SEG에 의해서는 5E18 ~ 1E20 정도로 도핑 농도 증가에 한계가 있어 도핑의 증가에 의한 저항감 소가 어려우며, 여기에 금속물질 플러그를 형성하는 경우, 오믹 콘택이 형성되지 않아 저항이 증가된다.
이를 개선하여 고농도 패드 플러그의 형성에 의한 오믹 콘택을 만들기 위한 방법으로 선택적 에피택셜 실리콘을 증착한 후 추가 이온주입에 의해 농도를 증가시키면 되는데, 이온 주입을 하는 경우 이온주입에 의한 결함을 해소하고 이온주입된 도펀트를 활성화(activation)시키기 위한 어닐공정이 반드시 필요하며, 이 때 패드플러그인 SEG막에 인 또는 비소를 이온주입하고 후속 어닐(anneal)을 하는 경우, 도1과 도2와 같이 짧은 급속열처리(rapid thermal anneal)에 의해서도 주입된 이온뿐만 아니라 선택적 에피택셜 실리콘증착시 인시츄(in-situ)로 도핑되어 안정하게 도핑되어 있던 SEG내의 도펀트 확산이 크게 발생하여 소오스와 드레인 정션 또는 게이트 하부로의 확산이 생겨 소자의 문턱전압 감소 및 내압 특성을 악화시킨다.
이 현상은 패드플러그 위의 이온주입시 발생하는 결함에 의해 틈새 위치 실리콘(silicon self-interstitial)이 생성되므로써 interstitial mechanism에 의해 확산하는 붕소, 인이 과도하게 확산하는 것으로, TED(transient enhanced diffusion)현상으로 알려져 있으며, 콘택플러그내의 도펀트가 게이트 및 정션으로 확산됨으로서 문턱전압 감소 및 내압특성악화등 소자 특성의 열화 현상을 일으켜 적용이 어렵다.
본 발명은 전술한 문제점을 해결하기 위해 제안된 것으로, 콘택플러그를 형성하는데 있어서, 선택적 에피텍셜 성장의 낮은 농도로 인한 콘택저항의 증가를 해결하기 위해, 추가 이온주입을 하는 경우 후속 열공정에 의한 도펀트 확산으로 소자 특성이 열화되는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공함을 목적으로 한다.
본 발명은 도전영역이 완료된 기판상에, 상기 도전영역과 접속될 콘택플러그를 위한 콘택홀을 형성된 절연패턴을 형성하는 단계; 상기 콘택홀의 하단에 상기 도전영역과 접하는 영역에 선택적 에피텍셜 실리콘막을 형성하는 단계: 상기 선택적 에피텍셜 실리콘막에 불순물을 주입하는 단계; 및 상기 선택적 에피텍셜 실리콘막상에 금속플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명은 콘택플러그를 형성하는데 있어서, 선택적 에피텍셜 성장의 낮은 농도로 인한 콘택저항의 증가를 해결하기 위해, 추가 이온주입을 하는 경우 후속 열공정에 의한 도펀트 확산으로 소자 특성이 열화되는 것을 방지하기 위해, 선택적 에피택셜 실리콘막의 도핑을 기판정션의 농도에 가깝게 또는 도핑을 하지 않는 선택적 에피택셜 실리콘막을 증착한후, 고농도 얕은 깊이로 비소 또는 인등을 이온주입하고 후속 열처리를 조절함으로써 기존 기술에서 발생하는 TED의 문제를 해소하기 위한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도3 내지 도5는 본 발명에 의한 반도체 장치의 제조공정에 의한 선택적 에피택셜 실리콘의 상태를 보여주는 그래프이다.
본 발명의 구성 및 동작원리는 먼저 HF-last 습식 세정 및 수소베이크와 같은 인시츄처리에 의해 자연산화막과 같은 계면이 와전히 제거되도록 처리된 기판에 후속 금속플러그 형성시 오믹전극을 형성하기에 적절한 수백 Å 두께의 도핑되지 않은 선택적 에피택셜 실리콘 또는 기판 농도에 가까운 농도로 도핑된 선택적 에피텍셜 실리콘을 증착한다.
이렇게 형성된 선택적 에피택셜 실리콘에 인(P) 또는 비소(As)를 높은 도즈(dose), 낮은 에너지로 고농도, 얕은 깊이로 이온주입한다. 이온주입된 이온의 활성화를 위해 후속 급속열처리를 실시함으로써, 기존 선택적 에피택셜 실리콘 내의 도펀트에서 발생하던 도펀트 확산을 억제하며, 고농도의 패드플러그를 형성할 수 있다.
도3은 기판 농도에 가깝게 도핑된 선택적 에피택셜 실리콘에 5E15, 10KeV의 이온주입 조건으로 비소를 주입한 후, 후속 급속열처리에 의한 도펀트 프로파일을 확인한 것으로, 기판에 가까운 농도 도핑에 의해 농도 기울기를 없애므로서 이온 주입된 비소가 패드 플러그내에서 조절되며, 기판 정션까지는 확산되지 않는 것을 볼 수 있다.
도4와 도5에서는 도핑되지 않는 선택적 에피택셜 실리콘에 인 또는 비소를 위와 같은 조건으로 이온주입하고 열처리한 경우의 도펀트 프로파일로, 도3과 마찬가지로 패드 플러그내에서 이온 주입된 이온만 확산되어 고농도 패드플러그가 형성되는 것을 보여준다.
이렇게 패드 플러그를 형성하면, 후속 금속 플러그의 형성시 높은 패트 플러그 농도에 의해 오믹 콘택이 가능하며, 낮은 저항의 금속물질 플러그를 만들 수 있으며, TED(transient Enhanced Diffusion)형상이 발생하지 않으므로 도펀트 확산에 의한 소자 특성열화를 방지할 수 있다.
본 발명은 기판농도에 가까운 농도로 도핑된 선택적 에피택셜 실리콘 또는 도핑되지 않은 선택적 에피택셜 실리콘의 증착 및 높은 도즈, 얕은 깊이 이온부입 및 적절한 후속 급속열처리에 의해 기존 도핑된 선택적 에피택셜 실리콘에 이온주입시 발생하는 과도한 도턴트 확산이라는 종래 문제점을 해결하여, 후속 금속플러그 형성시 오믹 콘택형성을 용이하게 함으로써, 콘택저항이 낮은 콘택플러그를 형성할 수 있는 것이다.
도6a 내지 도6e는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 나타내는 공정단면도이다.
도6a에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 먼저 기판(30) 상에 게이트 절연막(31)/게이트전극막(32)/게이트 하드마스크(33)으로 적층된 게이트 패턴을 형성한다.
이어서 도6b에 도시된 바와 같이, 게이트 패턴의 측벽에 게이트 측벽절연막(34)을 형성한다. 이어서 소스/드레인 영역을 위한이온주입 공정을 진행한다.
이어서 도6c에 도시된 바와 같이, 기판농도에 가까운 농도의 선택적 에피텍셜 실리콘막(35) 또는 도핑되지 않는 선택적 에피택셜 실리콘막(35)을 선택적으로 성장시킨다. 실리콘막(35)은 LPCVD(Low Pressure CVD), VLPCVD(Very Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid thermal CVD), APCVD(Atmosphere Pressure CVD)등의 장비를 이용하여 700C를 넘지 않게 형성시킨다.
이 때 실리콘막(35)를 형성하기 전에 습식세정, 건식세정 표면처리등에 의해 계면물질을 완벽히 제거하도록 한다.
또한, 기판농도에 가까운 농도의 선택적 에피텍셜 실리콘막(35)을 형성하는 경우 기판의 농도에 가깝에 인의 도핑농도를 조절함으로서 후속 이온 주입 및 열처리에 의한 확산을 방지할 수 있도록 수십 ~ 수백 Å 두께로 형성한다.
또한, 도핑되지 않는 선택적 에피택셜 실리콘막(35)은 도핑을 하지 않음으로서 후속 이온주입 및 열처리에 의한 확산이 일어나지 않도록 수십 ~ 수백 Å 두께로 형성한다.
이어서 도6d에 도시된 바와 같이, 선택적으로 성장시킨 에피택셜 실리콘막에 인 또는 비소를 높은 도즈(dose < 1E15 atoms/cm2) 얕은 깊이(낮은 에너지 <10KeV)로 이온주입한 후, 급속열처리하여 주입된 이온을 활성화시킨다.
이어서 도6e에 도시된 바와 같이, 금속물질을 이용하여 플러그(36)을 증착하 한다. 플러그는 금속막을 게이트 측벽스페이스(34) 사이에 매립시키고, 화학적기계적 연마공정 또는 에치백공정으로 완성시킨다. 여기서 금속물질은 티타늄, 티타늄질화막, 니켈, 텅스텐, 코발트와 같은 저항이 낮은 금속물질로 진행한다.
이렇게 형성단 금속 콘택플러그과 소스/드레인영영과 접합하는 부분에는 도핑된 선택적 에피텍셜 실리콘막(35)이 있기 때문에 오믹접촉을 이루수 있게된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 금속물질로 된 플러그와 접하게되는 실리콘막과의 오믹접촉을 형성시키기 위해, 실리콘막의 농도를 높여야 하나, 실리콘막의 농도가 오믹전극을 형성할 만큼 높을 수 없어, 추가 이온주입을 해야 하는 경우, 이온주입에 의해 기인하는 TED에 의해 발생하는 과도한 도펀트 확산의 문제를 일으키지 않으면서도, 플러그와 접하는 부분에 추가 이온주입을 할 수 있게 되었다.
따라서 플러그와 접하는 영역의 콘택저항을 낮추고, 동작전류를 향상시킬 수 있다.
Claims (6)
- 도전영역이 완료된 기판상에, 상기 도전영역과 접속될 콘택플러그를 위한 콘택홀을 형성된 절연패턴을 형성하는 단계;상기 콘택홀의 하단에 상기 도전영역과 접하는 영역에 선택적 에피텍셜 실리콘막을 형성하는 단계:상기 선택적 에피텍셜 실리콘막에 불순물을 주입하는 단계; 및상기 선택적 에피텍셜 실리콘막상에 금속플러그를 형성하는 단계를 포함하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 주입된 불순물의 활성화를 위한 열처리를 진행하는 단계를 더포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 선택절 에피텍셜 실리콘막은상기 기판농도에 가까운 농도로 도핑된 선택적 에피택셜 실리콘막 또는 도핑되지 않은 선택적 에피택셜 실리콘막인 것을 특징으로 하는 반도체 장치의 제조방 법.
- 제 2 항에 있어서,상기 불순물은 인 또는 비소인것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 불순물은 주입하는 공정에서 도즈양은 1 ~ 1E15 atoms/cm2, 낮은 에너지 1 ~ 10KeV)로 공정을 진행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서,상기 선택적 에피텍셜 실리콘막을 형성하는 단계는LPCVD, VLPCVD, PE-CVD, UHVCVD, RTCVD 또는 APCVD 장비를 이용해서 공정을 진행하는 것을 특징하는 반도체 장치의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020050058760A KR20070003034A (ko) | 2005-06-30 | 2005-06-30 | 반도체 장치의 제조방법 |
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| KR20070003034A true KR20070003034A (ko) | 2007-01-05 |
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ID=37869939
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| KR (1) | KR20070003034A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9929249B1 (en) | 2016-12-27 | 2018-03-27 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
-
2005
- 2005-06-30 KR KR1020050058760A patent/KR20070003034A/ko not_active Application Discontinuation
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