JP2008520115A - Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法 - Google Patents

Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法 Download PDF

Info

Publication number
JP2008520115A
JP2008520115A JP2007541478A JP2007541478A JP2008520115A JP 2008520115 A JP2008520115 A JP 2008520115A JP 2007541478 A JP2007541478 A JP 2007541478A JP 2007541478 A JP2007541478 A JP 2007541478A JP 2008520115 A JP2008520115 A JP 2008520115A
Authority
JP
Japan
Prior art keywords
gate stack
source drain
dopant
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2007541478A
Other languages
English (en)
Inventor
プル チダムバラム
スリニヴァサン チャクラヴァルシ
Original Assignee
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by テキサス インスツルメンツ インコーポレイテッド filed Critical テキサス インスツルメンツ インコーポレイテッド
Publication of JP2008520115A publication Critical patent/JP2008520115A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures

Abstract

【課題】ＣＭＯＳトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法を提供する。
【解決手段】本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体（１４）の外面上にゲートスタック（２２）を形成する段階を含む。第１及び第２の側壁本体（３４）が、ゲートスタックの対向する側に形成される。ゲートスタックのゲート導電体（２４）の外面に第１の凹部（３６ａ）が形成され、この第１の凹部が形成された後にゲートスタックの中に第１のドーパント（４０）が注入される。第１のドーパントは、第１の凹部を形成するゲートスタックの外面から内向きに拡散する。第１のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第１の凹部は、インタフェースにおいて第１のドーパントの濃度を増加させる。
【選択図】図１Ｇ

Description

本発明は、一般的に半導体装置に関し、より具体的には、ＣＭＯＳトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法に関する。
ある一定の種類の半導体装置の作製中に、半導体本体の表面上にゲートスタックを形成することができる。ゲートスタックの下に置かれる半導体本体の区域は、選択的導電チャンネル領域を形成する。半導体装置における様々な導電領域は、半導体装置の層の中への１つ又はそれよりも多くのドーパントの注入によって形成することができる。例えば、ドーパントは、半導体本体内のゲートスタックのいずれの側にも注入することができ、ソース及びドレーン領域が形成される。これに加えて、ゲートスタックの導電性を改善するために、ドーパントをゲートスタックの中に注入し、かつゲートスタックを通じて拡散させることができる。具体的には、ドーパントは、ゲートスタック内のインタフェースに向って実質的に垂直方向にゲートスタックを通って移動する。しかし、半導体製造業者が半導体装置のスケールを低減し続けるので、ゲートスタックを通るドーパントの拡散はより困難になる。望ましいインタフェースでのドーパント濃度が低すぎると、ゲートスタックの導電体としての信頼性が低下する場合があり、チャンネルの導電性を制御するゲートスタックの機能が阻害される可能性がある。
本発明により、従来の半導体作製に関連する問題に対処する半導体装置を形成するためのシステム及び方法を提供する。
本発明の一実施形態によると、半導体装置を形成する方法は、半導体本体の外面上にゲートスタックを形成する段階を含む。第１及び第２の側壁本体が、ゲートスタックの対向する側に形成される。ゲートスタックの外面に第１の凹部が形成され、この第１の凹部が形成された後にゲートスタックの中に第１のドーパントが注入される。第１のドーパントは、第１の凹部を形成するゲートスタックの外面から内向きに拡散する。第１のドーパントは、ゲートスタックと半導体本体の間のインタフェースに向って拡散する。第１の凹部は、インタフェースにおいて第１のドーパントの濃度を増加させる。
本発明のいくつかの実施例は、１つ又はそれよりも多くの技術的利点を提供することができる。本発明の１つの例示的な実施形態の技術的利点は、ゲートスタックを通るドーパントの拡散を改善することができることである。特に、ゲート導電体層とゲート絶縁体層のインタフェースにおけるドーパント濃度を増加させることができる。別の技術的利点は、半導体装置に関連する駆動電流及び／又は基板静電容量を改善することができることであろう。その結果、半導体装置は、より高い信頼性を有し、より効率的な方法で作動すると考えられる。
他の技術的利点は、本明細書で示して説明する例示的な実施形態から当業者には直ちに明らかであろう。
本発明並びにその特徴及び利点のより完全な理解のために、同じ参照番号が同じ要素を指す添付図面と共に以下の例示的な実施形態の説明を参照する。
電界効果トランジスタのような集積回路装置を形成するために、一般的には様々な導電及び非導電層を半導体本体又は他の外側半導体層上に堆積又は成長させる。図１Ａ〜１Ｈは、半導体本体１４の外面上への複数の層の形成中の半導体構造１０の断面図である。半導体構造１０は、バイポーラ接合トランジスタ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ＣＭＯＳトランジスタ、ダイオード、コンデンサ、又は他の半導体ベースの装置のような様々な半導体装置のいずれの形成のための基礎としても用いることができる。本明細書を通じて示す実施例及び寸法は、単に例示目的を意図しており、本発明の開示の範囲を制限するように意図していない。更に、図１Ａ〜１Ｇにおける図解は、縮尺通りを意図していない。下記により詳細に説明することになるが、半導体ベース装置の形成のための従来の半導体作製技術は、一般的に１つ又はそれよりも多くの活性区域を形成するために半導体構造の様々な層のドーピングを含む。ドーパントが半導体装置の様々な層を通る拡散から阻止される場合には、半導体構造は、接合静電容量の増加、ダイオード漏出、及び／又はソース、ゲート、及びドレーン静電容量の増加を示す場合がある。しかし、様々な実施形態によると、そのような欠陥は、大幅に低減するか又は実質的に制限することができる。
図１Ａは、半導体本体１４上における複数の層の形成後の半導体構造１０の断面図である。半導体本体１４は、半導体構造作製で用いられるあらゆる適切な材料を含むことができる。例えば、特定的な実施形態では、半導体本体は、シリコン、ゲルマニウム、ヒ化ガリウム、又は他の適切な半導体材料を含むことができる。
例示している実施形態では、ゲート誘電体層１６は、半導体本体１４の外面１８から外に向けて形成される。ゲート誘電体層１６は、二酸化珪素、窒化珪素、又はこれらの組合せの層を含むことができる。他の実施形態では、ゲート誘電体層１６は、他種のゲート誘電体（高ｋ誘電体のような）を含むことができる。ゲート誘電体層１６は、様々な処理のいずれかを用いて半導体本体１４の外面１８上に形成することができる。例えば、ゲート誘電体層１６は、酸化物又は窒化酸化物の層の成長によって形成することができる。特定的な実施形態では、ゲート誘電体層１６は、約１から３ナノメートル（ｎｍ）程度の厚みとすることができ、一部の例示的な実施形態では、約１．２ｎｍの厚みとすることができる。酸化処理に続き、望ましい場合はプラズマ又は熱窒化を通じて窒素をゲート誘電体層１６の中に混入させることができる。ゲート誘電体層１６及び半導体本体１４は、これらの間に界面層を伴わずに形成されるように示しているが、代替的に、本発明の開示の範囲から逸脱せずにそのような界面層を形成することができる。
ゲート誘電体層１６の形成に続き、次にゲート誘電体層１６の表面上に導電ゲート層２０を形成することができる。導電ゲート層２０は、アモルファスシリコン又は合金、多結晶シリコン又は合金、又は半導体構造作製で用いられる他の適切な導電材料の層を含むことができる。導電ゲート層２０は、化学気相蒸着法（ＣＶＤ）及び物理蒸着法（ＰＶＤ）を含む様々な技術のいずれかによって形成することができる。例えば、導電ゲート層２０は、望ましい量の多結晶シリコンをゲート誘電体層１６上に堆積させることによって形成することができる。特定的な実施形態では、導電ゲート層２０が９０〜１６０ｎｍ程度の厚みのものであることが望ましい。例えば、導電ゲート層２０は、約１２０ｎｍの厚みまで堆積させることができる。ゲート誘電体層１６及び導電ゲート層２０は、これらの間に界面層を伴わずに形成されるように示しているが、本発明の開示の範囲から逸脱することなくそのような界面層を形成することができる。
図１Ｂは、半導体本体１４の表面上におけるゲートスタック２２の形成後の半導体構造１０の断面図である。ゲートスタック２２は、導電ゲート層２０及びゲート誘電体層１６から形成することができる。従って、ゲートスタック２２は、ゲート導電体２４及びゲート絶縁体２６を含むことができる。半導体ゲートスタック２２は、様々な処理のいずれかを通じて達成することができる。例えば、半導体ゲートスタック２２は、フォトレジストマスク及びエッチング技術を含む適切なフォトリソグラフィ法を用いてゲート導電体層２０及びゲート絶縁体層１６をパターン化することによって形成することができる。特定的な実施形態では、ゲートスタック２２は２５ｎｍから１０μｍ程度の幅及び約９０ｎｍから約１７０ｎｍの高さを有することができる。しかし、ゲートスタック２２は、半導体構造作製に適するあらゆる適切な寸法のものとすることができることが認識される。
図１Ｃでは、ゲートスタック２２の対向する側におけるオフセットスペーサ２８の形成後の半導体構造１０を例示している。オフセットスペーサ２８は、窒化物、窒化珪素、酸化物、酸化窒化物、又はこれらの材料のいずれかの組合せ、又は半導体作製で用いられる他の適切な材料を含むことができる。オフセットスペーサ２８は、様々な半導体処理のいずれかによって形成することができる。例えば、オフセットスペーサ２８は、酸化物層を熱成長又は堆積させることによって形成することができる。特定的な実施形態では、オフセットスペーサ２８は、１ｎｍから１２ｎｍ程度の厚みの二酸化珪素を含み、一部の例示的な実施形態では、約５ｎｍの厚みの二酸化珪素を含む。オフセットスペーサ２８は、単一の層を含むように示しているが、オフセットスペーサ２８は、上述の材料のあらゆる適数の層を含むことができることが分る。例えば、特定的な実施形態では、オフセットスペーサ２８は、互いに対して選択的にエッチングが可能な少なくとも２つの層を含むことができる。
何らかの時点で、半導体構造１０の導電領域を、そのような領域をドープしてこれらの領域を導電性にすることによって形成することができる。導電領域は、例えば、ソースドレーン領域又はソースドレーン拡張領域を含むことができる。図１Ｄは、ゲートスタック２２の対向する側におけるソースドレーン領域３０の形成後の半導体構造１０を示している。ＰＭＯＳ装置に関連する特定的な実施形態では、ソースドレーン領域３０は、ｐ型ソースドレーン領域を含むことができる。そのような実施形態では、ソースドレーン領域３０を形成するために、ボロンのようなｐ型ドーパントを用いることができる。ＮＭＯＳ装置に関連する他の実施形態では、ソースドレーン領域３０は、ｎ型ソースドレーン領域を含むことができ、ソースドレーン領域３０を形成するために、亜リン酸及び／又はヒ素のようなｎ型ドーパントを用いることができる。１つの共通の尺度により、ソースドレーン領域３０の深度は、接合深度の関数として測定される。接合深度は、ドーパント濃度が約１から３Ｅ＋１７イオン／立方センチメートルである半導体本体１４内の点に対応する。例えば、特定的な実施形態では、ソースドレーン領域３０の接合深度は、１５から４５ｎｍ程度とすることができ、一部の実施形態では、約３０ｎｍとすることができる。
ソースドレーン領域３０は、低又は高エネルギイオン注入、低又は高エネルギ拡散、又は半導体本体１４をドープするための他のあらゆる適切な技術によって形成することができる。ソースドレーン領域３０の形成に向けて半導体本体１４をドープするために用いられるエネルギは、ソースドレーン領域３０がＮＭＯＳ活性範囲又はＰＭＯＳ活性範囲を含むか否かに依存するであろう。例えば、ソースドレーン領域３０がＮＭＯＳ活性範囲である場合には、ソースドレーン３０の形成は、１つ又はそれよりも多くの高エネルギ又は高照射量イオン注入又は拡散によるものとすることができる。特定的な実施形態では、ＮＭＯＳソースドレーン領域３０は、約２Ｅ＋１５イオン／平方センチメートル程度の照射量及び約１５から約３０ｋｅＶ程度の注入エネルギでのｎ型ヒ素ドーパントの高照射量注入によって形成することができる。高照射量注入の後に、約２Ｅ＋１５イオン／平方センチメートル程度の照射量及び約２０から約４５ｋｅＶ程度の注入エネルギで亜リン酸ドーパントの高照射量注入を続けて行うか、又は前者を後者で置換することができる。しかし、ソースドレーン領域３０を形成するための上述の注入パラメータは、ＮＭＯＳソースドレーン領域３０の形成のための単に１つの注入処理例に過ぎない。ＮＭＯＳ型ソースドレーン領域３０の形成においては、あらゆる適切なｎ型ドーパントをあらゆる高エネルギ又は高照射量濃度で用いることができることが認識される。
逆に、ソースドレーン領域３０がｐ型導電範囲を含むＰＭＯＳ装置では、ソースドレーン３０の形成は、ｐ型ドーパントの高照射量注入に続いてｐ型ドーパントの高エネルギ注入によるものとすることができる。例えば、特定的な実施形態では、ＰＭＯＳソースドレーン領域３０の形成は、約１Ｅ＋１５から５Ｅ＋１５イオン／平方センチメートル程度の照射量、及び約１から約４ｋｅＶ程度の注入エネルギでのｐ型ボロンドーパントの高照射量注入によるものとすることができる。高照射量注入の後に、約１Ｅ＋１３から１Ｅ＋１４イオン／平方センチメートル程度の照射量、及び約３から約１１ｋｅＶ程度の注入エネルギでのｐ型ボロンドーパントの高エネルギ注入を続けて行うことができる。しかし、ソースドレーン領域３０の形成のための上述の注入パラメータは、ＰＭＯＳソースドレーン領域３０の形成のための単に１つの注入処理例に過ぎない。ＰＭＯＳ型ソースドレーン領域３０の形成において、あらゆる適切なｐ型ドーパントをあらゆる高エネルギ又は高照射量濃度で用いることができることが認識される。
ソースドレーン領域３０は、一般的にオフセットスペーサ２８の形成の後に形成される。オフセットスペーサ２８形成後のソースドレーン領域３０の形成は、半導体本体１４内の注入チャネリングを実質的に阻止することによって、ソースドレーン領域３０の形成から生じる半導体本体１４への損傷を最小にすることにおいて有利であろう。オフセットスペーサ２８形成後のソースドレーン領域３０形成の結果、オフセットスペーサ２８の外縁に対する注入ドーパントの自己整合が生じる。従って、ソースドレーン領域３０は、オフセットスペーサ２８の外縁にほぼ対応する半導体本体１４内の点から始まる。ソースドレーン領域３０は、半導体本体１４内に同様に形成されるチャンネル領域３２によって分離される。形成後の何らかの時点において、半導体構造１０をアニールすることによってソースドレーン領域３０を活性化することができる。アニール段階は、急速熱アニール（ＲＴＡ）処理のような様々な処理を用いて達成することができる。アニール及び他の高温処理の結果、対向するソースドレーン領域３０に向う各ソースドレーン領域３０の横方向の移動を生じさせることができる。従って、ソースドレーン領域３０は、図１Ｄに示しているように、ゲートスタック２２の下で互いに向って移動させることができる。その結果、半導体作製処理中の何らかの時点において、ソースドレーン領域３０は、オフセットスペーサ２８の外縁と整列しない場合があり、チャンネルがゲートに対応するようにチャンネル３２の距離を短縮することができる。
図１Ｅは、ゲートスタック２２の対向する側における側壁本体３４の形成後の半導体構造１０の断面図である。側壁本体３４は、酸化物、酸化窒化物、二酸化珪素、窒化物、又はこれらの材料のいずれかの組合せ、又は半導体作製で用いられる他の適切な材料を含むことができる絶縁材料を含む。側壁本体３４は、様々な半導体処理のいずれかによって形成することができる。一般的に、側壁本体３４を形成する材料は、半導体構造１０上にほぼコンフォーマルに堆積され、ゲートスタック２２の上及び活性区域の上の絶縁材料を除去してソースドレーン領域３０を少なくとも部分的に形成するために非等方性エッチングを実質的に受ける。他の実施形態では、側壁本体３４は、酸化物を熱成長させることによって形成することができる。例えば、特定的な実施形態では、側壁本体３４は、２５から１１０ｎｍ程度の厚みまで成長した二酸化珪素を含むことができる。特定的な実施形態では、二酸化珪素の側壁本体３４は、約７０ｎｍ程度の厚みのものとすることができる。側壁本体３４は、単層を含むように示しているが、側壁本体３４は、上述の材料のあらゆる組合せのあらゆる適数の層を含むことができることが認識される。
図１Ｆは、半導体構造１０の様々な層における凹部３６形成後の半導体構造１０の断面図である。具体的には、第１の凹部３６ａをゲートスタック２２の外面に形成することができる。ゲートスタック２２の対向する側にあるソースドレーン領域３０を含んでいた領域の少なくとも一部分に付加的に第２及び第３の凹部３６ｂ及び３６ｃを形成することができる。凹部３６は、乾式エッチング、プラズマエッチング、プラズマ支援エッチング、又は湿式エッチングを含むエッチング処理を用いて形成することができる。ソースドレーン領域３０とゲート導電体２４の一部分がエッチング処理によって除去されるように、エッチングは、ソースドレーン領域３０及びゲート導電体２４を構成する材料に対して選択可能にすることができる。特定的な実施形態では、凹部３６ａは、約１０から１００ｎｍ程度の深度まで形成することができ、一部の例示的な実施形態では、約３０ｎｍの深度まで形成することができる。凹部３６ｂ及び３６ｃは、約２０から７０ｎｍ程度の深度まで形成することができ、一部の例示的な実施形態では、約３０ｎｍの深度まで形成することができる。
凹部３６の形成に続き、１つ又はそれよりも多くの導電領域を形成するために、半導体構造１０をドープすることができる。図１Ｇは、ソースドレーン拡張領域３８形成後の半導体構造１０の断面図である。特定的な実施形態では、ソースドレーン拡張領域３８は、ＰＭＯＳ領域に形成されたｐ型ソースドレーン拡張領域を含むことができる。従って、ソースドレーン拡張領域３８を形成するために、ボロンのようなｐ型ドーパントを用いることができる。他の実施形態では、ソースドレーン拡張領域３８は、ＮＭＯＳ領域に形成されたｎ型ソースドレーン拡張領域を含むことができ、ソースドレーン拡張領域３８を形成するために、亜リン酸及び／又はヒ素のようなｎ型ドーパントを用いることができる。ソースドレーン領域３０と同様に、ソースドレーン拡張領域３８の深度は、接合深度の関数として測定することができる。ソースドレーン拡張領域３８の接合深度は、ドーパント濃度が約１から５Ｅ＋１７イオン／立方センチメートルである半導体本体１４内の点に対応するものとすることができる。例えば、特定的な実施形態では、ソースドレーン拡張領域３８の接合深度は、約８０から１７０ｎｍ程度のものとすることができ、一部の実施形態では、約１００ｎｍとすることができる。
ソースドレーン拡張領域３８は、低又は高エネルギ注入、低又は高エネルギ拡散、又は半導体本体１４をドープするための他のあらゆる適切な技術によって形成することができる。ソースドレーン拡張領域３８の形成に向けて半導体本体１４をドープするために用いられるエネルギレベルは、ソースドレーン拡張領域３８がＮＭＯＳ活性区域又はＰＭＯＳ活性区域を含むか否かに依存するであろう。例えば、ソースドレーン拡張領域３８がＮＭＯＳ活性区域である場合には、ソースドレーン拡張領域３８の形成は、１つ又はそれよりも多くの高エネルギイオン注入又は拡散によるものとすることができる。従って、特定的な実施形態では、ＮＭＯＳソースドレーン拡張領域３８は、約２Ｅ＋１５イオン／平方センチメートル程度の照射量及び約１５から約３０ｋｅＶの注入エネルギでのｎ型ヒ素ドーパントの高照射量注入によって形成することができる。高照射量注入の後に、約２Ｅ＋１５イオン／平方センチメートル程度の照射量及び約２０から約４５ｋｅＶ程度の注入エネルギでの亜リン酸の注入を続けて行うか、又は前者を後者で置換することができる。しかし、ソースドレーン拡張領域３８の形成のための上述の注入パラメータは、ＮＭＯＳソースドレーン拡張領域３８の形成のための単に１つの注入処理例に過ぎない。ＮＭＯＳ型ソースドレーン拡張領域３８の形成においてあらゆる適切なｎ型ドーパントをあらゆる高エネルギ又は高照射量濃度で用いることができることが認識される。
逆に、ソースドレーン拡張領域３８がｐ型領域を含む場合には、ソースドレーン拡張領域３８の形成は、ｐ型ドーパントの高照射量注入、及びそれに続くｐ型ドーパントの高エネルギ注入によるものとすることができる。例えば、特定的な実施形態では、ＰＭＯＳソースドレーン拡張領域３８の形成は、約１から５Ｅ＋１５イオン／平方センチメートル程度の照射量及び約１から約４ｋｅＶ程度の注入エネルギでのｐ型ボロンドーパントの高照射量注入によるものとすることができる。高照射量注入に続き、約１Ｅ＋１３から１Ｅ＋１４イオン／平方センチメートル程度の照射量、及び約３から約１１ｋｅＶ程度の注入エネルギでのｐ型ボロンドーパントの高エネルギ注入を行うことができる。しかし、ソースドレーン拡張領域３８の形成のための上述の注入パラメータは、ＰＭＯＳソースドレーン拡張領域３８の形成のための単に１つの注入処理例に過ぎない。ＰＭＯＳ型ソースドレーン拡張領域３８の形成においてあらゆる適切なｐ型ドーパントをあらゆる高エネルギ又は高照射量濃度で用いることができることが認識される。
側壁本体３４形成後のソースドレーン拡張領域３８の形成は、ソースドレーン拡張領域３８の形成中の半導体本体１４への損傷を最小にする。従って、側壁本体３４は、半導体本体１４内の注入チャネリングを実質的に阻止することによって、ゲートスタック２２から内向きに配置されたソースドレーン拡張領域３８を保護する。側壁本体３４形成後のソースドレーン拡張領域３８形成の結果、側壁本体３４の外縁に対する注入ドーパントの自己整合が生じる。従って、ソースドレーン拡張領域３８は、側壁本体３４の外縁にほぼ対応する半導体本体１４内の点から始まる。ソースドレーン領域３０と同様に、ソースドレーン拡張領域３８は、半導体本体１４に形成されるチャンネル領域３２によって分離される。更に、ソースドレーン領域３０と同様に、ソースドレーン拡張領域３８は、半導体構造１０をアニールすることによって形成した後の何らかの時点において活性化することができる。アニール及び他の高温処理の結果、対向するソースドレーン拡張領域３８に向う各ソースドレーン拡張領域３８の横方向の移動を生じさせることができる。従って、ソースドレーン拡張領域３８は、ゲートスタック２２の下で互いに向って移動させることができる。その結果、半導体作製処理中の何らかの時点において、図１Ｇに示すように、ソースドレーン拡張領域３８は、側壁本体３４の外縁と整列しない場合があり、チャンネル３２の距離を短縮することができる。
ソースドレーン拡張領域３８の形成に向けた半導体構造１０のドープの結果、ゲートスタック２２のゲート導電体２４のドープを生じさせることができ、それによってゲートスタック２２の導電性が改善される。ゲートスタック２２内にドーパント４０を注入するために、ドーパント４０は、凹部３６ａによって形成されたゲート導電体２４の外面上に注入される。ドーパント４０は、ゲート導電体２４を通じて実質的に垂直方向に拡散し、ゲート導電体２４のゲート絶縁体２６に近接する部分に到達する。ゲート導電体２４の中を通るドーパント４０の拡散は、ゲート絶縁体２６をわたって伝わる電界強度に影響を与える。ゲート導電体２４の厚みは、ゲートスタック２２を通じて拡散するドーパント４０の機能に影響を与える。ゲート導電体２４が肉厚な場合には、ゲート導電体２４とゲート絶縁体２６の間のインタフェースにおけるドーパント４０の濃度は、望ましい濃度よりも低い場合がある。しかし、ソースドレーン拡張領域３８及びゲート導電体２４の活性化に向けたドーパント４０拡散前の凹部３６ａの形成は、ゲート導電体２４とゲート絶縁体２６の間のインタフェースにおけるドーパント４０の濃度を最終的に増加させる。具体的には、ゲート導電体２４の全体的な深度が減少するので、ドーパント４０は、ゲート導電体２４を通じてインタフェースに到達するまでにより短い距離を進まねばならない。従って、インタフェース近くのドーパントの均一性を改善することができる。結果として生成される電界強度もまた改善することができる。ゲートスタック２２のドープの前に形成された凹部３６ａを含むゲートスタック２２におけるドーパントの深度のプロフィールの改善は、図２に注目しながら以下でより詳細に説明する。
凹部３６の形成及びその後の上述のドープ段階に続いて、シリコンゲルマニウム層４４を凹部３６に形成することができる。特定的な実施形態では、シリコンゲルマニウム層４４は、ジクロロシラン及びゲルマンを原料ガスとして用いた低圧化学気相蒸着処理（ＬＰＣＶＤ）のような選択的エピタキシャル堆積処理を用いて形成することができる。いかなる一実施形態にも限定されないことを意図するが、凹部３６ｂ及び３６ｃにおけるシリコンゲルマニウム層４４は、シリコン本体格子と同じ構造を備えた格子を有する合金を形成するであろう。しかし、シリコンゲルマニウム層４４の格子は、より大きな間隔を有する。結果的に、特定的な実施形態では、凹部３６ｂ及び３６ｃにおけるシリコンゲルマニウム層４４は、拡大する傾向を有することになり、それによって半導体本体のチャンネル３２内に圧縮応力を発生させると考えられている。
一部の実施形態では、シリコンゲルマニウム層４４には、ｐ型注入（例えば、ボロンを用いて）を受けさせることができ、ｐ型シリコンゲルマニウム材料が形成される。他の実施形態では、かつより好ましくは、シリコンゲルマニウム層４４は、選択的エピタキシャル堆積処理中に、このＣＶＤ処理においてｐ型ドーパント反応剤を組み込むことによって原位置でドープすることができる。例えば、ジボラン又は他の種類の反応剤を用いることができ、凹部にボロンがドープされたシリコンゲルマニウム材料が形成される（又は、認めることができるように、シリコンゲルマニウム層４４内の他のｐ型ドーパント）。原位置でドープされたボロンは、シリコンゲルマニウム層４４の中に注入された場合よりも高度に活性化され、従って、より低い拡張領域抵抗を有利にもたらすと考えられているので、シリコンゲルマニウム層４４の原位置でのボロンドープが好ましい。
シリコンゲルマニウム層４４が原位置でドープされない場合には、ドーパントを凹部３６内のシリコンゲルマニウム材料中に導入するために、上述のように拡張領域の注入を行うことができる。例えば、ソースドレーン領域内で少量、中量、又は多量にドープされる拡張領域注入を行うことができる。凹部３６（この時点で、シリコンゲルマニウムで満たされている）及び拡張領域注入部は、側壁本体３４の形成後に形成されるために、両方とも側壁本体３４に対して自己整合し、それによって両方の領域は、ゲートスタック２２の横方向の縁部近くの半導体本体１４内に置かれる。この後、拡張領域のドーパントを活性化するために、急速熱アニールのような熱処理を用いることができ、これは、拡張領域をチャンネル３２に向ってオフセットスペーサ２８の少し下で横方向に拡散させる。
シリコンゲルマニウム層４４の形成に続いて、装置上に金属層（示していない）を形成するためにケイ化処理を用いることができる。ケイ化処理は、熱処理に続いて行うことができ、金属とシリコンのインタフェースが反応してケイ化物を形成する（ゲートスタック２２の上、ソースドレーン領域３０及びソースドレーン拡張領域３８において）。次に、未反応金属は剥離され、層間誘電体及び金属化層の形成のような後処理が行われ、半導体装置形成が完了する。
図２は、半導体本体１４の活性化に先立つゲートスタック２２における凹部３６ａ形成の効果を例示するドーパントのプロフィール２００である。概略図のｙ軸２０２は、ｘ軸２０４によって表されているゲートスタック２２にわたる様々な深度におけるドーパント濃度を表している。具体的には、線２Ａは、ドーパントがゲートスタックの中に注入される前に形成した凹部３６ａを含まない従来のゲートスタックに関するドーパント深度プロフィールを表している。逆に、線２Ｂは、ドーパントがゲートスタック２２の中に注入される前に形成した凹部３６ａを含むゲートスタック２２のドーパント深度プロフィールを表している。
図２に例示しているように、凹部３６ａの形成は、ドーパントプロフィールをｘ軸２０４の下方にシフトさせる。このシフトは、ドーパント４０の高濃度が、ゲート導電体２４とゲート絶縁体２６とのインタフェース近くに存在することを示している。シフト量は、凹部３６ａの深度、従って、ゲートスタック２２の高さの減少に等しい。例えば、凹部を伴わずに形成されたゲートスタックでは、ドーパントの最高濃度は、ゲートスタックの上部から測定する時に３０から７０ｎｍ程度の深度に存在させることができる。逆に、ゲートスタック２２が、３０から１００ｎｍ程度の深度を有する凹部３６ａを伴って形成され、従って、ゲートスタック２２の深度がその量だけ減少する場合には、ドーパント４０の最高濃度は、凹部３６ａによって形成されたゲートスタック２２の上部から測定した時に６０から１２０ｎｍ程度の深度に存在させることができる。高濃度は、ドーパント４０が、ゲート導電体２４を通じてインタフェースに到達するまでにより短い距離を進まねばならないという結果である。従って、インタフェース近くのドーパント４０の濃度を改善することができる。更に、インタフェース近くのドーパント４０の均一性を改善することができ、生成される電界を強化することができる。
上述のように、ソースドレーン拡張領域３８及びゲート導電体２４を活性化するために、一般的にアニールが行われる。アニールは、ソースドレーン拡張領域３８及びゲート導電体２４の特性を修正する働きをする。例えば、アニールは、ゲート導電体２４とゲート絶縁体２６のインタフェース近くにドーパントのより高濃度を分布させるという働きをすることができる。線２Ｃは、アニール段階が行われた後のゲートスタックの上面での凹部の形成を含まない従来のゲートスタックのドーパントの深度プロフィールを表している。しかし、線２Ｃは、アニールが行われた後も、ゲート導電体２４とゲート絶縁体２６のインタフェース近くのドーパント濃度が、依然として望ましい濃度よりも低く留まることを示している。対照的に、線２Ｄは、アニールが行われた後の凹部３６ａの形成を含むゲートスタック２２のドーパント深度プロフィールを表している。線２Ｄは、ゲート導電体２４とゲート絶縁体２６のインタフェース近くでのドーパント濃度が、実質的に増加することを示している。その結果、ゲート絶縁体２６にわたって生成される電界の強度及び均一性を改善することができる。
本発明を詳細に説明したが、本発明の範囲から逸脱することなく、説明した実施形態に様々な追加、置換、及び修正を行うことができることを理解すべきである。
本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の外面上の複数の層の形成を示す断面図である。 本発明の一実施形態による半導体本体の活性化に先立つゲートスタックにおける凹部形成の効果を例示するドーパント深度プロフィールの図である。
符号の説明
１０ 半導体構造
２２ ゲートスタック
２４ ゲート導電体
３４ 側壁本体
３８ ソースドレーン拡張領域
４０ ドーパント

Claims (10)

  1. 半導体装置を形成する方法であって、
    ゲート導電体を含むゲートスタックを半導体本体の外面上に形成する段階と、
    前記ゲートスタックの対向する側に第１及び第２の側壁本体を形成する段階と、
    前記ゲート導電体の外面に第１の凹部を形成する段階と、
    第１のドーパントを、該第１の凹部が形成された後に該ゲート導電体の中に注入する段階と、を含み、
    該第１のドーパントは、前記第１の凹部を形成する前記ゲート導電体の前記外面から内向きに拡散し、かつ前記ゲートスタックと前記半導体本体の間のインタフェースに向って拡散することを特徴とする方法。
  2. 前記第１の凹部を形成する段階は、前記ゲートスタックの前記ゲート導電体層の一部分を除去するためにエッチングを行う段階を含むことを特徴とする請求項１に記載の方法。
  3. 前記第１のドーパントが前記半導体本体の中に注入されて、第１のソースドレーン領域を形成し、
    前記第１及び第２の側壁本体を形成する前に、前記ゲートスタックの前記対向する側に第１及び第２のオフセットスペーサを形成する段階と、
    第２のドーパントを前記半導体本体の中に注入して、前記第１のソースドレーン領域の形成の前に形成される第２のソースドレーン領域を形成する段階と、
    熱処理を行って前記第２のドーパントを横方向に拡散させ、前記第２のソースドレーン領域を前記ゲートスタックに向けて前記第１及び第２のオフセットスペーサの下で拡張させる段階と、
    を更に含むことを特徴とする請求項１又は請求項２に記載の方法。
  4. 各々が前記ゲートスタックの前記対向する側の一方と実質的に整列する第２及び第３の凹部を前記第２のソースドレーン領域を形成する前記半導体本体の領域に形成する段階を更に含むことを特徴とする請求項３に記載の方法。
  5. 前記１つ又は複数の凹部にシリコンゲルマニウムを形成する段階を更に含むことを特徴とする請求項１から請求項４のいずれか１項に記載の方法。
  6. 請求項１から請求項５のいずれか１項に記載の方法に従って作られた半導体装置。
  7. 半導体本体の外面上に形成され、第１の凹部を形成する外面を含み、かつ該半導体本体にチャンネルを形成するゲートスタックと、
    前記ゲートスタックの対向する側に形成された第１及び第２の側壁本体と、
    前記ゲートスタックに、かつ該ゲートスタックと前記半導体本体の間のインタフェースに近接して形成され、かつ前記第１の凹部を形成する前記外面から該ゲートスタックを通じて内向きに拡散した第１のドーパントを含む活性領域と、
    を含むことを特徴とする半導体装置。
  8. 前記チャンネルの対向する側に形成されてその間の距離が前記ゲートスタックの幅によって判断される第１及び第２の部分を含む、前記半導体本体に形成された第１のソースドレーン領域と、
    前記ゲートスタックの前記対向する側に形成され、かつ前記第１及び第２の側壁本体と該ゲートスタックの該対向する側との間に形成された第１及び第２のオフセットスペーサと、
    前記半導体本体に形成され、かつ前記ゲートスタックに向って前記第１及び第２のオフセットスペーサの下で拡張する第２のソースドレーン領域と、
    を更に含むことを特徴とする請求項７に記載の半導体装置。
  9. 前記第２のソースドレーン領域を形成する前記半導体本体の領域に形成され、かつ各々が前記ゲートスタックの前記対向する側の一方に実質的に整列した第２及び第３の凹部を更に含むことを特徴とする請求項８に記載の半導体装置。
  10. 前記１つ又は複数の凹部に形成されたシリコンゲルマニウム層を更に含むことを特徴とする請求項６から請求項８のいずれか１項に記載の半導体装置。
JP2007541478A 2004-11-11 2005-11-14 Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法 Abandoned JP2008520115A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/987,674 US7118977B2 (en) 2004-11-11 2004-11-11 System and method for improved dopant profiles in CMOS transistors
PCT/US2005/041613 WO2006053338A2 (en) 2004-11-11 2005-11-14 System and method for improved dopant profiles in cmos transistors

Publications (1)

Publication Number Publication Date
JP2008520115A true JP2008520115A (ja) 2008-06-12

Family

ID=36316847

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007541478A Abandoned JP2008520115A (ja) 2004-11-11 2005-11-14 Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法

Country Status (4)

Country Link
US (1) US7118977B2 (ja)
JP (1) JP2008520115A (ja)
CN (1) CN101099233A (ja)
WO (1) WO2006053338A2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
EP1833094B1 (en) * 2006-03-06 2011-02-02 STMicroelectronics (Crolles 2) SAS Formation of shallow SiGe conduction channel
US7410875B2 (en) * 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
US20110049634A1 (en) * 2008-04-02 2011-03-03 Nxp B.V. Method of manufacturing a semiconductor device and semiconductor device
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN102214687A (zh) 2010-04-07 2011-10-12 中国科学院微电子研究所 一种栅堆叠结构、半导体器件及二者的制造方法
EP3285286A1 (en) * 2016-08-17 2018-02-21 Nxp B.V. Semiconductor switch device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW372349B (en) * 1998-06-08 1999-10-21 United Microelectronics Corp Bridge prevention method for self-aligned metal silicide
TW392308B (en) * 1998-09-05 2000-06-01 United Microelectronics Corp Method of making metal oxide semiconductor (MOS) in IC
US6887762B1 (en) * 1998-11-12 2005-05-03 Intel Corporation Method of fabricating a field effect transistor structure with abrupt source/drain junctions
US6214679B1 (en) * 1999-12-30 2001-04-10 Intel Corporation Cobalt salicidation method on a silicon germanium film
US6902980B2 (en) * 2003-06-05 2005-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region

Also Published As

Publication number Publication date
US7118977B2 (en) 2006-10-10
US20060099744A1 (en) 2006-05-11
CN101099233A (zh) 2008-01-02
WO2006053338A2 (en) 2006-05-18
WO2006053338A3 (en) 2006-10-05

Similar Documents

Publication Publication Date Title
US6548877B2 (en) Metal oxide semiconductor field effect transistor for reducing resistance between source and drain
US8088666B2 (en) Semiconductor device manufacture method including process of implanting impurity into gate electrode independently from source/drain and semiconductor device manufactured by the method
JP2009523326A (ja) ゲートの頂部が拡張された半導体トランジスタ
US8318571B2 (en) Method for forming P-type lightly doped drain region using germanium pre-amorphous treatment
KR20090019693A (ko) 스트레인된 반도체 장치 및 이의 제조 방법
JP2012004473A (ja) 半導体装置及び半導体装置の製造方法
JP2009158853A (ja) 半導体装置
JP2008520115A (ja) Ｃｍｏｓトランジスタにおけるドーパントプロフィールの改善のためのシステム及び方法
US8816448B2 (en) Semiconductor device and manufacturing method thereof
US20040140507A1 (en) Method of building a CMOS structure on thin SOI with source/drain electrodes formed by in situ doped selective amorphous silicon
KR20170074344A (ko) 반도체장치 및 그 제조 방법
JP4514023B2 (ja) ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入
US7279367B1 (en) Method of manufacturing a thyristor semiconductor device
JP4745187B2 (ja) 半導体装置の製造方法
JP4951950B2 (ja) 半導体装置およびその製造方法
JP5060002B2 (ja) 半導体装置の製造方法
JP2002543609A (ja) シャロージャンクション半導体デバイスの製造方法
KR20100038631A (ko) 반도체 장치 제조 방법
CN216389378U (zh) 一种沟槽型功率器件
KR20110121163A (ko) 매립 게이트를 갖는 반도체 장치 제조 방법
JP5159708B2 (ja) 半導体装置及びその製造方法
KR100327433B1 (ko) 반도체소자의 접합 형성방법
JP2008085306A (ja) 半導体装置および半導体装置の製造方法
KR20090044550A (ko) 반도체 소자 형성 방법
JP2005123384A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20091113