KR20170074344A - 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 기술은 콘택저항을 개선할 수 있는 반도체장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체장치 제조 방법은 반도체 기판에 소스/드레인영역을 포함하는 트랜지스터를 형성하는 단계; 상기 반도체기판 상에 층간절연층을 형성하는 단계; 상기 소스/드레인영역을 노출시키는 콘택홀을 형성하기 위해 상기 층간절연층의 일부를 식각하는 단계; 상기 소스/드레인영역에 비정질영역을 형성하기 위해, 저마늄틸트임플란트를 수행하는 단계; 상기 비정질영역에 보론-베이스물질을 도입하는 단계; 상기 비정질영역 상에 금속층을 형성하는 단계; 및 금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계를 포함할 수 있다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 실리사이드를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치 제조시에 누설전류 및 콘택저항의 증가를 억제하기 위해 실리사이드를 형성하고 있다. 반도체장치가 작아짐에 따라 콘택구조도 미세화되고 있다. 즉, 콘택홀의 오픈면적은 감소하고 콘택홀의 높이는 점차 증가하고 있다.
따라서, 반도체장치의 미세화에 수반하여 콘택저항을 더욱 낮추는 방법이 요구되고 있다.
본 발명의 실시예는 콘택저항을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 기판에 도핑영역을 형성하는 단계; 상기 도핑영역의 표면부에 비정질영역을 형성하기 위해 제1추가도펀트의 틸트임플란트를 수행하는 단계; 상기 비정질영역에 제2추가도펀트를 도핑하는 단계; 상기 비정질영역 상에 금속층을 형성하는 단계; 및 금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계를 포함할 수 있다. 상기 제1추가도펀트는, 저마늄(Ge)을 포함할 수 잇다. 상기 제1추가도펀트의 틸트임플란트는 1∼45°의 틸트각으로 수행될 수 있다. 상기 제2추가도펀트는, 보론-베이스물질을 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체 기판에 소스/드레인영역을 포함하는 트랜지스터를 형성하는 단계; 상기 반도체기판 상에 층간절연층을 형성하는 단계; 상기 소스/드레인영역을 노출시키는 콘택홀을 형성하기 위해 상기 층간절연층의 일부를 식각하는 단계; 상기 소스/드레인영역에 비정질영역을 형성하기 위해, 저마늄틸트임플란트를 수행하는 단계; 상기 비정질영역에 보론-베이스물질을 도핑하는 단계; 상기 비정질영역 상에 금속층을 형성하는 단계; 및 금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 반도체 기판에 콘택노드영역을 포함하는 트랜지스터를 형성하는 단계; 상기 콘택노드영역 상에 폴리실리콘플러그를 형성하는 단계; 상기 폴리실리콘플러그의 상부 내에 비정질영역을 형성하기 위해, 저마늄틸트임플란트를 수행하는 단계; 상기 비정질영역에 보론-베이스물질을 도핑하는 단계; 상기 비정질영역 상에 금속층을 형성하는 단계; 금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계; 상기 금속실리사이드 상에 금속플러그를 형성하는 단계; 및 상기 금속플러그 상에 연결되는 캐패시터를 형성하는 단계를 포함할 수 있다.
본 기술은, 금속실리사이드 공정을 수행하기 전에, 추가도핑공정들을 수행하므로써 콘택저항을 더욱 낮출 수 있다.
본 기술은, 추가도핑공정시 저마늄틸트임플란트를 수행하므로써 결정성 결함 감소 및 채널방향 보론의 확산을 제어하여, 콘택저항을 개선함과 동시에 게이트유도드레인누설(GIDL)을 개선할 수 있다.
도 1은 제1실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 흐름도이다.
도 2는 도 1에 따른 반도체장치를 도시한 도면이다.
도 3a 내지 도 3g는 제1실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 단면도들이다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다.
도 5a 내지 도 5g는 제2실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 단면도들이다.
도 6은 제3실시예에 따른 반도체장치를 도시한 도면이다.
도 7a 내지 도 7f는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 8a는 제4실시예에 따른 반도체장치를 도시한 도면이다.
도 8b는 도 8a의 스토리지노드콘택플러그를 도시한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 제1실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 흐름도이다.
도 1을 참조하면, 반도체기판이 제공될 수 있다(S101). 반도체기판 상에 게이트스택이 형성될 수 있다(S102). 소스/드레인영역이 형성될 수 있다(S103). 콘택홀이 형성될 수 있다(S104). 제1추가도핑이 수행될 수 있다(S105). 제2추가도핑이 수행될 수 있다(S106). 실리사이드 공정이 수행될 수 있다(S107). 콘택물질이 형성될 수 있다(S108). 제1추가도핑은 저마늄 틸트 선비정질화 임플란트(Ge tilt PAI)를 포함할 수 있다.
도 2는 도 1에 따른 반도체장치를 도시한 도면이다. 반도체장치는 트랜지스터(100)를 포함할 수 있다. 트랜지스터(100)는 PMOSFET를 포함할 수 있다.
도 2를 참조하면, 기판(101)에 소자분리층(103) 및 활성영역(104)이 형성될 수 있다. 소자분리층(103)은 분리트렌치(102)에 채워질 수 있다.
활성영역(104) 상에 게이트스택이 형성될 수 있다. 게이트스택은 게이트절연층(105) 및 게이트전극(106)을 포함할 수 있다. 게이트스택은 스페이서(107)를 더 포함할 수 있다. 스페이서(107)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.
게이트스택 양측의 활성영역(104)에 소스/드레인영역(108)이 형성될 수 있다. 게이트스택 및 기판(101) 상부에 층간절연층(112)이 형성될 수 있다. 층간절연층(112)은 소스/드레인영역(108)을 노출시키는 콘택홀(113)을 포함할 수 있다. 소스/드레인영역(108)은 P형 도펀트를 포함할 수 있다.
소스/드레인영역(108) 내에 제1추가도핑영역(109)이 형성될 수 있다. 제1추가도핑영역(109) 내에 제2추가도핑영역(110)이 형성될 수 있다. 콘택홀(113)은 제2추가도핑영역(110)의 일부를 노출시킬 수 있다. 제1추가도핑영역(109)은 저마늄을 포함할 수 있다. 제1추가도핑영역(109)은 저마늄 틸트 선비정질화임플란트에 의해 형성될 수 있다. 제2추가도핑영역(110)은 보론을 포함할 수 있다.
제2추가도핑영역(110) 상에 금속실리사이드(111)가 형성될 수 있다. 금속실리사이드(111) 상에 콘택물질(114)이 형성될 수 있다. 콘택물질(114)은 콘택홀(113)을 채울 수 있다. 금속실리사이드(111)는 티타늄실리사이드 또는 코발트실리사이드를 포함할 수 있다. 콘택물질(114)은 텅스텐을 포함할 수 있다.
도 3a 내지 도 3g는 제1실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 단면도들이다.
도 3a에 도시된 바와 같이, 기판(11)에 소자분리층(13) 및 활성영역(14)이 형성될 수 있다. 기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(13)은 STI 영역(Shallow Trench Isolation region)일 수 있다. 소자분리층(13)은 얕은 트렌치, 예들 들어, 분리트렌치(Isolation trench, 12)에 절연물질을 채워 형성할 수 있다. 소자분리층(13)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 활성영역(14)은 바 형상 또는 라인 형상을 가질 수 있다.
기판(11) 상에 게이트스택이 형성될 수 있다. 게이트스택은 게이트절연층(15) 및 게이트전극(16)을 포함할 수 있다. 게이트스택의 양측벽에 스페이서(17)가 형성될 수 있다. 게이트절연층(15)은 실리콘산화물(Silicon oxide), 실리콘질화물(Silicon nitride), 실리콘산질화물(Silicon oxynitride), 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 게이트절연층(15)은 계면층 및 고유전물질의 적층으로 이루어질 수 있다. 계면층은 실리콘산화물을 포함할 수 있고, 고유전물질은 하프늄-베이스물질을 포함할 수 있다.
게이트 전극(16)은 도핑된 폴리실리콘, 금속, 금속 합금, 실리사이드 또는 다른 적절한 도전성 물질과 같은, 하나 또는 둘 이상의 도전성 물질을 포함할 수 있다. 게이트전극(16)은 다중 금속 물질을 가진 멀티층 구조를 포함할 수 있다. 다른 실시예에서, 게이트전극(16)은 개선된 임계 전압을 얻기 위해 일함수를 튜닝시킨 물질을 포함할 수 있다. 일부 실시예에서, 게이트전극(16)은 NMOSFET를 위한 일함수(4.5eV 이하)를 갖는 물질일 수 있다. 다른 실시예에서, 게이트전극(16)은 PMOSFET를 위한 일함수(4.5eV 이상)를 갖는 물질일 수 있다. 스페이서(17)는 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트전극(16)은 PMOSFET의 일부일 수 있다.
게이트스택 양측 아래의 활성영역(14)에 도핑영역들이 형성될 수 있다. 도핑영역들은 소스/드레인영역(18)을 포함할 수 있다. 소스/드레인영역(18)은 임플란트 등의 도핑공정에 의해 형성될 수 있다. 소스/드레인영역(18)은 n형 도펀트 또는 p형 도펀트와 같은 도펀트 물질이 도핑된 영역이다. 예컨대, 도펀트 물질은 인(P), 비소(As), 안티몬(Sb) 또는 보론(B)을 포함할 수 있다. 소스/드레인영역(18)은 LDD 영역(Lightly Doped Drain, 19) 또는 SDE(Source Drain Extension)을 포함할 수 있다. 구체적으로, LDD 영역(19)이 소스/드레인영역(18)보다 도펀트 농도가 낮을 수 있다. LDD 영역(19)과 소스/드레인영역(18)은 동일 도펀트를 포함할 수 있다. 본 실시예에서, 소스/드레인영역(18) 및 LDD 영역(19)은 PMOSFET의 일부일 수 있다. 즉, 소스/드레인영역(18)은 PMOSFET의 P형 도프드 소스/드레인영역일 수 있다. 다른 실시예에서, 소스/드레인영역(18) 및 LDD 영역(19)은 NMOSFET의 일부일 수 있다. 즉, 소스/드레인영역(18)은 NMOSFET의 N형 도프드 소스/드레인영역일 수 있다.
도 3b에 도시된 바와 같이, 기판(11) 상에 층간절연층(ILD, 20)이 형성될 수 있다. 층간절연층(20)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(20)은 저유전물질로 형성될 수 있다. 일부 실시예에서, 층간절연층(20)을 형성하기 전에 식각정지층을 형성할 수 있다. 식각정지층은 실리콘질화물을 포함할 수 있다.
층간절연층(20)에 콘택홀(21)이 형성될 수 있다. 콘택홀(21)은 소스/드레인영역(18)의 일부를 노출시킬 수 있다. 콘택홀(21)은 포토리소그래피 및 식각 공정에 의해 형성될 수 있다. 일실시예에서, 패턴드 포토레스트(도시 생략)를 형성하고, 패턴드 포토레지스트를 식각마스크로 이용하여 층간절연층(20)을 식각할 수 있다. 다른 실시예에서, 콘택홀(21)은 콘택오프닝(contact opening)이라고 지칭될 수 있다. 콘택홀(21)의 측벽은 버티컬프로파일(Vertical profile) 또는 테이퍼드 프로파일(tapered profile)을 가질 수 있다. 콘택홀(21)에 의해 소스/드레인콘택영역(21C)이 노출될 수 있다.
본 실시예는 콘택저항 감소를 위해 콘택홀(21)이 형성된 상태에서, 추가 도핑공정(Additional doping process)을 실시할 수 있다. 즉, 콘택물질과 소스/드레인영역(18)간의 콘택저항을 낮추기 위해 추가 도핑공정이 수행될 수 있다.
추가 도핑 공정은, 이온주입 효과의 극대화를 위해, 제1추가도핑공정(22)과 제2추가도핑공정(24)을 순차적으로 실시할 수 있다.
도 3c에 도시된 바와 같이, 제1추가도핑공정(22)이 수행될 수 있다.
제1추가도핑공정(First additional doping process, 22)은 틸트임플란트(Tilt implantation)를 포함할 수 있다. 제1추가도핑공정(22)은 제1추가도펀트로 기판(11)을 임플란트할 수 있다. 제1추가도핑공정(22)은 소스/드레인영역(18)의 표면부에 수행될 수 있다. 제1추가도핑공정(22)에 의해 소스/드레인영역(18)의 표면부에 제1추가도핑영역(23)이 형성될 수 있다. 제1추가도핑영역(23)은 비정질영역일 수 있다. 즉, 제1추가도핑공정(22)에 의해 소스/드레인영역(18)의 표면부를 비정질화시킬 수 있다. 이에 따라, 제1추가도핑공정(22)은 선비정질화임플란트(Pre Amorphization Implant; PAI)라고 지칭할 수 있다.
본 실시예에서, 제1추가도핑공정(22)은 저마늄 임플란트로 수행될 수 있다. 이를 저마늄 선비정질화임플란트(Ge PAI)라고 지칭할 수 있다. 제1추가도핑공정(22)이 틸트임플란트를 적용하므로, 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)라고 지칭할 수 있다. 다른 실시예에서, 제1추가도핑공정(22)은 다른 임플란트종들(other implant species)을 사용할 수 있다. 예컨대, C, N, F, Si, Xe 또는 이들의 조합과 같은 임플란트종이 제1추가도핑공정(22)에 사용될 수 있다. 저마늄 임플란트의 경우 소스/드레인영역(18)의 보론의 활성화도를 개선할 수 있고, 아울러 보론의 확산을 제어할 수 있다. 제1추가도핑공정(22)은 콘택홀(21)의 종횡비에 따라 다르지만, 1∼45°의 틸트각(θ)으로 수행될 수 있다. 또한, 쉐도우효과(Shadow effect)를 줄이기 위해 2∼32회 수준으로 기판(11)을 로테이션(rotation)하면서 틸트임플란트가 수행될 수 있다. 도즈는 1.0×1013∼1.0×1016atoms/cm2으로 할 수 있고, 이온주입에너지는 0.1∼60keV로 조절할 수 있다. 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)는 실온에서 수행될 수 있다. 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)의 효과를 개선하기 위해 저마늄(Ge) 이온주입시 콜드임플란트(Cold temperature implantation) 또는 핫임플란트(Hot temperature implantation)를 적용할 수 있다. 콜드 임플란트는 0℃ 이하의 온도에서 수행될 수 있고, 핫임플란트는 실온 이상의 온도에서 수행될 수 있다. 예를 들어, 정전척(Electro Static Chuck, ESC) 온도를 -150℃∼400℃로 조절할 수 있다. 제1추가도핑공정(22)은 콜드 틸트임플란트(Cold temperature tilt implantation), 실온틸트임플란트(Romm temperature tilt implantation) 또는 핫틸트임플란트(Hot temperature tilt implantation)를 적용할 수 있다.
도 3d에 도시된 바와 같이, 제2추가도핑공정(24)이 수행될 수 있다. 제2추가도핑공정(24)에 의해 제2추가도핑영역(25)이 형성될 수 있다. 제2추가도핑공정(24)은 제1추가도펀트와는 다른 제2추가도펀트로 수행될 수 있다. 제2추가도핑공정(24)은 보론-베이스물질을 도핑할 수 있다. 보론-베이스물질은 B, BF2, BF3 또는 B2H6를 포함할 수 있다. 제2추가도핑공정(24)은 임플란트 또는 플라즈마도핑(Plasma doping; PLAD)에 의해 수행될 수 있다. 예를 들어, B2H6의 경우 플라즈마도핑(PLAD)을 통해 다량의 보론들을 단시간에 도핑이 가능하며 콘택저항 특성 또한 매우 우수한 장점이 있다. 다른 실시예에서, 제2추가도펀트는 P, As, In, Sb 또는 이들의 조합을 포함할 수 있다. 제2추가도핑공정(24)은 제로틸트-임플란트(zero tilt-implantation), 즉, 기판(11)에 대해 수직방향으로 임플란트를 수행할 수 있다. 다른 실시예에서, 제2추가도핑공정(24)은 틸트임플란트를 포함할 수 있다. 다른 실시예에서, 제2추가도핑공정(24)은 콜드틸트임플란트, 실온틸트임플란트 또는 핫틸트임플란트를 포함할 수 있다. 제2추가도핑공정(24)은 1∼45°의 틸트각으로 수행될 수 있다. 또한, 2∼32회 수준으로 기판(11)을 로테이션하면서 틸트임플란트가 수행될 수 있다.
다른 실시예에서, 보론의 추가도핑공정 이후에 저마늄의 추가도핑을 수행할 수 있다.
위와 같이, 본 실시예는 저마늄틸트임플란트와 보론틸트임플란트를 조합하여 추가도핑공정을 수행할 수 있다.
콘택홀(21)의 오픈영역 감소 및 종횡비 증가로 인해 저마늄 선비정질화임플란트(Ge PAI) 진행시 기판(11)의 센터 대 에지간 불균일한 이온주입손상 및 불균일한 농도 분포가 발생될 수 있다. 이로 인해, 디스로케이션(Dislocation)과 같은 결정성결함(Crystalline Defects)이 생성됨에 따라 게이트유도드레인누설(GIDL) 및 콘택저항 특성이 열화될 수 있다.
에지의 불균일한 이온주입 손상을 개선하는 방법으로서, 저마늄선비정질화임플란트(Ge PAI)의 도즈 및 이온주입에너지 조절이 가능하다. 그러나, 기판(11) 내에 주입된 저마늄 농도 및 보론 깊이 농도 프로파일(Boron depth-concentration profile) 변화 등으로 인해 콘택저항, 온전류(On Current) 및 숏채널마진(Short Channel Margin)과 같은 트랜지스터 성능을 모두 만족시키기 어렵다.
이를 개선하기 위해 제1추가도핑공정(22) 진행시 이온 주입각도를 0°가 아닌 틸트각(Tilt Angle)으로 주입함으로써, 기판(11)의 센터 대 에지의 이온주입 손상을 균일하게 제어할 수 있다. 아울러, 틸트임플란트에 의해 결정성결함을 감소시킬뿐만 아니라 콘택표면측면의 도펀트활성화를 개선할 수 있다. 결국, 저마늄 틸트 선비정질화임플란트(Ge tilt PAI)에 의해 게이트유도드레인누설(GIDL) 및 콘택저항(Rc) 특성을 개선할 수 있다.
도 3e 및 도 3f에 도시된 바와 같이, 소스/드레인영역(18) 상에 금속실리사이드(28)가 형성될 수 있다. 금속실리사이드(28)는 금속층(26) 증착 및 열처리(27) 공정에 의해 형성될 수 있다. 후속하여, 금속실리사이드(28) 형성후에, 미반응 금속층(26)을 제거할 수 있다. 금속층(26)은 금속실리사이드(28)를 형성할 수 있는 물질을 포함할 수 있다. 금속층(26)은 티타늄-베이스물질 또는 코발트베이스물질을 포함할 수 있다. 금속실리사이드(28)는 티타늄실리사이드 또는 코발트실리사이드를 포함할 수 있다. 금속실리사이드(28)는 니켈과 같은 금속의 실리사이드를 포함할 수도 있다. 금속실리사이드(28)는 금속층(26)과 제1,2추가도핑영역(23, 25)의 실리콘이 반응하여 형성될 수 있다. 금속실리사이드(28) 형성시 제1,2추가도핑영역(23, 25)의 일부가 실리사이드화될 수 있다. 다른 실시예에서, 금속실리사이드(28) 형성시 제1,2추가도핑영역(23, 25) 모두가 실리사이드화될 수 있다. 금속실리사이드(28) 형성시 제1,2추가도핑영역(23)은 결정화될 수 있다.
도 3g에 도시된 바와 같이, 콘택물질(29)이 형성될 수 있다. 콘택물질(29)은 텅스텐, 티타늄 및 티타늄질화물 중 적어도 어느 하나를 포함할 수 있다. 금속실리사이드(28)는 콘택물질(29)과 접촉될 수 있다. 콘택물질(29)은 화학기상증착법(CVD)과 같은 공정에 의해 형성될 수 있다.
후속 평탄화 공정에 의해 콘택물질(29)이 콘택홀(21) 내에 잔류할 수 있다. 이를 '콘택플러그'라고 지칭할 수 있다.
도 4는 제2실시예에 따른 반도체장치를 도시한 도면이다. 반도체장치의 일부로서 트랜지스터(200)가 도시된다. 트랜지스터(200)의 일부 구성들은 도 2의 트랜지스터(100)와 유사할 수 있다.
도 4를 참조하면, 기판(201)에 소자분리층(203) 및 활성영역(204)이 형성될 수 있다. 소자분리층(203)은 분리트렌치(202)에 채워질 수 있다.
활성영역(204) 상에 게이트스택이 형성될 수 있다. 게이트스택은 게이트절연층(205) 및 게이트전극(206)을 포함할 수 있다. 게이트스택은 스페이서(207)를 더 포함할 수 있다.
게이트스택 양측 아래의 활성영역(204)에 소스/드레인영역(209)이 형성될 수 있다. 소스/드레인영역(209)은 소스/드레인 리세스(208) 내에 채워질 수 있다. 소스/드레인 리세스(208) 내에 형성된 소스/드레인영역(209)을 '임베디드 소스/드레인영역'이라고 지칭할 수 있다. 소스/드레인영역(209)은 실리콘 에피택시 또는 실리콘저마늄 에피택시에 의해 형성될 수 있다.
기판(201) 상부에 층간절연층(212)이 형성될 수 있다. 층간절연층(212)은 소스/드레인영역(209)을 노출시키는 콘택홀(213)을 포함할 수 있다.
소스/드레인영역(209) 내에 제1추가도핑영역(210)이 형성될 수 있다. 제1추가도핑영역(210) 내에 제2추가도핑영역(211)이 형성될 수 있다. 콘택홀(213)은 제2추가도핑영역(211)의 일부를 노출시킬 수 있다. 제1추가도핑영역(210)은 저마늄을 포함할 수 있다. 제1추가도핑영역(210)은 저마늄 틸트 선비정질화임플란트에 의해 형성될 수 있다. 제2추가도핑영역(211)은 보론을 포함할 수 있다.
제2추가도핑영역(211) 상에 금속실리사이드(214)가 형성될 수 있다. 금속실리사이드(214) 상에 콘택물질(215)이 형성될 수 있다. 콘택물질(215)은 콘택홀(213)을 채울 수 있다.
도 5a 내지 도 5g는 제2실시예에 따른 반도체장치를 제조 방법의 일예를 도시한 단면도들이다. 제2실시예는 제1실시예와 유사할 수 있다.
도 5a에 도시된 바와 같이, 기판(11)에 소자분리층(13) 및 활성영역(14)이 형성될 수 있다. 기판(11) 상에 게이트스택(G)이 형성될 수 있다. 게이트스택(G)은 게이트절연층(15) 및 게이트전극(16)을 포함할 수 있다. 게이트스택(G)의 양측벽에 스페이서(17)가 형성될 수 있다. 본 실시예에서, 게이트스택(G)은 PMOSFET의 일부일 수 있다.
도 5b에 도시된 바와 같이, 기판(11)의 활성영역(14)에 소스/드레인 리세스(31)가 형성될 수 있다. 소스/드레인 리세스(31)는 시그마 형상을 갖고 형성될 수 있다.
도 5c에 도시된 바와 같이, 소스/드레인영역(32)이 형성될 수 있다. 소스/드레인영역(32)은 소스/드레인 리세스(31)를 채울 수 있다. 소스/드레인영역(32)은 에피택시 공정에 의해 형성될 수 있다. 소스/드레인영역(32)은 실리콘, 실리콘저마늄 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 소스/드레인영역(32)은 실리콘저마늄 에피택시에 의해 형성될 수 있다. 이를 임베디드 실리콘저마늄 소스/드레인영역(Embedded SiGe S/D Region; eSiGe)이라고 지칭한다. 소스/드레인영역(32)은 n형 도펀트 또는 p형 도펀트와 같은 도펀트 물질이 인시튜 도핑된 영역일 수 있다. 예컨대, 도펀트 물질은 인(P), 비소(As), 안티몬(Sb) 또는 보론(B)를 포함할 수 있다. 본 실시예에서, 소스/드레인영역(32)은 PMOSFET의 일부일 수 있고, 따라서, 소스/드레인영역(32)은 보론이 도핑된 eSiGe 구조일 수 있다. 다른 실시예에서, 소스/드레인영역(32)은 NMOSFET의 일부일 수 있고, 따라서, 소스/드레인영역(32)은 인 또는 비소가 도핑된 임베디드 실리콘(eSi) 구조일 수 있다.
도 5d에 도시된 바와 같이, 기판(11) 상에 층간절연층(20)이 형성될 수 있다. 층간절연층(20)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(20)은 저유전물질로 형성될 수 있다.
층간절연층(20)에 콘택홀(21)이 형성될 수 있다. 콘택홀(21)은 소스/드레인영역(32)의 일부를 노출시킬 수 있다.
본 실시예는 콘택저항 감소를 위해 콘택홀(21)이 형성된 상태에서, 추가 도핑공정을 실시할 수 있다. 즉, 콘택물질과 소스/드레인영역(32)간의 콘택저항을 낮추기 위해 추가 도핑공정이 수행될 수 있다.
추가 도핑 공정은, 이온주입 효과의 극대화를 위해, 제1실시예와 동일하게 제1추가도핑공정(22)과 제2추가도핑공정(24)을 실시할 수 있다.
도 5e에 도시된 바와 같이, 제1추가도핑공정(22)이 수행될 수 있다. 제1추가도핑공정(22)은 틸트임플란트를 포함할 수 있다. 제1추가도핑공정(22)은 제1추가도펀트로 기판(11)을 임플란트할 수 있다. 제1추가도핑공정(22)은 소스/드레인영역(32)의 표면부에 수행될 수 있다. 제1추가도핑공정(22)에 의해 소스/드레인영역(32)의 표면부에 제1추가도핑영역(23)이 형성될 수 있다. 제1추가도핑영역(23)은 비정질영역일 수 있다. 즉, 제1추가도핑공정(22)에 의해 소스/드레인영역(32)의 표면부를 비정질화시킬 수 있다. 이에 따라, 제1추가도핑공정(22)은 선비정질화임플란트(PAI)라고 지칭할 수 있다.
본 실시예에서, 제1추가도핑공정(22)은 저마늄 임플란트로 수행될 수 있다. 이를 저마늄 선비정질화임플란트(Ge PAI)라고 지칭할 수 있다. 제1추가도핑공정(22)이 틸트임플란트를 적용하므로, 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)라고 지칭할 수 있다. 다른 실시예에서, 제1추가도핑공정(22)은 다른 임플란트종들(other implant species)을 사용할 수 있다. 예컨대, C, N, F, Si, Xe 또는 이들의 조합과 같은 임플란트종이 제1추가도핑공정(22)에 사용될 수 있다. 저마늄 임플란트의 경우 소스/드레인영역(32)의 보론의 활성화도를 개선할 수 있고, 아울러 보론의 확산을 제어할 수 있다. 제1추가도핑공정(22)은 콘택홀(21)의 종횡비에 따라 다르지만, 1∼45°의 틸트각(θ)으로 수행될 수 있다. 또한, 쉐도우효과(Shadow effect)를 줄이기 위해 2∼32회 수준으로 기판(11)을 로테이션하면서 틸트임플란트가 수행될 수 있다. 도즈는 1.0×1013∼1.0×1016atoms/cm2으로 할 수 있고, 이온주입에너지는 0.1∼60keV로 조절할 수 있다. 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)는 실온에서 수행될 수 있다. 저마늄 틸트 선비정질화임플란트(Ge Tilt PAI)의 효과를 개선하기 위해 저마늄(Ge) 이온주입시 콜드임플란트 또는 핫임플란트를 적용할 수 있다. 콜드 임플란트는 0℃ 이하의 온도에서 수행될 수 있고, 핫임플란트는 실온 이상의 온도에서 수행될 수 있다. 예를 들어, 정전척(ESC) 온도를 -150℃∼400℃로 조절할 수 있다. 제1추가도핑공정(22)은 콜드 틸트임플란트, 실온틸트임플란트 또는 핫틸트임플란트를 적용할 수 있다.
도 5f에 도시된 바와 같이, 제2추가도핑공정(24)이 수행될 수 있다. 제2추가도핑공정(24)에 의해 제2추가도핑영역(25)이 형성될 수 있다. 제2추가도핑공정(24)은 제1추가도펀트와는 다른 제2추가도펀트로 수행될 수 있다. 제2추가도핑공정(24)은 보론-베이스물질을 도핑할 수 있다. 보론-베이스물질은 B, BF2, BF3 또는 B2H6를 포함할 수 있다. 제2추가도핑공정(24)은 임플란트 또는 플라즈마도핑(PLAD)에 의해 수행될 수 있다. 예를 들어, B2H6의 경우 플라즈마도핑(PLAD)을 통해 다량의 보론들을 단시간에 도핑이 가능하며 콘택저항 특성 또한 매우 우수한 장점이 있다. 다른 실시예에서, 제2추가도펀트는 P, As, In, Sb 또는 이들의 조합을 포함할 수 있다. 제2추가도핑공정(24)은 제로틸트-임플란트로 수행할 수 있다. 다른 실시예에서, 제2추가도핑공정(24)은 틸트임플란트를 포함할 수 있다. 다른 실시예에서, 제2추가도핑공정(24)은 콜드틸트임플란트, 실온틸트임플란트 또는 핫틸트임플란트를 포함할 수 있다. 제2추가도핑공정(24)은 1∼45°의 틸트각으로 수행될 수 있다. 또한, 2∼32회 수준으로 기판(11)을 로테이션하면서 틸트임플란트가 수행될 수 있다.
위와 같이, 본 실시예는 저마늄틸트임플란트와 보론틸트임플란트를 조합하여 추가도핑공정을 수행할 수 있다.
도 5g에 도시된 바와 같이, 소스/드레인영역(32) 상에 금속실리사이드(28)가 형성될 수 있다. 금속실리사이드(28) 상에 콘택물질(29)이 형성될 수 있다. 금속실리사이드(28) 및 콘택물질(29)의 형성은 도 3e 내지 도 3g를 참조하기로 한다.
도 6은 제3실시예에 따른 반도체장치를 도시한 도면이다. 반도체장치의 일부로서 트랜지스터(300)가 도시된다. 트랜지스터(300)의 게이트전극은 게이트라스트 공정에 의해 형성될 수 있다.
도 6을 참조하면, 기판(301)에 소자분리층(303) 및 활성영역(304)이 형성될 수 있다. 소자분리층(303)은 분리트렌치(302)에 채워질 수 있다.
활성영역(304) 상에 게이트스택이 형성될 수 있다. 게이트스택은 계면층(305), 게이트절연층(306) 및 게이트전극(307)을 포함할 수 있다. 게이트스택은 스페이서(308)를 더 포함할 수 있다.
게이트스택 양측 아래의 활성영역(304)에 소스/드레인영역(309)이 형성될 수 있다.
기판(301) 상부에 층간절연층(312)이 형성될 수 있다. 층간절연층(312)은 소스/드레인영역(309)을 노출시키는 콘택홀(313)을 포함할 수 있다.
소스/드레인영역(309) 내에 제1추가도핑영역(310)이 형성될 수 있다. 제1추가도핑영역(310) 내에 제2추가도핑영역(311)이 형성될 수 있다. 콘택홀(313)은 제2추가도핑영역(311)의 일부를 노출시킬 수 있다. 제1추가도핑영역(310)은 저마늄을 포함할 수 있다. 제1추가도핑영역(310)은 저마늄 틸트 선비정질화임플란트에 의해 형성될 수 있다. 제2추가도핑영역(311)은 보론을 포함할 수 있다.
제2추가도핑영역(311) 상에 금속실리사이드(314)가 형성될 수 있다. 금속실리사이드(314) 상에 콘택물질(315)이 형성될 수 있다. 콘택물질(315)은 콘택홀(313)을 채울 수 있다.
게이트라스트 공정은 다음과 같이 수행될 수 있다.
도 7a 내지 도 7f는 제3실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 도면이다.
도 7a에 도시된 바와 같이, 기판(11)에 소자분리층(13) 및 활성영역(14)이 형성될 수 있다. 기판(11) 상에 더미게이트스택(41)이 형성될 수 있다. 더미게이트스택(41)은 더미게이트절연층(15') 및 더미게이트전극(16')을 포함할 수 있다. 더미게이트스택(41)의 양측벽에 스페이서(17)가 형성될 수 있다. 본 실시예에서, 더미게이트스택(41)은 PMOSFET의 일부일 수 있다.
기판(11)의 활성영역(14)에 도핑영역들이 형성될 수 있다. 도핑영역들은 소스/드레인영역(18)을 포함할 수 있다. 소스/드레인영역(18)은 임플란트 등의 도핑공정에 의해 형성될 수 있다. 소스/드레인영역(18)은 n형 도펀트 또는 p형 도펀트와 같은 도펀트 물질이 도핑된 영역이다. 예컨대, 도펀트 물질은 인(P), 비소(As), 안티몬(Sb) 또는 보론(B)을 포함할 수 있다. 본 실시예에서, 소스/드레인영역(18)은 보론으로 도핑된 P형 소스/드레인영역일 수 있다. 소스/드레인영역(18)은 LDD 영역(19) 또는 SDE을 포함할 수 있다. 구체적으로, LDD 영역(19)이 소스/드레인영역(18)보다 도펀트 농도가 낮을 수 있다. LDD 영역(19)과 소스/드레인영역(18)은 동일 도펀트를 포함할 수 있다. 본 실시예에서, 소스/드레인영역(18) 및 LDD 영역(19)은 PMOSFET의 일부일 수 있다.
기판(11) 상에 층간절연층(20)이 형성될 수 있다. 층간절연층(20)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 층간절연층(20)은 저유전물질로 형성될 수 있다. 층간절연층(20)은 더미게이트스택(41)의 상부면을 노출시키도록 평탄화될 수 있다.
도 7b에 도시된 바와 같이, 게이트트렌치(42)가 형성될 수 있다. 게이트트렌치(42)는 더미게이트스택(41)을 제거하여 형성할 수 있다.
도 7c에 도시된 바와 같이, 계면층(43)이 형성될 수 있다. 계면층(43)은 게이트트렌치 내의 노출된 활성영역(14)을 산화시켜 형성할 수 있으나, 이에 한정되는 것은 아니다. 계면층(43)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다.
고유전층(44')이 형성될 수 있다. 고유전층(44')은 게이트트렌치(42)의 측벽과 바닥면을 따라 컨포멀하게 형성될 수 있다. 고유전층(44')은 층간절연층(20)의 상부면에도 형성될 수 있다. 고유전층(44')은 게이트절연층이 될 수 있다.
고유전층(44') 상에 게이트층(45')이 형성될 수 있다. 게이트층(45')은 게이트트렌치(42)를 채울 수 있다. 게이트층(45')은 도핑된 폴리실리콘, 금속, 금속 합금, 실리사이드 또는 다른 적절한 도전성 물질과 같은, 하나 또는 그 이상의 도전성 물질을 포함할 수 있다. 게이트층(45')은 다중 금속 물질을 가진 멀티층 구조를 포함할 수 있다. 다른 실시예에서, 게이트층(45')은 개선된 임계 전압을 얻기 위해 일함수를 튜닝시킨 물질을 포함할 수 있다. 일부 실시예에서, 게이트층(45')은 PMOSFET를 위한 일함수(4.5eV 이상)를 갖는 물질일 수 있다. 다른 실시예에서, 게이트층(45')은 NMOSFET를 위한 일함수(4.5eV 이하)를 갖는 물질일 수 있다.
도 7d에 도시된 바와 같이, 게이트전극(45)이 형성될 수 있다. 게이트전극(45)은 게이트층(45')을 평탄화하여 형성할 수 있다. 고유전층(44)이 게이트트렌치(42) 내에 위치하도록 고유전층(44')이 평탄화될 수 있다.
위와 같이, 게이트전극(45)은 게이트라스트 공정에 의해 형성될 수 있다.
도 7e에 도시된 바와 같이, 층간절연층(20)에 콘택홀(21)이 형성될 수 있다. 콘택홀(21)은 소스/드레인영역(18)의 일부를 노출시킬 수 있다.
콘택홀(21)은 소스/드레인영역(18)의 일부를 노출시킬 수 있다.
본 실시예는 콘택저항 감소를 위해 콘택홀(21)이 형성된 상태에서, 추가 도핑공정을 실시할 수 있다. 즉, 콘택물질과 소스/드레인영역(18)간의 콘택저항을 낮추기 위해 추가 도핑공정이 수행될 수 있다.
추가 도핑 공정은, 제1추가도핑공정과 제2추가도핑공정을 실시할 수 있다. 추가도핑공정들은 전술한 실시예들을 참조하기로 한다.
제1추가도핑공정에 의해 제1추가도핑영역(23)이 형성될 수 있다. 제1추가도핑공정에 이어, 제2추가도핑공정이 수행될 수 있다. 제2추가도핑공정에 의해 제2추가도핑영역(25)이 형성될 수 있다.
도 7f에 도시된 바와 같이, 소스/드레인영역(18) 상에 금속실리사이드(28)가 형성될 수 있다.
다음으로, 금속실리사이드(28) 상에 콘택물질(29)이 형성될 수 있다.
도 8a는 제4실시예에 따른 반도체장치를 도시한 도면이다. 반도체장치의 일부로서 메모리장치(400)가 도시된다. 메모리장치(400)는 DRAM을 포함할 수 있다. 메모리장치(400)는 메모리셀(430)과 주변트랜지스터(100)를 포함할 수 있다. 주변트랜지스터(100)는 제1실시예에 따른 트랜지스터(100)일 수 있다.
도 8a에 도시된 바와 같이, 메모리장치(400)는 메모리셀영역(400M)과 주변회로영역(400P)을 포함할 수 있다. 메모리셀영역(400M)과 주변회로영역(400P)은 소자분리층(103)에 의해 분리될 수 있다. 메모리셀영역(400M)은 셀트랜지스터, 비트라인(409) 및 메모리요소(410)를 포함할 수 있다. 트랜지스터는 매립게이트구조를 포함할 수 있다. 매립게이트구조는 셀게이트트렌치(401), 셀게이트트렌치(401) 표면 상의 셀게이트절연층(402), 셀게이트트치(401) 내에 위치하는 매립게이트전극(403), 매립게이트전극(403) 상의 게이트캡핑층(404)을 포함할 수 있다. 트랜지스터는 매립게이트구조 양측에 형성된 제1콘택노드영역(405) 및 제2콘택노드영역(406)을 포함할 수 있다. 제1콘택노드영역(405)과 제2콘택노드영역(406)은 도펀트가 도핑된 도핑영역일 수 있다. 제1콘택노드영역(405) 및 제2콘택노드영역(406)은 소스/드레인영역일 수 있다. 제1콘택노드영역(405)에 비트라인콘택플러그(407) 및 비트라인(409)이 접속될 수 있다. 제2콘택노드영역(406)에 스토리지노드콘택플러그(408) 및 메모리요소(410)가 접속될 수 있다. 메모리요소(410)는 캐패시터를 포함할 수 있다.
주변회로영역(400P)은 주변트랜지스터(100)를 포함할 수 있다. 주변트랜지스터(100)는 플라나게이트구조를 포함할 수 있다. 주변트랜지스터(100)는 제1실시예에 따른 트랜지스터(100)일 수 있다. 따라서, 주변트랜지스터(100)는 게이트스택, 스페이서(107), 소스/드레인영역(108)을 포함할 수 있다. 게이트스택은 게이트절연층(105)과 게이트전극(106)을 포함할 수 있다. 게이트전극(107)은 폴리실리콘층과 금속베이스층의 적층구조일 수 있다. 금속베이스층은 금속배리어층과 금속층의 적층일 수 있다. 게이트전극(107)과 비트라인/비트라인콘택플러그(409/407)는 동시에 형성될 수 있다. 주변트랜지스터(100)는 PMOSFET일 수 있다.
메모리장치(400)는, 추가도핑공정에 의해 형성된 추가도핑영역들을 더 포함할 수 있다. 예컨대, 주변회로영역의 소스/드레인영역(108)에 제1추가도핑영역(109)과 제2추가도핑영역(110)이 형성될 수 있다. 제1추가도핑영역(109)은 제1추가도핑공정에 의해 형성될 수 있다. 제2추가도핑영역(110)은 제2추가도핑공정에 의해 형성될 수 있다. 제1추가도핑영역(109)은 저마늄 틸트임플란트에 의해 형성될 수 있다. 제2추가도핑영역(110)은 보론-베이스물질의 틸트임플란트에 의해 형성될 수 있다. 제2추가도핑영역(110)은 보론-베이스물질의 플라즈마도핑에 의해 형성될 수도 있다. 제1 및 제2추가도핑영역(109, 110)은 스토리지노드콘택플러그(408)에도 형성될 수 있다.
위와 같이, 주변회로영역(400P)에서는 소스/드레인영역(108)과 금속실리사이드(111) 사이에 제1 및 제2추가도핑영역(109, 110)이 형성될 수 있다. 위와 같이, 추가도핑영역들을 형성하므로써 콘택저항을 개선할 수 있다.
도 8b는 도 8a의 스토리지노드콘택플러그를 도시한 도면이다.
도 8b를 참조하면, 스토리지노드콘택플러그(408)는 폴리실리콘플러그(408P), 금속실리사이드(408S) 및 금속플러그(408M)의 순서로 적층될 수 있다. 폴리실리콘플러그(408P)의 상부는 추가도핑영역(408A)을 포함할 수 있다. 추가도핑영역(408A)은 적어도 저마늄을 포함할 수 있다. 추가도핑영역(408A)은 저마늄, 보론 또는 이들의 조합을 포함할 수 있다. 추가도핑영역(408A)은 전술한 실시예들에 의해 형성될 수 있다. 추가도핑영역(408A)은 적어도 저마늄틸트임플란트에 의해 형성될 수 있다. 추가도핑영역(408A)은 저마늄틸트임플란트와 B2H6 플라즈마도핑에 의해 형성될 수 있다. 금속실리사이드(408S)는 코발트실리사이드를 포함할 수 있다. 금속플러그(408M)는 텅스텐을 포함할 수 있다.
위와 같이, 추가도핑영역(408A)을 형성하므로써 스토리지노드콘택플러그(408)의 콘택저항을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 기판 12 : 분리트렌치
13 : 소자분리층 14 : 활성영역
15 : 게이트절연층 16 : 게이트전극
17 : 스페이서 18 : 소스/드레인영역
20 : 층간절연층 21 : 콘택홀
23 : 제1추가도핑영역 25 : 제2추가도핑영역
28 : 실리사이드 29 : 콘택물질

Claims (20)

  1. 도핑영역을 포함하는 반도체기판을 준비하는 단계;
    상기 도핑영역의 표면부에 비정질영역을 형성하기 위해 제1추가도펀트의 틸트임플란트를 수행하는 단계;
    상기 비정질영역에 제2추가도펀트를 도핑하는 단계;
    상기 비정질영역 상에 금속층을 형성하는 단계; 및
    금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 제1추가도펀트는,
    저마늄(Ge)을 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 제1추가도펀트의 틸트임플란트는,
    1∼45°의 틸트각으로 수행되는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 제1추가도펀트는,
    C, N, F, Si, Sn, In, Xe 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제1추가도펀트의 틸트임플란트는,
    상기 반도체 기판을 로테이션하여 수행하는 반도체장치 제조 방법.
  6. 제1항에 있어서,
    상기 제1도펀트의 틸트임플란트는,
    1.0×1013∼1.0×1016atoms/cm2의 도즈, 0.1∼60keV의 이온주입에너지 및 -150℃∼400℃의 정전척 온도로 수행하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 비정질영역에 제2추가도펀트를 도핑하는 단계는,
    플라즈마도핑, 제로틸트-임플란트 또는 틸트임플란트에 의해 수행되는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 제2추가도펀트는,
    보론-베이스물질을 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제2추가도펀트는,
    B, BF, BF2, BF3, B2H6, P, As, In, Sb 또는 이들의 조합을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 도핑영역은,
    PMOSFET의 소스/드레인영역을 포함하는 반도체장치 제조 방법.
  11. 제1항에 있어서,
    상기 금속실리사이드를 형성하는 단계 이후에,
    상기 금속실리사이드 상에 금속물질을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  12. 반도체 기판에 소스/드레인영역을 포함하는 트랜지스터를 형성하는 단계;
    상기 반도체기판 상에 층간절연층을 형성하는 단계;
    상기 소스/드레인영역을 노출시키는 콘택홀을 형성하기 위해 상기 층간절연층의 일부를 식각하는 단계;
    상기 소스/드레인영역에 비정질영역을 형성하기 위해, 저마늄틸트임플란트를 수행하는 단계;
    상기 비정질영역에 보론-베이스물질을 도핑하는 단계;
    상기 비정질영역 상에 금속층을 형성하는 단계; 및
    금속실리사이드를 형성하기 위해 상기 비정질영역과 금속층을 반응시키는 단계
    를 포함하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 금속실리사이드를 형성하는 단계 이후에,
    상기 금속실리사이드 상에 잔류하는 미반응 금속층을 제거하는 단계; 및
    상기 금속실리사이드 상에 상기 콘택홀을 채우는 콘택물질을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
  14. 제12항에 있어서,
    상기 저마늄틸트임플란트는,
    1∼45°의 틸트각으로 수행되는 반도체장치 제조 방법.
  15. 제12항에 있어서,
    상기 저마늄틸트임플란트는,
    상기 반도체기판을 로테이션하여 수행하는 반도체장치 제조 방법.
  16. 제12항에 있어서,
    상기 저마늄틸트임플란트는,
    1.0×1013∼1.0×1016atoms/cm2의 도즈, 0.1∼60keV의 이온주입에너지 및 -150℃∼400℃의 정전척 온도로 수행하는 반도체장치 제조 방법.
  17. 제12항에 있어서,
    상기 비정질영역에 보론-베이스물질을 도핑하는 단계는,
    플라즈마도핑, 제로틸트-임플란트 또는 틸트임플란트에 의해 수행되는 반도체장치 제조 방법.
  18. 제12항에 있어서,
    상기 보론-베이스물질은,
    B2H6를 포함하는 반도체장치 제조 방법.
  19. 제12항에 있어서,
    상기 소스/드레인영역은,
    PMOSFET의 P형 도프드 소스/드레인영역을 포함하는 반도체장치 제조 방법.
  20. 제12항에 있어서,
    상기 금속실리사이드는,
    코발트실리사이드를 포함하는 반도체장치 제조 방법.
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