KR100772836B1 - 반도체소자의 제조 방법 - Google Patents

반도체소자의 제조 방법 Download PDF

Info

Publication number
KR100772836B1
KR100772836B1 KR1020060068303A KR20060068303A KR100772836B1 KR 100772836 B1 KR100772836 B1 KR 100772836B1 KR 1020060068303 A KR1020060068303 A KR 1020060068303A KR 20060068303 A KR20060068303 A KR 20060068303A KR 100772836 B1 KR100772836 B1 KR 100772836B1
Authority
KR
South Korea
Prior art keywords
poly
semiconductor substrate
poly layer
layer
stress
Prior art date
Application number
KR1020060068303A
Other languages
English (en)
Inventor
박진하
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060068303A priority Critical patent/KR100772836B1/ko
Priority to US11/827,686 priority patent/US7687384B2/en
Priority to CNB2007101373057A priority patent/CN100568459C/zh
Application granted granted Critical
Publication of KR100772836B1 publication Critical patent/KR100772836B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement

Abstract

소자 특성을 향상시킬 수 있는 반도체소자의 제조 방법이 개시된다.
본 발명의 반도체소자의 제조 방법은, 반도체 기판상에 형성된 폴리층을 소정 깊이로 제1차 식각하고, 소정의 경사진 각도로 폴리층을 이온 주입하고, 반도체 기판이 노출되도록 폴리층을 제2차 식각한다.
따라서 본 발명은 배리어층 대신에 폴리에 스트레스를 부가함으로써, 두꺼운 배리어층에 의한 콘택 에칭시 배리어층이 오픈되지 않는 문제를 원천적으로 해결할 수 있다.
또한, 본 발명은 반도체 기판의 채널 영역에 직접적으로 접촉된 폴리에 스트레스를 부가하여 폴리의 스트레스에 의한 장력이 직접적으로 채널 영역의 장력을 유도함으로써, 이동도를 보다 많이 증가시켜 소자 특성을 현저히 향상시킬 수 있다.
반도체소자, 이동도, 스트레스, 이온 주입, 폴리

Description

반도체소자의 제조 방법{Method of fabricating a semiconductor device}
도 1은 종래에 이동도 증가를 위해 배리어층에 스트레스를 부가한 반도체소자의 단면도를 나타낸 도면.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 공정을 설명한 도면.
도 3은 도 2c와 같이 식각하지 않은 상태로 이온 주입하는 경우, 스트레스 불량을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
21: 반도체 기판 23: 소자 분리 영역
25: 폴리층 27: 포토레지스트 패턴
29: 폴리 D: 폴리층의 두께
d: 깊이 A: 채널 영역
본 발명은 반도체소자에 관한 것으로, 특히 소자 특성을 향상시킬 수 있는 반도체소자의 제조 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라서 소자활성영역의 크기와 소자활성영역 내에 형성되는 모스 트랜지스터(MOS transistor)의 채널 길이 모두 줄어들게 되었다.
이와 같이, 모스 트랜지스터의 채널 길이가 줄어듦에 따라 상기 채널 길이 내에서 전자의 충돌 확률이 증가하게 되어 결국 이동도(mobility)가 감소하게 된다.
따라서 전자의 이동도를 증가시키기 위해서는 전자의 충돌 확률을 감소시켜야 한다.
이러한 문제를 해결하기 위해 종래에는 도 1에 도시한 바와 같이, 에치 스탑(etch stop)으로 사용되는 배리어층(barrier layer, 15)에 스트레스를 부가하여 소자의 이동도를 증가시키는 방법이 제시되었다.
이를 상세히 설명하면, 반도체 기판(1) 상에 소자 분리 영역(3)을 형성하고, 산화막(5)과 폴리(7)로 이루어진 게이트(9)를 형성하고, 상기 게이트(9)를 마스크로 하여 소자활성영역 내에 불순물 영역(11), 예컨대 소오스 영역 또는 드레인 영역을 형성하고, 상기 게이트(9)의 측면에 스페이서(13)를 형성한다.
이후, 상기 반도체 기판(1)의 전면에 배리어층(15)을 형성한다. 상기 배리어층(15)으로는 SiN가 사용될 수 있다. 이때, 상기 배리어층(15)에 스트레스(stress)를 부가한다.
이러한 경우, 상기 배리어층(15)은 게이트(9)를 기준으로 양 방향으로 스트 레스로 인한 장력(tensile force)이 발생하고, 이러한 장력에 의해 채널 또한 양 방향으로 장력이 발생한다. 이에 따라, 채널의 원자, 예컨대 Si의 격자 간의 거리가 넓어지게 되므로, 전자가 Si와 충돌할 확률이 줄어들게 된다.
그러므로 소자의 이동도가 증가하게 되어 결국 소자의 특성이 향상될 수 있다.
채널에 스트레스로 인한 장력을 증가시키기 위해서는 배리어층(15)의 장력이 커져야 하는데, 배리어층(15)의 장력을 키우기 위해서는 배리어층의 두께를 증가시켜야 한다.
하지만, 배리어층(15)의 두께를 증가시키게 되는 경우, 콘택 오픈(contact open)을 위한 에칭시 배리어층이 오픈되지 않게 될 수 있다.
따라서 결국, 배리어층(15)의 두께를 증가시키는 데에는 한계가 존재하고, 이러한 한계에 의해 이동도의 증가 또한 한계가 존재한다.
따라서 종래의 반도체 소자는 이동도의 증가에 한계가 존재하여 소자 특성을 현저하게 향상시킬 수 없게 문제점이 있다.
따라서 본 발명은 폴리에 부가된 스트레스를 이용하여 소자의 이동도를 증가시켜 소자 특성을 현저하게 향상시킬 수 있는 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 제1 실시예에 따르면, 반도체소자의 제조 방법은, 반도체 기판상에 소정의 두께를 갖는 폴리층을 형성하는 단계; 포토레지스트 패턴을 마스크로 하여 상기 폴리층을 소정 깊이 제1차 식각하는 단계; 소정의 경사진 각도로 상기 폴리층을 이온 주입하는 단계; 및 상기 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 폴리층을 제2차 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체소자의 제조 공정을 설명한다.
도 2a에 도시한 바와 같이, 반도체 기판(21) 상에 소자 분리 영역(23)과 불순물 영역(미도시)을 순차적으로 형성한다. 이어서, 상기 반도체 기판(21)을 열산화하여 산화막(미도시)을 성장하고, 그 상부에 화학 기상 증착(CVD: Chemical Vapor Deposition) 공정을 이용하여 폴리층(25)을 증착한다.
상기 폴리층(25)은 거의 게이트의 두께만큼 증착될 수 있다. 예컨대, 상기 폴리층(25)의 두께(D)는 15000Å 정도일 수 있다. 물론, 상기 폴리층(25)은 소자 설계에 따라 이보다 더 얇게 또는 더 두껍게 형성될 수도 있다.
도 2b에 도시한 바와 같이, 상기 폴리층(25) 상에 상기 폴리층(25)을 패터닝하기 위한 포토레지스트 패턴(photoresist pattern, 27)을 형성한다.
도 2c에 도시한 바와 같이, 상기 포토레지스트 패턴(27)을 마스크로 하여 상 기 폴리층(25)을 소정 깊이 제1차 식각한다. 상기 식각은 상기 포토레지스트 패턴(27)을 제외한 모든 폴리층(25)을 대상으로 수행될 수 있다. 상기 소정 깊이(d)는 상기 폴리층(25)의 두께(D)의 2/3일 수 있다. 예컨대, 상기 소정 깊이(d)는 상기 폴리층(25)의 두께(D)의 60%~80%의 범위일 수 있다.
하지만, 상기 소정 깊이(d)가 너무 얇게 식각되는 경우, 나중에 형성될 폴리에 스트레스가 충분히 부가되지 않게 되어 채널의 스트레스를 야기하기가 어려울 수 있다. 또한, 상기 소정 깊이(d)가 너무 두껍게 식각되는 경우, 폴리에 스트레스를 부가하기 위해 주입된 이온이 폴리층을 뚫고 상기 불순물 영역에까지 주입되게 되어, 불순물 영역의 특성을 변화시켜 소자 특성을 저하시킬 수 있다.
도 2d에 도시한 바와 같이, 상기 반도체 기판(21)을 대상으로 이온 주입 공정을 수행한다.
이러한 경우, 상기 이온 주입은 상기 반도체 기판(21)을 이온 주입 방향으로부터 35도~55도 범위의 기울기로 틸트(tilt)시키고 소정 각도 단위로 회전(rotation)시키면서, 74Ge+의 도펀트(dopant)를 20KeV~50KeV의 에너지로 1E14~1E16의 도즈(ion/cm2)로 수행될 수 있다. 상기 소정 각도는 0도, 45도, 180도 및 270도일 수 있다. 또는 소정 각도 단위에 관계없이 일정한 속도로 회전시킬 수도 있다. 상기 20KeV~50KeV의 에너지는 Ge 이온이 반도체 기판 즉, Si에 영향을 주지 않는 에너지이다. 이는 폴리층이 얇게 식각되어, Ge 이온이 반도체 기판에도 이온 주입되는 경우를 한정한 것으로, Ge 이온이 폴리층을 뚫지 못할 정도의 두께를 가지는 경우, 20KeV~50KeV보다 더 높은 에너지가 사용될 수도 있다.
이와 같은 이온 주입 공정에 의해 상기 포토레지스트 패턴(27) 하에 형성된 폴리층(25a)의 측면과 상기 포토레지스트 패턴(27)이 존재하지 않는 폴리층(25b)의 표면을 통해 이온 주입이 이루어진다.
도 2e에 도시한 바와 같이, 이온 주입이 완료된 반도체 기판(21)을 대상으로 반도체 기판의 표면, 구체적으로 상기 불순물 영역이 노출되도록 2차 식각한다.
도 2c 및 도 2e에서 수행된 제1차 및 제2차 식각은 RIE에 의해 수행될 수 있다.
상기 포토레지스트 패턴(27)은 마스크로 작용하므로, 상기 포토레지스트 패턴(27) 하에 형성된 폴리층(25a)은 식각되지 않게 된다. 따라서 상기 포토레지스트 패턴(27) 하에 형성된 폴리층(25a)을 제외한 나머지 영역의 폴리층(25b)은 모두 제거된다. 상기 포토레지스트 패턴(27) 하에 형성된 폴리층(25a)은 상기 포토레지스트 패턴(27)과 동일한 폭을 갖는 폴리(29)가 된다.
도 2f에 도시한 바와 같이, 상기 포토레지스트 패턴(27)은 스트립(strip) 공정에 의해 제거됨으로써, 상기 폴리(29)와 그 아래의 산화막으로 이루어진 게이트가 형성된다.
이러한 경우, 상기 폴리(29)는 Ge 이온이 주입되어 스트레스가 발생되고, 이러한 스트레스에 의해 장력이 발생된다. 따라서 상기 폴리(29)의 장력으로 인해 상기 폴리(29)에 대응된 반도체 기판의 채널 영역(A)에 스트레스에 의한 장력이 유도되고, 채널 영역(A)의 장력에 의해 Si의 격자 간의 거리가 넓어지게 되므로, 전자가 Si와 충돌할 확률이 줄어들게 된다. 그러므로 소자의 이동도가 증가하게 되어 결국 소자의 특성이 향상될 수 있다.
특히, 본 발명은 반도체 기판의 채널 영역(A)과 직접적으로 접촉된 폴리에 스트레스를 부가하여, 폴리의 스트레스에 의한 장력이 직접 채널 영역(A)에 장력을 유도함으로써, 보다 확실하게 채널 영역(A)에 강한 장력을 유도하여 Si의 격자 간 거리를 충분히 넓어지도록 하여 전자의 충돌 가능성을 획기적으로 줄일 수 있어 이동도가 현저히 증가하게 되어, 결국 소자 특성이 굉장히 향상시킬 수 있는 효과가 있다.
또한, 폴리에 스트레스를 부가함으로써, 종래와 같이 이동도 증가를 위해 배리어층을 두껍게 형성함으로 콘택 형성시 배리어층이 오픈되지 않는 문제를 근본적으로 해결할 수 있고, 이에 따라 배리어층에는 별도의 스트레스를 부가할 필요가 없는 장점이 있다.
이상의 설명에서는 먼저 도 2c와 같이 제1차 식각을 한 후에, 스트레스의 부가를 위한 이온 주입 공정이 수행되었다.
만일 제1차 식각을 수행하지 않은 상태로 이온 주입 공정을 수행하는 경우, 도 3에 도시한 바와 같이, 폴리층의 두께가 비교적 두껍기 때문에 주입된 이온이 주로 폴리층의 표면에 집중적으로 형성되게 되고, 이에 따라 스트레스가 폴리층의 표면에서 주로 발생하게 되어, 이러한 스트레스로 인한 장력이 반도체 기판의 채널 영역에 영향을 크게 미치지 못하게 되어 실질적으로 채널 영역에 스트레스에 의한 장력을 유도하기 어렵게 되어 이동도의 증가를 기대하기 어렵게 된다. 따라서 도 2c에 도시한 바와 같이, 폴리층을 소정 깊이만큼 식각한 다음 이온 주입을 수행하 는 것이 바람직하다.
이상에서 살펴본 바와 같이, 본 발명에 의하면, 폴리에 스트레스를 부가하여 이동도를 증가시키므로 종래와 같이 배리어층에 스트레스를 부가할 필요가 없고, 종래와 같이 이동도를 증가시키기 위해 배리어층의 두께를 두껍게 형성할 필요가 없다. 따라서 배리어층의 두께가 두꺼워짐에 따라 콘택 에칭시 배리어층이 오픈되지 않는 문제를 확실히 해결할 수 있다.
또한, 본 발명에 의하면, 반도체 기판의 채널 영역에 직접적으로 접촉된 폴리에 스트레스를 부가하여, 폴리의 스트레스로 인한 장력에 직접적으로 반도체 기판의 채널 영역의 장력을 유도함으로써, 이동도가 종래보다 증가하게 되어 결국 소자 특성을 현저히 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (10)

  1. 반도체 기판상에 소정의 두께를 갖는 폴리층을 형성하는 단계;
    포토레지스트 패턴을 마스크로 하여 상기 폴리층을 소정 깊이 제1차 식각하는 단계;
    소정의 경사진 각도로 상기 폴리층에 이온 주입하는 단계; 및
    상기 포토레지스트 패턴을 마스크로 하여 상기 반도체 기판이 노출되도록 상기 폴리층을 제2차 식각하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  2. 제1항에 있어서, 상기 깊이는 상기 폴리층의 두께의 60%~80%의 범위인 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제1항에 있어서, 상기 경사진 각도는 이온 주입 방향에 대해 35도~55도 범위를 갖는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제1항에 있어서, 상기 이온 주입은 Ge의 도펀트(dopant), 20KeV~50KeV의 에너지 및 1E14~1E16의 도즈(ion/cm2)로 수행되는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서, 상기 이온 주입은 상기 반도체 기판이 소정 각도 단위로 회전되면서 수행되는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서, 상기 각도는 0도, 45도, 180도 및 270도인 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제1항에 있어서, 상기 이온 주입은 상기 반도체 기판이 일정한 속도로 회전되면서 수행되는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1차 및 제2차 식각은 RIE에 의해 수행되는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제1항에 있어서, 상기 제2차 식각에 의해 이온 주입된 폴리가 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제1항에 있어서, 상기 이온은 상기 포토레지스트 패턴 하의 폴리층의 측면과 상기 포토레지스트 패턴이 존재하지 않는 폴리층의 표면으로 주입되는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020060068303A 2006-07-21 2006-07-21 반도체소자의 제조 방법 KR100772836B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020060068303A KR100772836B1 (ko) 2006-07-21 2006-07-21 반도체소자의 제조 방법
US11/827,686 US7687384B2 (en) 2006-07-21 2007-07-13 Semiconductor device and method for fabricating the same that includes angled implantation of poly layer
CNB2007101373057A CN100568459C (zh) 2006-07-21 2007-07-20 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060068303A KR100772836B1 (ko) 2006-07-21 2006-07-21 반도체소자의 제조 방법

Publications (1)

Publication Number Publication Date
KR100772836B1 true KR100772836B1 (ko) 2007-11-01

Family

ID=38971964

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060068303A KR100772836B1 (ko) 2006-07-21 2006-07-21 반도체소자의 제조 방법

Country Status (3)

Country Link
US (1) US7687384B2 (ko)
KR (1) KR100772836B1 (ko)
CN (1) CN100568459C (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8461034B2 (en) * 2010-10-20 2013-06-11 International Business Machines Corporation Localized implant into active region for enhanced stress
CN103943485B (zh) * 2014-04-28 2016-09-07 上海华力微电子有限公司 形成水平方向功函数可变的栅极的方法
KR102497125B1 (ko) * 2015-12-22 2023-02-07 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237425A (ja) 1999-12-22 2001-08-31 Hynix Semiconductor Inc 垂直した側面形状を有するゲート電極の製造方法
KR20030052481A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030093819A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
JP2004172389A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
JP2006013503A (ja) 2004-06-29 2006-01-12 Internatl Business Mach Corp <Ibm> ドープ窒化膜、ドープ酸化膜、およびその他のドープ膜

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0175119B1 (ko) * 1995-12-06 1999-04-01 정지택 역측벽을 이용한 함몰채널 mosfet의 제조방법
CN1236501C (zh) 1996-02-07 2006-01-11 松下电器产业株式会社 半导体器件及其制造方法
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures
US7157730B2 (en) * 2002-12-20 2007-01-02 Finisar Corporation Angled wafer rotating ion implantation
JP3744895B2 (ja) * 2002-12-27 2006-02-15 富士通株式会社 Ｃｍｏｓ型半導体装置の製造方法
CN1291445C (zh) * 2004-06-18 2006-12-20 清华大学 离子注入机中的靶盘角度控制与扫描运动机构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001237425A (ja) 1999-12-22 2001-08-31 Hynix Semiconductor Inc 垂直した側面形状を有するゲート電極の製造方法
KR20030052481A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR20030093819A (ko) * 2002-06-05 2003-12-11 삼성전자주식회사 음의 기울기를 가지는 게이트를 포함하는 반도체 소자 및그 제조방법
JP2004172389A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
JP2006013503A (ja) 2004-06-29 2006-01-12 Internatl Business Mach Corp <Ibm> ドープ窒化膜、ドープ酸化膜、およびその他のドープ膜

Also Published As

Publication number Publication date
US7687384B2 (en) 2010-03-30
CN101110358A (zh) 2008-01-23
US20080020556A1 (en) 2008-01-24
CN100568459C (zh) 2009-12-09

Similar Documents

Publication Publication Date Title
JP3050717B2 (ja) 半導体装置の製造方法
US7799641B2 (en) Method for forming a semiconductor device having recess channel
US7419879B2 (en) Transistor having gate dielectric layer of partial thickness difference and method of fabricating the same
JP2905808B2 (ja) 半導体デバイスとその製造方法
JP2000332237A (ja) 半導体装置の製造方法
US7001817B2 (en) Method for fabricating a semiconductor device
KR100772836B1 (ko) 반도체소자의 제조 방법
KR20080024273A (ko) 반도체 소자 및 그의 제조방법
JPH10107267A (ja) 電界効果トランジスタ及びその製造方法
US6004851A (en) Method for manufacturing MOS device with adjustable source/drain extensions
US20040203210A1 (en) Method of fabricating a semiconductor device having a shallow source/drain region
US20080067616A1 (en) Semiconductor device
JPH0298143A (ja) Ｌｄｄ構造ポリシリコン薄膜トランジスタの製造方法
JPH05235345A (ja) 半導体装置およびその製造方法
JP5521993B2 (ja) 半導体装置の製造方法及び半導体装置
JPS6126264A (ja) 半導体装置の製造方法
KR100950576B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR101038308B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR20060100779A (ko) 다중 ｌｄｄ 영역을 구비한 반도체 소자의 형성방법
KR100995332B1 (ko) 반도체 소자의 제조 방법
KR100861791B1 (ko) 반도체소자의 제조방법
KR101052865B1 (ko) 반도체 소자의 제조방법
KR101076810B1 (ko) 반도체 소자의 제조 방법
JP4311044B2 (ja) 半導体装置の製造方法
KR100273685B1 (ko) 반도체장치제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120926

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee