JP2001237425A - 垂直した側面形状を有するゲート電極の製造方法 - Google Patents
垂直した側面形状を有するゲート電極の製造方法Info
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Abstract
(57)【要約】
【課題】 フッ素系エッチャントと塩素系エッチャント
との混合エッチャントを用いて第１エッチングステップ
を過度エッチングすることによって垂直した側面形状を
有するゲート電極を製造する方法を提供する。 【解決手段】 半導体基板上にポリシリコン膜１６、金
属窒化物膜１８、タングステン膜（Ｗ）２０及びフォト
レジスト膜２２を順に形成する第１ステップと、タング
ステン膜上に形成されたフォトレジスト膜を所定の形態
にエッチングする第２ステップと、タングステン膜、金
属窒化物膜及びポリシリコン膜の一部をフッ素（ｆｌｕ
ｏｒｉｎｅ）系エッチャント（ｅｔｃｈａｎｔ）と塩素
（ｃｈｌｏｒｉｎｅ）系エッチャントとの混合エッチャ
ントを用いて所定の形態にエッチングする第３ステップ
と、塩素系エッチャントを用いて残存ポリシリコン膜を
所定の形態にエッチングする第４ステップとを含んでな
る。
との混合エッチャントを用いて第１エッチングステップ
を過度エッチングすることによって垂直した側面形状を
有するゲート電極を製造する方法を提供する。 【解決手段】 半導体基板上にポリシリコン膜１６、金
属窒化物膜１８、タングステン膜（Ｗ）２０及びフォト
レジスト膜２２を順に形成する第１ステップと、タング
ステン膜上に形成されたフォトレジスト膜を所定の形態
にエッチングする第２ステップと、タングステン膜、金
属窒化物膜及びポリシリコン膜の一部をフッ素（ｆｌｕ
ｏｒｉｎｅ）系エッチャント（ｅｔｃｈａｎｔ）と塩素
（ｃｈｌｏｒｉｎｅ）系エッチャントとの混合エッチャ
ントを用いて所定の形態にエッチングする第３ステップ
と、塩素系エッチャントを用いて残存ポリシリコン膜を
所定の形態にエッチングする第４ステップとを含んでな
る。
Description
【０００１】
【発明が属する技術分野】本発明は、ゲート電極製造方
法に関し、特に、フッ素系と塩素系との混合エッチャン
トを用いて第１エッチングステップを過度エッチング
（ｏｖｅｒ ｅｔｃｈ）することによって垂直した側面
形状を有するゲート電極を製造する方法に関する。
法に関し、特に、フッ素系と塩素系との混合エッチャン
トを用いて第１エッチングステップを過度エッチング
（ｏｖｅｒ ｅｔｃｈ）することによって垂直した側面
形状を有するゲート電極を製造する方法に関する。
【０００２】
【従来の技術】周知のように、トランジスタとキャパシ
タとから構成されたメモリセルを有するＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）は、益々小型化及び集積化されている。しかしなが
ら、依然として速い処理速度及び高い信頼性を有し小型
化されたメモリセルが要求されている。このような高密
度、高性能及び高い信頼性に対する要求に応じて高度の
精密性と均一性を有した新しい素子が切実に必要となっ
ている。
タとから構成されたメモリセルを有するＤＲＡＭ（Ｄｙ
ｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）は、益々小型化及び集積化されている。しかしなが
ら、依然として速い処理速度及び高い信頼性を有し小型
化されたメモリセルが要求されている。このような高密
度、高性能及び高い信頼性に対する要求に応じて高度の
精密性と均一性を有した新しい素子が切実に必要となっ
ている。
【０００３】また、集積化が増加し素子の大きさが減少
するによって、ワードライン（ｗｏｒｄ ｌｉｎｅ）及
びビットライン（ｂｉｔ ｌｉｎｅ）の線幅（ｌｉｎｅ
ｗｉｄｔｈ）の減少によりゲート抵抗は増加すること
となる。このような問題を解決するためには、ゲートの
高さを増大させるか、または低抵抗物質をゲート電極と
して用いる必要がある。しかし、ゲートの高さの増加
は、段差高さと縦横比（ｓｔｅｐ ｈｅｉｇｈｔ ａｎ
ｄ ａｓｐｅｃｔ ｒａｔｉｏ）が高くなるので段差被
覆率（ｓｔｅｐ ｃｏｖｅｒａｇｅ）を低下させる。し
たがって、上記の要求を満たすためには、高抵抗ゲート
電極を低抵抗ゲート電極に置き換える必要がある。
するによって、ワードライン（ｗｏｒｄ ｌｉｎｅ）及
びビットライン（ｂｉｔ ｌｉｎｅ）の線幅（ｌｉｎｅ
ｗｉｄｔｈ）の減少によりゲート抵抗は増加すること
となる。このような問題を解決するためには、ゲートの
高さを増大させるか、または低抵抗物質をゲート電極と
して用いる必要がある。しかし、ゲートの高さの増加
は、段差高さと縦横比（ｓｔｅｐ ｈｅｉｇｈｔ ａｎ
ｄ ａｓｐｅｃｔ ｒａｔｉｏ）が高くなるので段差被
覆率（ｓｔｅｐ ｃｏｖｅｒａｇｅ）を低下させる。し
たがって、上記の要求を満たすためには、高抵抗ゲート
電極を低抵抗ゲート電極に置き換える必要がある。
【０００４】したがって、低い抵抗ゲート電極を有する
メモリセルは、表１に示したように、ポリシリコンや他
のシリサイド（ｓｉｌｉｃｉｄｅ）のような高い抵抗物
質の代りにチタニウムシリサイド（ＴｉＳｉ２）、コバ
ルトシリサイド（ＣｏＳｉ２）またはタングステン
（Ｗ）のような低抵抗ゲート電極について研究、開発が
なされている。
メモリセルは、表１に示したように、ポリシリコンや他
のシリサイド（ｓｉｌｉｃｉｄｅ）のような高い抵抗物
質の代りにチタニウムシリサイド（ＴｉＳｉ２）、コバ
ルトシリサイド（ＣｏＳｉ２）またはタングステン
（Ｗ）のような低抵抗ゲート電極について研究、開発が
なされている。
【０００５】
【表１】
【０００６】このような低抵抗物質の中、タングステン
金属は、特に低い抵抗特性のために、ゲート電極に好適
である。タングステンゲート電極構造は、タングステン
膜、タングステン窒化物膜（ＷＮ）またはチタニウム窒
化物（ＴｉＮ）障壁膜及びポリシリコン膜を含んでな
る。
金属は、特に低い抵抗特性のために、ゲート電極に好適
である。タングステンゲート電極構造は、タングステン
膜、タングステン窒化物膜（ＷＮ）またはチタニウム窒
化物（ＴｉＮ）障壁膜及びポリシリコン膜を含んでな
る。
【０００７】しかしながら、Ｗ−ＷＮ−ポリシリコン構
造においては、従来のエッチング工程を適用することに
問題がある。すなわち、ＷとＷＮ膜をエッチングするた
めに、フッ化水素（ＨＦ）のようなフッ素系エッチャン
トを使用し過ぎる時、ポリシリコン及びゲート酸化膜の
ような下部膜がフッ素系エッチャントにより侵食され得
る。したがって、垂直した側面形状を有するゲート電極
構造を得るということは難しい。これとは反対に、エッ
チャントを少量のみ使用する時は、ＷとＷＮ膜の未エッ
チング残存物質がポリシリコン膜上に残存してエッチン
グ障壁として作用することとなって正常的なエッチング
工程を妨害することとなる。したがって、ゲート電極構
造は、非正常的な形態にエッチングされ、結局トランジ
スタの性能低下を誘発することとなる。
造においては、従来のエッチング工程を適用することに
問題がある。すなわち、ＷとＷＮ膜をエッチングするた
めに、フッ化水素（ＨＦ）のようなフッ素系エッチャン
トを使用し過ぎる時、ポリシリコン及びゲート酸化膜の
ような下部膜がフッ素系エッチャントにより侵食され得
る。したがって、垂直した側面形状を有するゲート電極
構造を得るということは難しい。これとは反対に、エッ
チャントを少量のみ使用する時は、ＷとＷＮ膜の未エッ
チング残存物質がポリシリコン膜上に残存してエッチン
グ障壁として作用することとなって正常的なエッチング
工程を妨害することとなる。したがって、ゲート電極構
造は、非正常的な形態にエッチングされ、結局トランジ
スタの性能低下を誘発することとなる。
【０００８】
【発明が解決しようとする課題】したがって、本発明
は、従来のゲート電極の製造方法における問題点に鑑み
てなされたものであって、フッ素系と塩素系との混合エ
ッチャントを用いて第１エッチングステップを過度エッ
チングすることによって向上した垂直側面形状を有する
タングステンゲート構造を製造する方法を提供すること
にその目的がある。
は、従来のゲート電極の製造方法における問題点に鑑み
てなされたものであって、フッ素系と塩素系との混合エ
ッチャントを用いて第１エッチングステップを過度エッ
チングすることによって向上した垂直側面形状を有する
タングステンゲート構造を製造する方法を提供すること
にその目的がある。
【０００９】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による垂直した側面形状を有するゲ
ート電極の製造方法は、半導体基板上にポリシリコン
膜、金属窒化物膜、タングステン膜（Ｗ）及びフォトレ
ジスト膜を順に形成する第１ステップと、前記タングス
テン膜上に形成された前記フォトレジスト膜を所定の形
態にエッチングする第２ステップと、前記タングステン
膜、金属窒化物膜及びポリシリコン膜の一部をフッ素
（ｆｌｕｏｒｉｎｅ）系エッチャント（ｅｔｃｈａｎ
ｔ：エッチング材料）と塩素（ｃｈｌｏｒｉｎｅ）系エ
ッチャントとの混合エッチャントを用いて前記所定の形
態にエッチングする第３ステップと、塩素系エッチャン
トを用いて残存ポリシリコン膜を前記所定の形態にエッ
チングする第４ステップとを含んでなることを特徴とす
る。
になされた、本発明による垂直した側面形状を有するゲ
ート電極の製造方法は、半導体基板上にポリシリコン
膜、金属窒化物膜、タングステン膜（Ｗ）及びフォトレ
ジスト膜を順に形成する第１ステップと、前記タングス
テン膜上に形成された前記フォトレジスト膜を所定の形
態にエッチングする第２ステップと、前記タングステン
膜、金属窒化物膜及びポリシリコン膜の一部をフッ素
（ｆｌｕｏｒｉｎｅ）系エッチャント（ｅｔｃｈａｎ
ｔ：エッチング材料）と塩素（ｃｈｌｏｒｉｎｅ）系エ
ッチャントとの混合エッチャントを用いて前記所定の形
態にエッチングする第３ステップと、塩素系エッチャン
トを用いて残存ポリシリコン膜を前記所定の形態にエッ
チングする第４ステップとを含んでなることを特徴とす
る。
【００１０】
【発明の実施の形態】次に、本発明にかかる垂直した側
面形状を有するゲート電極の製造方法の実施の形態の具
体例を図面を参照しながら説明する。
面形状を有するゲート電極の製造方法の実施の形態の具
体例を図面を参照しながら説明する。
【００１１】図１乃至図４は、本発明にかかる垂直した
側面形状を有するタングステンゲート電極構造の製造方
法の好ましい実施例を示す断面図である。ここで、図１
乃至図４に示した同一部分は同じ図面符号で示す。
側面形状を有するタングステンゲート電極構造の製造方
法の好ましい実施例を示す断面図である。ここで、図１
乃至図４に示した同一部分は同じ図面符号で示す。
【００１２】図１は、ポリシリコン膜１６、タングステ
ン窒化物膜１８、タングステン膜２０及びフォトレジス
ト膜２２を順に形成する第１ステップを示す断面図であ
る。ここで、タングステン窒化物膜１８は、障壁膜とし
て、これはチタニウム窒化物（ＴｉＮ）等のような他の
金属窒化物に置き換えられる。図面符号１２、１４は、
素子分離領域とゲート酸化膜とを各々示す。
ン窒化物膜１８、タングステン膜２０及びフォトレジス
ト膜２２を順に形成する第１ステップを示す断面図であ
る。ここで、タングステン窒化物膜１８は、障壁膜とし
て、これはチタニウム窒化物（ＴｉＮ）等のような他の
金属窒化物に置き換えられる。図面符号１２、１４は、
素子分離領域とゲート酸化膜とを各々示す。
【００１３】タングステン膜２０とタングステン窒化物
膜１８とは、化学的気相蒸着法（ＣＶＤ、 Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や物理的
気相蒸着法（ＰＶＤ、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）のような方法を利用して形成さ
れる。次いで、タングステン膜２０とタングステン窒化
膜１８の蒸着が完了した後、タングステン膜２０の膜質
を向上させるためにアニール（ａｎｎｅａｌｉｎｇ）工
程を実施する。
膜１８とは、化学的気相蒸着法（ＣＶＤ、 Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）や物理的
気相蒸着法（ＰＶＤ、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ）のような方法を利用して形成さ
れる。次いで、タングステン膜２０とタングステン窒化
膜１８の蒸着が完了した後、タングステン膜２０の膜質
を向上させるためにアニール（ａｎｎｅａｌｉｎｇ）工
程を実施する。
【００１４】次いで、フォトレジスト膜２２を、Ｏ２プ
ラズマを利用して所定の形態にパターニングして、図２
に示したことのようなフォトレジストパターン２２Ａを
得る。フォトレジストパターン２２Ａは、後続エッチン
グステップでマスクの役割をする。
ラズマを利用して所定の形態にパターニングして、図２
に示したことのようなフォトレジストパターン２２Ａを
得る。フォトレジストパターン２２Ａは、後続エッチン
グステップでマスクの役割をする。
【００１５】次いで、図３に示したように、第１エッチ
ング、すなわち過度エッチングステップを実施する。第
１エッチングステップでは、下部膜をフッ素系エッチャ
ントにより侵食されることを防止するために、タングス
テン膜２０、タングステン窒化物膜１８及びポリシリコ
ン膜１６の一部のみがフッ素系と塩素系との混合エッチ
ャントを用いて所定の形態にエッチングされる。
ング、すなわち過度エッチングステップを実施する。第
１エッチングステップでは、下部膜をフッ素系エッチャ
ントにより侵食されることを防止するために、タングス
テン膜２０、タングステン窒化物膜１８及びポリシリコ
ン膜１６の一部のみがフッ素系と塩素系との混合エッチ
ャントを用いて所定の形態にエッチングされる。
【００１６】さらに詳細には、エッチング時、下部膜の
ポリシリコン膜１６とゲート酸化膜１４とをフッ素系エ
ッチャントから保護するために、ＮＦ３とＣｌ２との混
合ガスと不活性ガスであるアルゴン（Ａｒ）等を使用し
た。また、ＩＣＰのソース電力とバイアスとの電力比
は、１：１から３：１に調節し、ＮＦ３とＣｌ２との間
のガスフロー比（ｆｌｏｗ ｒａｔｅ）は、０．５：１
から３：１に調節して使用した。
ポリシリコン膜１６とゲート酸化膜１４とをフッ素系エ
ッチャントから保護するために、ＮＦ３とＣｌ２との混
合ガスと不活性ガスであるアルゴン（Ａｒ）等を使用し
た。また、ＩＣＰのソース電力とバイアスとの電力比
は、１：１から３：１に調節し、ＮＦ３とＣｌ２との間
のガスフロー比（ｆｌｏｗ ｒａｔｅ）は、０．５：１
から３：１に調節して使用した。
【００１７】ここで、ソースとバイアスとの電力は、各
々５００Ｗと３００Ｗ以下に、そしてＮＦ３の濃度は、
１００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅ
ｎｔｉｍｅｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）以下、特
に２５ｓｃｃｍから７５ｓｃｃｍ程度が好ましい。ま
た、反応器内の圧力は、約３〜２０ｍＴｏｒｒ、電極温
度は、約１０〜６０℃にした。
々５００Ｗと３００Ｗ以下に、そしてＮＦ３の濃度は、
１００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅ
ｎｔｉｍｅｔｅｒｓ ｐｅｒ ｍｉｎｕｔｅ）以下、特
に２５ｓｃｃｍから７５ｓｃｃｍ程度が好ましい。ま
た、反応器内の圧力は、約３〜２０ｍＴｏｒｒ、電極温
度は、約１０〜６０℃にした。
【００１８】注意すべきことは、第１エッチングステッ
プは、ポリシリコン膜の一部が除去される時まで行われ
るということである。言い換えれば、、ポリシリコン膜
１６は、その一部分のみまでエッチングされて、図３に
示したように、エッチングで形成された部分１６Ａと残
存部分１６Ｂとに分けられる。このようにすることによ
って、ポリシリコン膜１６上に残存物質が効果的に除去
されてエッチング障害物がこれ以上存在しなくなる。さ
らに、単にポリシリコン膜１６の一部分のみがこのエッ
チングステップで除去されるため、ＮＦ３のようなフッ
素系エッチャントによりゲート酸化膜１４が損傷される
ことを防止することができる。
プは、ポリシリコン膜の一部が除去される時まで行われ
るということである。言い換えれば、、ポリシリコン膜
１６は、その一部分のみまでエッチングされて、図３に
示したように、エッチングで形成された部分１６Ａと残
存部分１６Ｂとに分けられる。このようにすることによ
って、ポリシリコン膜１６上に残存物質が効果的に除去
されてエッチング障害物がこれ以上存在しなくなる。さ
らに、単にポリシリコン膜１６の一部分のみがこのエッ
チングステップで除去されるため、ＮＦ３のようなフッ
素系エッチャントによりゲート酸化膜１４が損傷される
ことを防止することができる。
【００１９】しかし、第１エッチングステップは、作業
条件に応じてまた二つのステップに分けて実施すること
ができる。すなわち、第１エッチングステップ中にタン
グステン膜２０とタングステン窒化物膜１８をエッチン
グするステップと、ポリシリコン層１６の一部をエッチ
ング除去するステップとに分けて実施することができ
る。
条件に応じてまた二つのステップに分けて実施すること
ができる。すなわち、第１エッチングステップ中にタン
グステン膜２０とタングステン窒化物膜１８をエッチン
グするステップと、ポリシリコン層１６の一部をエッチ
ング除去するステップとに分けて実施することができ
る。
【００２０】第１エッチングステップ以後、ポリシリコ
ン膜の残存部分１６Ｂを除去するための第２エッチング
ステップを図４に示したように実施する。ここで、第２
エッチングステップは、Ｃｌ２の濃度は２０ｓｃｃｍ以
下にし、Ｏ２とＨＢｒとの比率は、１：８以上として実
施する。そして、反応器内の圧力は、好ましくは、１０
０ｍＴｏｒｒ以下に保持する。注意すべきことは、この
ステップではゲート酸化膜１４がフッ素系エッチャント
により損傷されないようにエッチング時フッ素系エッチ
ャントは使用しないということである。
ン膜の残存部分１６Ｂを除去するための第２エッチング
ステップを図４に示したように実施する。ここで、第２
エッチングステップは、Ｃｌ２の濃度は２０ｓｃｃｍ以
下にし、Ｏ２とＨＢｒとの比率は、１：８以上として実
施する。そして、反応器内の圧力は、好ましくは、１０
０ｍＴｏｒｒ以下に保持する。注意すべきことは、この
ステップではゲート酸化膜１４がフッ素系エッチャント
により損傷されないようにエッチング時フッ素系エッチ
ャントは使用しないということである。
【００２１】第２エッチングステップも第１エッチング
ステップと同様に、電極の温度が１０〜６０℃であり、
圧力が１００ｍＴｏｒｒ以下であるＩＣＰ反応器内で実
施し得る。
ステップと同様に、電極の温度が１０〜６０℃であり、
圧力が１００ｍＴｏｒｒ以下であるＩＣＰ反応器内で実
施し得る。
【００２２】本発明の実施例では、ゲート電極形成時ハ
ードマスクは用いられないが、もし後続工程ステップで
必要となれば、タングステン膜２０とフォトレジスト膜
２２との間に用いることができる。しかし、たとえハー
ドマスクが用いられても、エッチング工程は上記で説明
したハードマストがない場合と同様に適用される。
ードマスクは用いられないが、もし後続工程ステップで
必要となれば、タングステン膜２０とフォトレジスト膜
２２との間に用いることができる。しかし、たとえハー
ドマスクが用いられても、エッチング工程は上記で説明
したハードマストがない場合と同様に適用される。
【００２３】従来のエッチング工程と比較時、本発明
は、第１エッチング工程を過度エッチングして垂直した
側面形状を有するＷ／ＷＮ／ｐｏｌｙｓｉｌｉｃｏｎの
ゲート電極を提供することによって、トランジスタの性
能と信頼性を向上させることができる。また、本発明で
は、ＩＣＰ装備をエッチング装備として活用することに
よって、製造コストを低減することができ、生産性を向
上させることができる。
は、第１エッチング工程を過度エッチングして垂直した
側面形状を有するＷ／ＷＮ／ｐｏｌｙｓｉｌｉｃｏｎの
ゲート電極を提供することによって、トランジスタの性
能と信頼性を向上させることができる。また、本発明で
は、ＩＣＰ装備をエッチング装備として活用することに
よって、製造コストを低減することができ、生産性を向
上させることができる。
【００２４】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２５】
【発明の効果】本発明は、既存の装備をそのまま用いて
タングステンメタル電極を量産できて費用及び生産性を
増大させる効果があり、また再現性があって規定化され
たエッチング条件で量産する時、高い収率を得ることの
できる効果がある。
タングステンメタル電極を量産できて費用及び生産性を
増大させる効果があり、また再現性があって規定化され
たエッチング条件で量産する時、高い収率を得ることの
できる効果がある。
【図１】本発明のかかる垂直した側面形状を有するゲー
ト電極の製造方法を示す断面図である。
ト電極の製造方法を示す断面図である。
【図２】本発明のかかる垂直した側面形状を有するゲー
ト電極の製造方法を示す断面図である。
ト電極の製造方法を示す断面図である。
【図３】本発明のかかる垂直した側面形状を有するゲー
ト電極の製造方法を示す断面図である。
ト電極の製造方法を示す断面図である。
【図４】本発明のかかる垂直した側面形状を有するゲー
ト電極の製造方法を示す断面図である。
ト電極の製造方法を示す断面図である。
１０ 半導体基板 １２ 素子分離膜 １４ ゲート酸化膜 １６ ポリシリコン膜 １６Ａ ポリシリコン膜のエッチングで形成された
部分 １６Ｂ ポリシリコン膜の残存部分 １８ タングステン窒化膜 ２０ タングステン膜 ２２ フォトレジスト膜 ２２Ａ フォトレジストパターン
部分 １６Ｂ ポリシリコン膜の残存部分 １８ タングステン窒化膜 ２０ タングステン膜 ２２ フォトレジスト膜 ２２Ａ フォトレジストパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｈ０１Ｌ 29/62 Ｇ (72)発明者 鄭 台 愚 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１ (72)発明者 李 東 徳 大韓民国 京畿道 利川市 夫鉢邑 牙美 里 山 136−１
Claims (12)
- 【請求項１】 半導体基板上にポリシリコン膜、金属窒
化物膜、タングステン膜（Ｗ）及びフォトレジスト膜を
順に形成する第１ステップと、 前記タングステン膜上に形成された前記フォトレジスト
膜を所定の形態にエッチングする第２ステップと、 前記タングステン膜、金属窒化物膜及びポリシリコン膜
の一部をフッ素（ｆｌｕｏｒｉｎｅ）系エッチャント
（ｅｔｃｈａｎｔ：エッチング材料）と塩素（ｃｈｌｏ
ｒｉｎｅ）系エッチャントとの混合エッチャントを用い
て前記所定の形態にエッチングする第３ステップと、 塩素系エッチャントを用いて残存ポリシリコン膜を前記
所定の形態にエッチングする第４ステップとを含んでな
ることを特徴とする垂直した側面形状を有するゲート電
極の製造方法。 - 【請求項２】 前記金属窒化物層は、タングステン窒化
物（ＷＮ）またはチタニウム窒化物（ＴｉＮ）からなる
ことを特徴とする請求項１に記載の垂直した側面形状を
有するゲート電極の製造方法。 - 【請求項３】 前記第３ステップと第４ステップとは、
ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐ
ｌａｓｍａ）により実施されることを特徴とする請求項
１に記載の垂直した側面形状を有するゲート電極の製造
方法。 - 【請求項４】 前記フッ素系エッチャントは、ＮＦ３で
あり、前記塩素系エッチャントは、Ｃｌ２であることを
特徴とする請求項１に記載の垂直した側面形状を有する
ゲート電極の製造方法。 - 【請求項５】 前記第３ステップは、ＮＦ３、Ｃｌ２、
及びアルゴン（Ａｒ）のエッチャントを用いて実施され
ることを特徴とする請求項３に記載の垂直した側面形状
を有するゲート電極の製造方法。 - 【請求項６】 前記ＮＦ３、とＣｌ２との間の濃度比率
が０．５：１から３：１の範囲であることを特徴とする
請求項４に記載の垂直した側面形状を有するゲート電極
の製造方法。 - 【請求項７】 前記第３ステップは、ＮＦ３とＣｌ２と
の濃度が各々１００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕ
ｂｉｃ ｃｅｎｔｉｍｅｔｅｒｓ ｐｅｒｍｉｎｕｔ
ｅ）以下であり、ソース（ｓｏｕｒｃｅ）とバイアス
（ｂｉａｓ）との間の電力比は、１：１から３：１の範
囲であり、反応器内の圧力が１００ｍＴｏｒｒ以下であ
る条件で実施されることを特徴とする請求項５に記載の
垂直した側面形状を有するゲート電極の製造方法。 - 【請求項８】 前記ソースの電力は、５００Ｗ以下であ
り、前記バイアスの電力は、３００Ｗ以下であることを
特徴とする請求項７に記載の垂直した側面形状を有する
ゲート電極の製造方法。 - 【請求項９】 前記ＮＦ３の濃度が２５〜７５ｓｃｃｍ
であることを特徴とする請求項７に記載の垂直した側面
形状を有するゲート電極の製造方法。 - 【請求項１０】 前記第４ステップは、Ｃｌ２の濃度が
２０ｓｃｃｍ以下であり、Ｏ２とＨＢｒとの間の比率
は、少なくとも１：８であり、反応器内の圧力は、１０
０ｍＴｏｒｒ以下である条件で実施されることを特徴と
する請求項３に記載の垂直した側面形状を有するゲート
電極の製造方法。 - 【請求項１１】 前記第３ステップと第４ステップと
は、電極温度が１０℃から６０℃の範囲で実施されるこ
とを特徴とする請求項１に記載の垂直した側面形状を有
するゲート電極の製造方法。 - 【請求項１２】 前記第１ステップは、前記タングステ
ン膜と前記フォトレジスト膜との間にハードマスク（ｈ
ａｒｄ ｍａｓｋ）を形成する第５ステップを含んでな
ることを特徴とする請求項１に記載の垂直した側面形状
を有するゲート電極の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999/P60678 | 1999-12-22 | ||
| KR1019990060678A KR100316028B1 (ko) | 1999-12-22 | 1999-12-22 | 메모리소자의 메탈 전극 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001237425A true JP2001237425A (ja) | 2001-08-31 |
Family
ID=19628399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000391001A Pending JP2001237425A (ja) | 1999-12-22 | 2000-12-22 | 垂直した側面形状を有するゲート電極の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010005622A1 (ja) |
| JP (1) | JP2001237425A (ja) |
| KR (1) | KR100316028B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772836B1 (ko) | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조 방법 |
| CN100377307C (zh) * | 2004-06-14 | 2008-03-26 | 南亚科技股份有限公司 | 多层堆栈栅极结构及其制作方法 |
Families Citing this family (12)
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|---|---|---|---|---|
| KR100313943B1 (ko) * | 1999-04-22 | 2001-11-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| JP2001189448A (ja) * | 1999-12-28 | 2001-07-10 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR100593826B1 (ko) * | 2001-04-19 | 2006-06-28 | 동경 엘렉트론 주식회사 | 드라이 에칭 방법 |
| US6551942B2 (en) * | 2001-06-15 | 2003-04-22 | International Business Machines Corporation | Methods for etching tungsten stack structures |
| KR100431993B1 (ko) * | 2001-12-29 | 2004-05-22 | 주식회사 하이닉스반도체 | 반도체 소자의 텅스텐 게이트의 형성 방법 |
| KR100580587B1 (ko) * | 2004-09-07 | 2006-05-16 | 삼성전자주식회사 | 반도체 장치의 제조 방법 |
| KR100862313B1 (ko) * | 2006-06-30 | 2008-10-13 | 주식회사 하이닉스반도체 | 반도체소자의 금속배선 패터닝 방법 |
| KR100838394B1 (ko) * | 2007-01-03 | 2008-06-13 | 주식회사 하이닉스반도체 | 하드마스크층을 이용한 반도체소자의 식각 방법 |
| US8093157B2 (en) * | 2007-07-03 | 2012-01-10 | Mattson Technology, Inc. | Advanced processing technique and system for preserving tungsten in a device structure |
| US8791001B2 (en) * | 2008-09-08 | 2014-07-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | N2 based plasma treatment and ash for HK metal gate protection |
| CN107507771A (zh) * | 2017-07-24 | 2017-12-22 | 武汉华星光电技术有限公司 | 一种多晶硅蚀刻方法 |
| GB2592000B (en) * | 2020-02-05 | 2022-08-24 | Schenck Process Europe Gmbh | Hopper for feeding bulk material |
-
1999
- 1999-12-22 KR KR1019990060678A patent/KR100316028B1/ko not_active IP Right Cessation
-
2000
- 2000-12-15 US US09/736,132 patent/US20010005622A1/en not_active Abandoned
- 2000-12-22 JP JP2000391001A patent/JP2001237425A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100377307C (zh) * | 2004-06-14 | 2008-03-26 | 南亚科技股份有限公司 | 多层堆栈栅极结构及其制作方法 |
| KR100772836B1 (ko) | 2006-07-21 | 2007-11-01 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010005622A1 (en) | 2001-06-28 |
| KR20010063563A (ko) | 2001-07-09 |
| KR100316028B1 (ko) | 2001-12-13 |
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